JPH07262767A - シンクロナスｄｒａｍ - Google Patents
シンクロナスｄｒａｍInfo
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- JPH07262767A JPH07262767A JP6047030A JP4703094A JPH07262767A JP H07262767 A JPH07262767 A JP H07262767A JP 6047030 A JP6047030 A JP 6047030A JP 4703094 A JP4703094 A JP 4703094A JP H07262767 A JPH07262767 A JP H07262767A
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- bank
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- clock
- data
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Abstract
(57)【要約】
【目的】外部から供給されるクロックに同期して動作を
行うＳＤＲＡＭに関し、異なるバンクからの連続したデ
ータの読出しの高速化を図り、任意のアドレスからの読
出しの高速化を図る。 【構成】異なるバンク５1〜５4から連続してデータを読
出す場合、バンク５1〜５4のそれぞれに対して、読出し
の対象として選択された場合には、その後、バンク数か
ら１を減じた数のクロックＣＬＫ、即ち、３個のクロッ
クＣＬＫを供給しないようにし、バンク５1〜５4からの
データＤ１〜Ｄ４の出力をクロックＣＬＫの１クロック
分ずつずらして多重的に行い、これら多重的に出力され
るデータＤ１〜Ｄ４を出力データ選択回路７で選択して
外部に出力する。
行うＳＤＲＡＭに関し、異なるバンクからの連続したデ
ータの読出しの高速化を図り、任意のアドレスからの読
出しの高速化を図る。 【構成】異なるバンク５1〜５4から連続してデータを読
出す場合、バンク５1〜５4のそれぞれに対して、読出し
の対象として選択された場合には、その後、バンク数か
ら１を減じた数のクロックＣＬＫ、即ち、３個のクロッ
クＣＬＫを供給しないようにし、バンク５1〜５4からの
データＤ１〜Ｄ４の出力をクロックＣＬＫの１クロック
分ずつずらして多重的に行い、これら多重的に出力され
るデータＤ１〜Ｄ４を出力データ選択回路７で選択して
外部に出力する。
Description
【０００１】
【産業上の利用分野】本発明は、外部から供給されるク
ロック信号（以下、単にクロックという）に同期して動
作を行うシンクロナスＤＲＡＭ（Ｓynchronous ＤＲＡ
Ｍ［ＤynamicＲandom Ａccess Ｍemory］．以下、ＳＤ
ＲＡＭという）に関する。
ロック信号（以下、単にクロックという）に同期して動
作を行うシンクロナスＤＲＡＭ（Ｓynchronous ＤＲＡ
Ｍ［ＤynamicＲandom Ａccess Ｍemory］．以下、ＳＤ
ＲＡＭという）に関する。
【０００２】
【従来の技術】一般に、ＳＤＲＡＭは、独立して活性状
態、非活性状態を制御することができるバンク(ＢＡＮ
Ｋ）と称される複数のメモリセルアレイ領域を備えて構
成され、バンクの選択は、アクティブ命令とともに、バ
ンク・アドレスを与えることにより行われる。
態、非活性状態を制御することができるバンク(ＢＡＮ
Ｋ）と称される複数のメモリセルアレイ領域を備えて構
成され、バンクの選択は、アクティブ命令とともに、バ
ンク・アドレスを与えることにより行われる。
【０００３】
【発明が解決しようとする課題】現在、ＳＤＲＡＭで
は、クロックの最高周波数は、１００ＭＨz前後とされ
ているが、従来のＳＤＲＡＭにおいては、パイプライン
方式が採用されており、１つのパイプの長さがクロック
周波数の上限を決めてしまうため、任意のアドレスから
の読出しの現在以上の高速化は困難とされていた。
は、クロックの最高周波数は、１００ＭＨz前後とされ
ているが、従来のＳＤＲＡＭにおいては、パイプライン
方式が採用されており、１つのパイプの長さがクロック
周波数の上限を決めてしまうため、任意のアドレスから
の読出しの現在以上の高速化は困難とされていた。
【０００４】本発明は、かかる点に鑑み、パイプライン
方式を採用せず、異なるバンクからの連続した読出しの
高速化を図り、任意のアドレスからの読出しの高速化を
図ることができるようにしたＳＤＲＡＭを提供すること
を目的とする。
方式を採用せず、異なるバンクからの連続した読出しの
高速化を図り、任意のアドレスからの読出しの高速化を
図ることができるようにしたＳＤＲＡＭを提供すること
を目的とする。
【０００５】
【課題を解決するための手段】図１は本発明のＳＤＲＡ
Ｍの要部の原理を示す回路図であり、本発明のＳＤＲＡ
Ｍは、バンク１1〜１n（バンク１3〜１n-1は図示を省略
している）と、クロック供給回路２1〜２n（クロック供
給回路２3〜２n-1は図示を省略している）と、出力デー
タ選択回路３とを備えて構成される。なお、ｎは２の累
乗数である。
Ｍの要部の原理を示す回路図であり、本発明のＳＤＲＡ
Ｍは、バンク１1〜１n（バンク１3〜１n-1は図示を省略
している）と、クロック供給回路２1〜２n（クロック供
給回路２3〜２n-1は図示を省略している）と、出力デー
タ選択回路３とを備えて構成される。なお、ｎは２の累
乗数である。
【０００６】ここに、クロック供給回路２1〜２nは、そ
れぞれ、バンク１1〜１nに対応して設けられたものであ
り、外部から供給されるクロックＣＬＫを、対応するバ
ンク１1〜１nに供給するものである。
れぞれ、バンク１1〜１nに対応して設けられたものであ
り、外部から供給されるクロックＣＬＫを、対応するバ
ンク１1〜１nに供給するものである。
【０００７】但し、これらクロック供給回路２1〜２
nは、対応するバンク１1〜１nが読出しの対象として選
択された場合には、その後に供給されるクロックＣＬＫ
のうち、ｎ−１個のクロックＣＬＫを、対応するバンク
１1〜１nに供給しないようにされたものである。
nは、対応するバンク１1〜１nが読出しの対象として選
択された場合には、その後に供給されるクロックＣＬＫ
のうち、ｎ−１個のクロックＣＬＫを、対応するバンク
１1〜１nに供給しないようにされたものである。
【０００８】また、出力データ選択回路３は、バンク１
1〜１nから出力されるデータＤ１〜Ｄｎのうち、外部に
出力すべきデータＤＱを選択するものである。
1〜１nから出力されるデータＤ１〜Ｄｎのうち、外部に
出力すべきデータＤＱを選択するものである。
【０００９】この出力データ選択回路３は、たとえば、
リード命令とともに入力されるバンク・アドレスをｎク
ロック分遅延させてデコードした信号によって選択動作
を制御される。
リード命令とともに入力されるバンク・アドレスをｎク
ロック分遅延させてデコードした信号によって選択動作
を制御される。
【００１０】
【作用】本発明においては、対応するバンク１1〜１nが
読出しの対象として選択された場合には、その後に供給
されるクロックＣＬＫのうち、ｎ−１個のクロックＣＬ
Ｋを、対応するバンク１1〜１nに供給しないようにされ
たクロック供給回路２1〜２nが設けられている。
読出しの対象として選択された場合には、その後に供給
されるクロックＣＬＫのうち、ｎ−１個のクロックＣＬ
Ｋを、対応するバンク１1〜１nに供給しないようにされ
たクロック供給回路２1〜２nが設けられている。
【００１１】この結果、異なるバンク１1〜１nから連続
してデータＤ１〜Ｄｎを読出す場合には、バンク１1〜
１nからのデータＤ１〜Ｄｎの読出しをクロックＣＬＫ
の１クロック分ずつずらして多重的に行うことができ
る。
してデータＤ１〜Ｄｎを読出す場合には、バンク１1〜
１nからのデータＤ１〜Ｄｎの読出しをクロックＣＬＫ
の１クロック分ずつずらして多重的に行うことができ
る。
【００１２】そして、本発明においては、バンク１1〜
１nから出力されるデータＤ１〜Ｄｎのうち、外部に出
力すべきデータＤＱを選択する出力データ選択回路３が
設けられているので、バンク１1〜１nから多重的に出力
されるデータＤ１〜Ｄｎを選択して外部に出力すること
ができる。
１nから出力されるデータＤ１〜Ｄｎのうち、外部に出
力すべきデータＤＱを選択する出力データ選択回路３が
設けられているので、バンク１1〜１nから多重的に出力
されるデータＤ１〜Ｄｎを選択して外部に出力すること
ができる。
【００１３】
【実施例】以下、図２〜図９を参照して、本発明の一実
施例について、本発明を、４個のバンクを有し、かつ、
バースト長（１回のリード命令で読出すデータの長さ）
を１に設定されたＳＤＲＡＭに適用した場合を例にして
説明する。
施例について、本発明を、４個のバンクを有し、かつ、
バースト長（１回のリード命令で読出すデータの長さ）
を１に設定されたＳＤＲＡＭに適用した場合を例にして
説明する。
【００１４】図２は本発明の一実施例の要部を示す回路
図であり、図中、５1〜５4はバンク、６1〜６4は外部か
ら供給されるクロックＣＬＫをバンク・クロックＢＣＬ
Ｋ１〜ＢＣＬＫ４としてバンク５1〜５4に供給するクロ
ック供給回路である。
図であり、図中、５1〜５4はバンク、６1〜６4は外部か
ら供給されるクロックＣＬＫをバンク・クロックＢＣＬ
Ｋ１〜ＢＣＬＫ４としてバンク５1〜５4に供給するクロ
ック供給回路である。
【００１５】また、７はバンク５1〜５4から出力される
データＤ１〜Ｄ４のうち、外部に出力すべきデータＤＱ
を選択する出力データ選択回路、８は出力データ選択回
路８の選択動作を制御する出力データ選択制御回路であ
る。
データＤ１〜Ｄ４のうち、外部に出力すべきデータＤＱ
を選択する出力データ選択回路、８は出力データ選択回
路８の選択動作を制御する出力データ選択制御回路であ
る。
【００１６】ここに、クロック供給回路６1〜６4は、同
一の回路構成とされており、たとえば、クロック供給回
路６1は、図３に示すように構成されている。
一の回路構成とされており、たとえば、クロック供給回
路６1は、図３に示すように構成されている。
【００１７】図中、１０はクロックＣＬＫが入力される
クロック入力端、１１〜１３はＮＡＮＤ回路、１４〜１
６はインバータ、１７は３進カウンタ、ＣＡＣＣＬ１は
バンク５1に対するリード命令が入力された場合に所定
の制御回路（図示せず）から出力されるＨレベルからな
る内部リード命令信号、インバータ１５から出力される
ＣＬＫ−ＤＩＳはクロック・ディセーブル信号である。
クロック入力端、１１〜１３はＮＡＮＤ回路、１４〜１
６はインバータ、１７は３進カウンタ、ＣＡＣＣＬ１は
バンク５1に対するリード命令が入力された場合に所定
の制御回路（図示せず）から出力されるＨレベルからな
る内部リード命令信号、インバータ１５から出力される
ＣＬＫ−ＤＩＳはクロック・ディセーブル信号である。
【００１８】ここに、３進カウンタ１７は、内部リード
命令ＣＡＣＣＬ１がＨレベルにされると、リセットさ
れ、その出力をＨレベルとし、以降、クロックＣＬＫの
個数をカウントし、３個目のクロックＣＬＫをカウント
すると、その出力をＬレベルに復帰するものである。
命令ＣＡＣＣＬ１がＨレベルにされると、リセットさ
れ、その出力をＨレベルとし、以降、クロックＣＬＫの
個数をカウントし、３個目のクロックＣＬＫをカウント
すると、その出力をＬレベルに復帰するものである。
【００１９】図４は、このクロック供給回路６1の動作
を説明するための波形図であり、図４ＡはクロックＣＬ
Ｋ、図４Ｂは内部リード命令信号ＣＡＣＣＬ１、図４Ｃ
は３進カウンタ１７の出力、図４Ｄはクロック・ディセ
ーブル信号ＣＬＫ−ＤＩＳ、図４Ｅはブロック・クロッ
クＢＣＬＫ１を示している。
を説明するための波形図であり、図４ＡはクロックＣＬ
Ｋ、図４Ｂは内部リード命令信号ＣＡＣＣＬ１、図４Ｃ
は３進カウンタ１７の出力、図４Ｄはクロック・ディセ
ーブル信号ＣＬＫ−ＤＩＳ、図４Ｅはブロック・クロッ
クＢＣＬＫ１を示している。
【００２０】即ち、このクロック供給回路６1において
は、バンク５1がリード対象として選択されない場合に
は、３進カウンタ１７の出力＝Ｌレベル、内部リード命
令信号ＣＡＣＣＬ１＝Ｌレベルとされており、クロック
・ディセーブル信号ＣＬＫ−ＤＩＳ＝Ｈレベルとされて
いる。
は、バンク５1がリード対象として選択されない場合に
は、３進カウンタ１７の出力＝Ｌレベル、内部リード命
令信号ＣＡＣＣＬ１＝Ｌレベルとされており、クロック
・ディセーブル信号ＣＬＫ−ＤＩＳ＝Ｈレベルとされて
いる。
【００２１】この結果、この場合には、クロック入力端
１０に供給されるクロックＣＬＫがＮＡＮＤ回路１１及
びインバータ１４を介してバンク・クロックＢＣＬＫ１
としてバンク５1に供給される。
１０に供給されるクロックＣＬＫがＮＡＮＤ回路１１及
びインバータ１４を介してバンク・クロックＢＣＬＫ１
としてバンク５1に供給される。
【００２２】これに対して、バンク５1を選択するリー
ド命令が入力された場合には、これに対応して、内部リ
ード命令信号ＣＡＣＣＬ１＝Ｈレベルとされ、３進カウ
ンタ１７がリセットされ、その出力＝Ｈレベルとされ、
クロックＣＬＫからカウントを開始すると共に、クロ
ック・ディセーブル信号ＣＬＫ−ＤＩＳ＝Ｌレベルとさ
れ、ＮＡＮＤ回路１１の出力＝Ｈレベルに固定され、ク
ロック入力端１０に供給されるクロックＣＬＫの通過が
遮断される。
ド命令が入力された場合には、これに対応して、内部リ
ード命令信号ＣＡＣＣＬ１＝Ｈレベルとされ、３進カウ
ンタ１７がリセットされ、その出力＝Ｈレベルとされ、
クロックＣＬＫからカウントを開始すると共に、クロ
ック・ディセーブル信号ＣＬＫ−ＤＩＳ＝Ｌレベルとさ
れ、ＮＡＮＤ回路１１の出力＝Ｈレベルに固定され、ク
ロック入力端１０に供給されるクロックＣＬＫの通過が
遮断される。
【００２３】その後、３進カウンタ１７が３個目のクロ
ックＣＬＫをカウントすると、３進カウンタ１７は、
その出力＝Ｌレベルとし、クロック・デセーブル信号Ｃ
ＬＫ−ＤＩＳ＝Ｈレベルとされ、クロック入力端１０に
供給されるクロックＣＬＫがＮＡＮＤ回路１１及びイン
バータ１４を介してバンク・クロックＢＣＬＫ１として
バンク５1に供給される。
ックＣＬＫをカウントすると、３進カウンタ１７は、
その出力＝Ｌレベルとし、クロック・デセーブル信号Ｃ
ＬＫ−ＤＩＳ＝Ｈレベルとされ、クロック入力端１０に
供給されるクロックＣＬＫがＮＡＮＤ回路１１及びイン
バータ１４を介してバンク・クロックＢＣＬＫ１として
バンク５1に供給される。
【００２４】即ち、このクロック供給回路６1は、バン
ク５1を選択するリード命令が入力された場合には、そ
の後に供給される３個のクロックＣＬＫの通過を遮断す
るというものである。
ク５1を選択するリード命令が入力された場合には、そ
の後に供給される３個のクロックＣＬＫの通過を遮断す
るというものである。
【００２５】また、出力データ選択回路７は図５に示す
ように構成されている。図中、１９〜２２はバンク５1
〜５4から出力されるデータＤ１〜Ｄ４が入力されるデ
ータ入力端、２３〜２６は出力データ選択制御回路８か
ら供給される出力データ選択制御信号ＳＬ１〜ＳＬ４が
入力される出力データ選択制御信号入力端である。
ように構成されている。図中、１９〜２２はバンク５1
〜５4から出力されるデータＤ１〜Ｄ４が入力されるデ
ータ入力端、２３〜２６は出力データ選択制御回路８か
ら供給される出力データ選択制御信号ＳＬ１〜ＳＬ４が
入力される出力データ選択制御信号入力端である。
【００２６】また、２７〜３０はデータ入力端１９〜２
２に入力されるデータＤ１〜Ｄ４の通過を制御する伝送
ゲート回路であり、３１〜３４はエンハンスメント形の
ｐＭＯＳトランジスタ、３５〜３８はエンハンスメント
形のｎＭＯＳトランジスタである。
２に入力されるデータＤ１〜Ｄ４の通過を制御する伝送
ゲート回路であり、３１〜３４はエンハンスメント形の
ｐＭＯＳトランジスタ、３５〜３８はエンハンスメント
形のｎＭＯＳトランジスタである。
【００２７】また、３９〜４２は出力データ選択制御信
号ＳＬ１〜ＳＬ４を反転するインバータ、４３は伝送ゲ
ート回路２７〜３０により選択されたデータをラッチす
るラッチ回路であり、４４、４５はインバータ、４６は
データ出力端である。
号ＳＬ１〜ＳＬ４を反転するインバータ、４３は伝送ゲ
ート回路２７〜３０により選択されたデータをラッチす
るラッチ回路であり、４４、４５はインバータ、４６は
データ出力端である。
【００２８】ここに、出力データ選択制御信号ＳＬ１＝
Ｈレベル、出力データ選択制御信号ＳＬ２〜ＳＬ４＝Ｌ
レベルとされる場合には、伝送ゲート回路２７＝ＯＮ、
伝送ゲート回路２８〜３０＝ＯＦＦとされ、データＤ１
が選択される。
Ｈレベル、出力データ選択制御信号ＳＬ２〜ＳＬ４＝Ｌ
レベルとされる場合には、伝送ゲート回路２７＝ＯＮ、
伝送ゲート回路２８〜３０＝ＯＦＦとされ、データＤ１
が選択される。
【００２９】また、出力データ選択制御信号ＳＬ２＝Ｈ
レベル、出力データ選択制御信号ＳＬ１、ＳＬ３、ＳＬ
４＝Ｌレベルとされる場合には、伝送ゲート回路２８＝
ＯＮ、伝送ゲート回路２７、２９、３０＝ＯＦＦとさ
れ、データＤ２が選択される。
レベル、出力データ選択制御信号ＳＬ１、ＳＬ３、ＳＬ
４＝Ｌレベルとされる場合には、伝送ゲート回路２８＝
ＯＮ、伝送ゲート回路２７、２９、３０＝ＯＦＦとさ
れ、データＤ２が選択される。
【００３０】また、出力データ選択制御信号ＳＬ３＝Ｈ
レベル、出力データ選択制御信号ＳＬ１、ＳＬ２、ＳＬ
４＝Ｌレベルとされる場合には、伝送ゲート回路２９＝
ＯＮ、伝送ゲート回路２７、２８、３０＝ＯＦＦとさ
れ、データＤ３が選択される。
レベル、出力データ選択制御信号ＳＬ１、ＳＬ２、ＳＬ
４＝Ｌレベルとされる場合には、伝送ゲート回路２９＝
ＯＮ、伝送ゲート回路２７、２８、３０＝ＯＦＦとさ
れ、データＤ３が選択される。
【００３１】また、出力データ選択制御信号ＳＬ４＝Ｈ
レベル、出力データ選択制御信号ＳＬ１〜ＳＬ３＝Ｌレ
ベルとされる場合には、伝送ゲート回路３０＝ＯＮ、伝
送ゲート回路２７〜２９＝ＯＦＦとされ、データＤ４が
選択される。
レベル、出力データ選択制御信号ＳＬ１〜ＳＬ３＝Ｌレ
ベルとされる場合には、伝送ゲート回路３０＝ＯＮ、伝
送ゲート回路２７〜２９＝ＯＦＦとされ、データＤ４が
選択される。
【００３２】また、出力データ選択制御回路８は図６に
示すように構成されている。図中、ＢＳ０、ＢＳ１はバ
ンク・アドレス、４７はバンク・アドレスＢＳ０、ＢＳ
１を４クロック分遅延する遅延回路であり、４８〜５５
はＤフリップフロップ回路（ＤＦＦ）である。
示すように構成されている。図中、ＢＳ０、ＢＳ１はバ
ンク・アドレス、４７はバンク・アドレスＢＳ０、ＢＳ
１を４クロック分遅延する遅延回路であり、４８〜５５
はＤフリップフロップ回路（ＤＦＦ）である。
【００３３】また、５６、５７はインバータ、５８はバ
ンク・アドレス・デコーダであり、５９〜６２はＮＯＲ
回路である。
ンク・アドレス・デコーダであり、５９〜６２はＮＯＲ
回路である。
【００３４】なお、Ｄフリップフロップ回路４８〜５５
は、図７に示すように構成されている。図中、６４、６
５は伝送ゲート回路であり、６６、６７はエンハンスメ
ント形のｐＭＯＳトランジスタ、６８、６９はエンハン
スメント形のｎＭＯＳトランジスタである。
は、図７に示すように構成されている。図中、６４、６
５は伝送ゲート回路であり、６６、６７はエンハンスメ
ント形のｐＭＯＳトランジスタ、６８、６９はエンハン
スメント形のｎＭＯＳトランジスタである。
【００３５】また、７０〜７２はインバータであり、イ
ンバータ７２において、７３、７４はエンハンスメント
形のｐＭＯＳトランジスタ、７５、７６はエンハンスメ
ント形のｎＭＯＳトランジスタである。また、７７はラ
ッチ回路であり、７８、７９はインバータである。
ンバータ７２において、７３、７４はエンハンスメント
形のｐＭＯＳトランジスタ、７５、７６はエンハンスメ
ント形のｎＭＯＳトランジスタである。また、７７はラ
ッチ回路であり、７８、７９はインバータである。
【００３６】ここに、Ｄフリップフロップ回路４８、５
２に入力されるバンク・アドレスＢＳ０、ＢＳ１は４ク
ロック分遅延してＤフリップフロップ回路５１、５５か
ら出力される。
２に入力されるバンク・アドレスＢＳ０、ＢＳ１は４ク
ロック分遅延してＤフリップフロップ回路５１、５５か
ら出力される。
【００３７】この場合において、バンク・アドレスＢＳ
０＝Ｌレベル、バンク・アドレスＢＳ１＝Ｌレベルの場
合、出力データ選択制御信号ＳＬ１＝Ｈレベル、出力デ
ータ選択制御信号ＳＬ２〜ＳＬ４＝Ｌレベルとなり、出
力データ選択回路７において、データＤ１が選択され
る。
０＝Ｌレベル、バンク・アドレスＢＳ１＝Ｌレベルの場
合、出力データ選択制御信号ＳＬ１＝Ｈレベル、出力デ
ータ選択制御信号ＳＬ２〜ＳＬ４＝Ｌレベルとなり、出
力データ選択回路７において、データＤ１が選択され
る。
【００３８】また、バンク・アドレスＢＳ０＝Ｈレベ
ル、バンク・アドレスＢＳ１＝Ｈレベルの場合、出力デ
ータ選択制御信号ＳＬ２＝Ｈレベル、出力データ選択制
御信号ＳＬ１、ＳＬ３、ＳＬ４＝Ｌレベルとなり、出力
データ選択回路７において、データＤ２が選択される。
ル、バンク・アドレスＢＳ１＝Ｈレベルの場合、出力デ
ータ選択制御信号ＳＬ２＝Ｈレベル、出力データ選択制
御信号ＳＬ１、ＳＬ３、ＳＬ４＝Ｌレベルとなり、出力
データ選択回路７において、データＤ２が選択される。
【００３９】また、バンク・アドレスＢＳ０＝Ｈレベ
ル、バンク・アドレスＢＳ１＝Ｌレベルの場合、出力デ
ータ選択制御信号ＳＬ３＝Ｈレベル、出力データ選択制
御信号ＳＬ１、ＳＬ２、ＳＬ４＝Ｌレベルとなり、出力
データ選択回路７において、データＤ３が選択される。
ル、バンク・アドレスＢＳ１＝Ｌレベルの場合、出力デ
ータ選択制御信号ＳＬ３＝Ｈレベル、出力データ選択制
御信号ＳＬ１、ＳＬ２、ＳＬ４＝Ｌレベルとなり、出力
データ選択回路７において、データＤ３が選択される。
【００４０】また、バンク・アドレスＢＳ０＝Ｌレベ
ル、バンク・アドレスＢＳ１＝Ｈレベルの場合、出力デ
ータ選択制御信号ＳＬ４＝Ｈレベル、出力データ選択制
御信号ＳＬ１〜ＳＬ３＝Ｌレベルとなり、出力データ選
択回路７において、データＤ４が選択される。
ル、バンク・アドレスＢＳ１＝Ｈレベルの場合、出力デ
ータ選択制御信号ＳＬ４＝Ｈレベル、出力データ選択制
御信号ＳＬ１〜ＳＬ３＝Ｌレベルとなり、出力データ選
択回路７において、データＤ４が選択される。
【００４１】図８及び図９は、本実施例におけるリード
動作の一例を説明するためのタイムチャートであり、バ
ンク５1→バンク５2→バンク５3→バンク５4→バンク５
1→バンク５2→バンク５3→バンク５4の順に連続してデ
ータの読出しを行う場合の動作波形を示している。
動作の一例を説明するためのタイムチャートであり、バ
ンク５1→バンク５2→バンク５3→バンク５4→バンク５
1→バンク５2→バンク５3→バンク５4の順に連続してデ
ータの読出しを行う場合の動作波形を示している。
【００４２】ここに、図８Ａ、図９ＡはクロックＣＬ
Ｋ、図８Ｂ、図９Ｂはバンク５1から出力されるデータ
Ｄ１、図８Ｃ、図９Ｃはバンク５2から出力されるデー
タＤ２、図８Ｄ、図９Ｄはバンク５3から出力されるデ
ータＤ３、図８Ｅ、図９Ｅはバンク５4から出力される
データＤ４、図８Ｆ、図９Ｆは出力データ選択制御信号
ＳＬ１〜ＳＬ４の状態、図８Ｇ、図９Ｇは出力データ選
択回路７から出力されるデータＤＱを示している。
Ｋ、図８Ｂ、図９Ｂはバンク５1から出力されるデータ
Ｄ１、図８Ｃ、図９Ｃはバンク５2から出力されるデー
タＤ２、図８Ｄ、図９Ｄはバンク５3から出力されるデ
ータＤ３、図８Ｅ、図９Ｅはバンク５4から出力される
データＤ４、図８Ｆ、図９Ｆは出力データ選択制御信号
ＳＬ１〜ＳＬ４の状態、図８Ｇ、図９Ｇは出力データ選
択回路７から出力されるデータＤＱを示している。
【００４３】即ち、このような連続した読出しを行う場
合には、まず、時刻Ｔ１で、バンク５1を活性化させる
アクティブ命令（ＡＣＴＶ１）を与え、バンク５1を活
性化させ、次に、時刻Ｔ３で、バンク５2を活性化させ
るアクティブ命令（ＡＣＴＶ２）を与え、バンク５2を
活性化させる。
合には、まず、時刻Ｔ１で、バンク５1を活性化させる
アクティブ命令（ＡＣＴＶ１）を与え、バンク５1を活
性化させ、次に、時刻Ｔ３で、バンク５2を活性化させ
るアクティブ命令（ＡＣＴＶ２）を与え、バンク５2を
活性化させる。
【００４４】次に、時刻Ｔ５で、バンク５3を活性化さ
せるアクティブ命令（ＡＣＴＶ３）を与え、バンク５3
を活性化させ、時刻Ｔ７で、バンク５4を活性化させる
アクティブ命令（ＡＣＴＶ４）を与え、バンク５4を活
性化させる。
せるアクティブ命令（ＡＣＴＶ３）を与え、バンク５3
を活性化させ、時刻Ｔ７で、バンク５4を活性化させる
アクティブ命令（ＡＣＴＶ４）を与え、バンク５4を活
性化させる。
【００４５】次に、時刻Ｔ８で、リード命令（ＲＤ１）
とバンク５1のアドレスとコラムアドレスとを与え、バ
ンク５1からのリード動作を開始させ、次に、時刻Ｔ９
で、リード命令（ＲＤ２）とバンク５2のアドレスとコ
ラムアドレスとを与え、バンク５2からのリード動作を
開始させる。
とバンク５1のアドレスとコラムアドレスとを与え、バ
ンク５1からのリード動作を開始させ、次に、時刻Ｔ９
で、リード命令（ＲＤ２）とバンク５2のアドレスとコ
ラムアドレスとを与え、バンク５2からのリード動作を
開始させる。
【００４６】次に、時刻Ｔ１０で、リード命令（ＲＤ
３）とバンク５3のアドレスとコラムアドレスとを与
え、バンク５3からのリード動作を開始させ、次に、時
刻Ｔ１１で、リード命令（ＲＤ４）とバンク５4のアド
レスとコラムアドレスとを与え、バンク５4からのリー
ド動作を開始させる。
３）とバンク５3のアドレスとコラムアドレスとを与
え、バンク５3からのリード動作を開始させ、次に、時
刻Ｔ１１で、リード命令（ＲＤ４）とバンク５4のアド
レスとコラムアドレスとを与え、バンク５4からのリー
ド動作を開始させる。
【００４７】次に、時刻Ｔ１２で、リード命令（ＲＤ
１）とバンク５1のアドレスとコラムアドレスとを与
え、バンク５1からのリード動作を引き続き行わさせ、
次に、時刻Ｔ１３で、リード命令（ＲＤ２）とバンク５
2のアドレスとコラムアドレスとを与え、バンク５2から
のリード動作を引き続き行わさせる。
１）とバンク５1のアドレスとコラムアドレスとを与
え、バンク５1からのリード動作を引き続き行わさせ、
次に、時刻Ｔ１３で、リード命令（ＲＤ２）とバンク５
2のアドレスとコラムアドレスとを与え、バンク５2から
のリード動作を引き続き行わさせる。
【００４８】次に、時刻Ｔ１４で、リード命令（ＲＤ
３）とバンク５3のアドレスとコラムアドレスとを与
え、バンク５3からのリード動作を引き続き行わさせ、
次に、時刻Ｔ１５で、リード命令（ＲＤ４）とバンク５
4のアドレスとコラムアドレスとを与え、バンク５4から
のリード動作を引き続き行わさせる。
３）とバンク５3のアドレスとコラムアドレスとを与
え、バンク５3からのリード動作を引き続き行わさせ、
次に、時刻Ｔ１５で、リード命令（ＲＤ４）とバンク５
4のアドレスとコラムアドレスとを与え、バンク５4から
のリード動作を引き続き行わさせる。
【００４９】この結果、時刻Ｔ１１の直後にバンク５1
からのデータＤ１の出力が開始され、次に、時刻Ｔ１２
の直後にバンク５2からのデータＤ２の出力が開始さ
れ、次に、時刻Ｔ１３の直後にバンク５3からのデータ
Ｄ３の出力が開始され、次に、時刻Ｔ１４の直後にバン
ク５4からのデータＤ４の出力が開始される。
からのデータＤ１の出力が開始され、次に、時刻Ｔ１２
の直後にバンク５2からのデータＤ２の出力が開始さ
れ、次に、時刻Ｔ１３の直後にバンク５3からのデータ
Ｄ３の出力が開始され、次に、時刻Ｔ１４の直後にバン
ク５4からのデータＤ４の出力が開始される。
【００５０】更に、続いて、時刻Ｔ１５の直後にバンク
５1からのデータＤ１の出力が開始され、次に、時刻Ｔ
１６の直後にバンク５2からのデータＤ２の出力が開始
され、次に、時刻Ｔ１７の直後にバンク５3からのデー
タＤ３の出力が開始され、次に、時刻Ｔ１８の直後にバ
ンク５4からのデータＤ４の出力が開始される。
５1からのデータＤ１の出力が開始され、次に、時刻Ｔ
１６の直後にバンク５2からのデータＤ２の出力が開始
され、次に、時刻Ｔ１７の直後にバンク５3からのデー
タＤ３の出力が開始され、次に、時刻Ｔ１８の直後にバ
ンク５4からのデータＤ４の出力が開始される。
【００５１】ここに、出力データ選択制御信号ＳＬ１〜
ＳＬ４の状態は、図８Ｆ、図９Ｆに示すようになるの
で、出力データ選択回路７から出力されるデータＤＱ
は、図８Ｇ、図９Ｇに示すようになる。
ＳＬ４の状態は、図８Ｆ、図９Ｆに示すようになるの
で、出力データ選択回路７から出力されるデータＤＱ
は、図８Ｇ、図９Ｇに示すようになる。
【００５２】このように、本実施例においては、異なる
バンク５1〜５4から連続してデータを読出す場合、バン
ク５1〜５4のそれぞれに対して、読出しの対象として選
択された場合には、その後、バンクの数から１を減じた
数のクロックＣＬＫ、即ち、３個のクロックＣＬＫを供
給しないようにし、バンク５1〜５4からのデータＤ１〜
Ｄ４の出力をクロックＣＬＫの１クロック分ずつずらし
て多重的に行い、これら多重的に出力されるデータＤ１
〜Ｄ４を出力データ選択回路７で選択して外部に出力す
るようにしている。
バンク５1〜５4から連続してデータを読出す場合、バン
ク５1〜５4のそれぞれに対して、読出しの対象として選
択された場合には、その後、バンクの数から１を減じた
数のクロックＣＬＫ、即ち、３個のクロックＣＬＫを供
給しないようにし、バンク５1〜５4からのデータＤ１〜
Ｄ４の出力をクロックＣＬＫの１クロック分ずつずらし
て多重的に行い、これら多重的に出力されるデータＤ１
〜Ｄ４を出力データ選択回路７で選択して外部に出力す
るようにしている。
【００５３】したがって、本実施例によれば、異なるバ
ンク５1〜５4からの連続した読出しの高速化を図り、任
意のアドレスからの読出しの高速化を図ることができ
る。
ンク５1〜５4からの連続した読出しの高速化を図り、任
意のアドレスからの読出しの高速化を図ることができ
る。
【００５４】なお、上述の実施例においては、バースト
長が１の場合を例にして説明したが、本発明は、バース
ト長を２以上に設定された場合においても適用すること
ができるものである。
長が１の場合を例にして説明したが、本発明は、バース
ト長を２以上に設定された場合においても適用すること
ができるものである。
【００５５】
【発明の効果】以上のように、本発明によれば、異なる
バンクから連続してデータを読出す場合、バンクのそれ
ぞれに対して、読出しの対象として選択された場合に
は、その後、外部から供給されるクロックのうち、バン
ク数から１を減じた数のクロックを供給しないように
し、異なるバンクからのデータの読出しを外部から供給
されるクロックの１クロック分ずつずらして多重的に行
い、これら多重的に出力されるデータを選択して外部に
出力するように構成されているので、異なるバンクから
の連続した読出しの高速化を図り、任意のアドレスから
の読出しの高速化を図ることができる。
バンクから連続してデータを読出す場合、バンクのそれ
ぞれに対して、読出しの対象として選択された場合に
は、その後、外部から供給されるクロックのうち、バン
ク数から１を減じた数のクロックを供給しないように
し、異なるバンクからのデータの読出しを外部から供給
されるクロックの１クロック分ずつずらして多重的に行
い、これら多重的に出力されるデータを選択して外部に
出力するように構成されているので、異なるバンクから
の連続した読出しの高速化を図り、任意のアドレスから
の読出しの高速化を図ることができる。
【図１】本発明のＳＤＲＡＭの要部の原理を示す回路図
である。
である。
【図２】本発明の一実施例の要部を示す回路図である。
【図３】本発明の一実施例が設けているクロック供給回
路を示す回路図である。
路を示す回路図である。
【図４】本発明の一実施例が設けているクロック供給回
路の動作を説明するための波形図である。
路の動作を説明するための波形図である。
【図５】本発明の一実施例が設けている出力データ選択
回路を示す回路図である。
回路を示す回路図である。
【図６】本発明の一実施例が設けている出力データ選択
制御回路を示す回路図である。
制御回路を示す回路図である。
【図７】本発明の一実施例が設けている出力データ選択
制御回路を構成するＤフリップフロップ回路を示す回路
図である。
制御回路を構成するＤフリップフロップ回路を示す回路
図である。
【図８】本発明の一実施例におけるリード動作の一例を
説明するためのタイムチャートである。
説明するためのタイムチャートである。
【図９】本発明の一実施例におけるリード動作の一例を
説明するためのタイムチャートである。
説明するためのタイムチャートである。
（図１） １1、１2、１n バンク ２1、２2、２n クロック供給回路 ３ 出力データ選択回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 児玉 幸徳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 鈴木 考章 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹前 義博 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 田口 眞男 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 畠山 淳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小川 淳二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (3)
- 【請求項１】第１、第２・・・第ｎのバンク（但し、ｎ
は２の累乗数）と、これら第１、第２・・・第ｎのバン
クのそれぞれに対応して設けられ、外部から供給される
クロック信号を対応するバンクに供給し、対応するバン
クがリードの対象として選択された場合には、その後に
供給されるクロック信号のうち、ｎ−１個のクロック信
号を、対応するバンクに供給しないようにされた複数の
クロック供給回路と、前記第１、第２・・・第ｎのバン
クから出力されるデータのうち、外部に出力すべきデー
タを選択する出力データ選択回路とを備えて構成されて
いることを特徴とするシンクロナスＤＲＡＭ。 - 【請求項２】前記複数のクロック供給回路は、それぞ
れ、前記クロック信号をカウントするカウンタを有し、
対応するバンクに対するリード命令が入力された場合
に、これに対応して出力される内部リード命令信号と、
前記カウンタの出力とを利用して、前記クロック信号
の、対応するバンクへの供給を制御するように構成され
ていることを特徴とする請求項１記載のシンクロナスＤ
ＲＡＭ。 - 【請求項３】前記出力データ選択回路は、リード命令と
ともに入力されるバンク・アドレスをｎクロック分遅延
させてデコードした信号により選択動作を制御されるよ
うに構成されていることを特徴とする請求項１又は２記
載のシンクロナスＤＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6047030A JPH07262767A (ja) | 1994-03-17 | 1994-03-17 | シンクロナスｄｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6047030A JPH07262767A (ja) | 1994-03-17 | 1994-03-17 | シンクロナスｄｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07262767A true JPH07262767A (ja) | 1995-10-13 |
Family
ID=12763793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6047030A Pending JPH07262767A (ja) | 1994-03-17 | 1994-03-17 | シンクロナスｄｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07262767A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008522340A (ja) * | 2004-11-29 | 2008-06-26 | ラムバス・インコーポレーテッド | マイクロスレッドメモリ |
| US8908466B2 (en) | 2004-09-30 | 2014-12-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
| US9256557B2 (en) | 2006-05-02 | 2016-02-09 | Rambus Inc. | Memory controller for selective rank or subrank access |
| US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
-
1994
- 1994-03-17 JP JP6047030A patent/JPH07262767A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8908466B2 (en) | 2004-09-30 | 2014-12-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
| US9292223B2 (en) | 2004-11-29 | 2016-03-22 | Rambus Inc. | Micro-threaded memory |
| US10331379B2 (en) | 2004-11-29 | 2019-06-25 | Rambus Inc. | Memory controller for micro-threaded memory operations |
| EP2363858A2 (en) * | 2004-11-29 | 2011-09-07 | Rambus Inc. | Multi-bank memory with interleaved or parallel accesses of banks |
| US11797227B2 (en) | 2004-11-29 | 2023-10-24 | Rambus Inc. | Memory controller for micro-threaded memory operations |
| KR101327594B1 (ko) * | 2004-11-29 | 2013-11-12 | 램버스 인코포레이티드 | 마이크로-쓰레드 메모리 |
| JP2008522340A (ja) * | 2004-11-29 | 2008-06-26 | ラムバス・インコーポレーテッド | マイクロスレッドメモリ |
| EP1820195B1 (en) * | 2004-11-29 | 2016-08-17 | Rambus Inc. | Micro-threaded memory |
| US9652176B2 (en) | 2004-11-29 | 2017-05-16 | Rambus Inc. | Memory controller for micro-threaded memory operations |
| US10191866B2 (en) | 2006-05-02 | 2019-01-29 | Rambus Inc. | Memory controller for selective rank or subrank access |
| US10795834B2 (en) | 2006-05-02 | 2020-10-06 | Rambus Inc. | Memory controller for selective rank or subrank access |
| US11467986B2 (en) | 2006-05-02 | 2022-10-11 | Rambus Inc. | Memory controller for selective rank or subrank access |
| US9256557B2 (en) | 2006-05-02 | 2016-02-09 | Rambus Inc. | Memory controller for selective rank or subrank access |
| US9666250B2 (en) | 2011-08-05 | 2017-05-30 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
| US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020409 |