JPH07263373A

JPH07263373A - 半導体装置の製造方法

Info

Publication number: JPH07263373A
Application number: JP6049034A
Authority: JP
Inventors: Makoto Sekine; 誠関根
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-03-18
Filing date: 1994-03-18
Publication date: 1995-10-13
Anticipated expiration: 2013-04-08
Also published as: JP2738402B2

Abstract

(57)【要約】（修正有）【目的】耐熱性に優れ、かつ浅い接合を有する半導体
装置の得られる半導体装置の製造方法を提供する。【構成】ゲート酸化膜１０４を介して多結晶シリコン
のゲート電極１０５を形成し、ゲート電極１０５の側面
にサイドウォールスペーサ１０６を形成する。ゲート電
極１０５上とソースおよびドレインになるウエル１０２
表面の自然酸化膜を除去しゲート電極１０５上およびウ
エル１０２表面に選択気相化学成長法によってタングス
テン１０７を成長させ、全面にチタンシリサイド１０８
を堆積し、全体を熱処理することによってタングステン
１０７をタングステンシリサイド１０９にする。チタン
シリサイド１０８を除去してタングステンシリサイド１
０７を露出させ、イオン注入法によってタングステンシ
リサイド１０９を通してウエル１０２に不純物を拡散し
てソースおよびドレインであるn+拡散層１１０を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ソースとドレインを自
己整合的にシリサイド化することにより、低抵抗化を図
るＭＯＳ電界効果トランジスタ（以後、ＭＯＳＦＥＴと
記す）の製造に適した半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年の素子の微細化に伴い、ＭＯＳＦＥ
Ｔの性能向上を目的としてＭＯＳＦＥＴにおけるソース
領域およびドレイン領域とゲートとの層抵抗の低減が要
求されている。

【０００３】従来、この種のＭＯＳＦＥＴの製造方法と
しては、チタンシリサイドを自己整合的に形成する方法
が用いられてきた。

【０００４】図３は、この種の製造方法の一従来例を説
明するためのＭＯＳＦＥＴの断面図である。尚、この断
面図は、上部配線等を施す工程前の状態を示している。

【０００５】図３を参照して、この製造方法では、ま
ず、Ｐ型の半導体基板３０１にＮ型のウエル３０２を形
成し、この表面に、フィールド絶縁膜３０３を選択的に
形成し、フィールド絶縁膜３０３に囲まれた活性領域に
ゲート酸化膜を形成し、ゲート酸化膜の上に多結晶シリ
コンを形成してリンをドープした後にパターニングによ
ってゲート電極３０４を形成し、ゲート電極３０４の側
面にサイドウォールスペーサ３０５を形成する。

【０００６】さらに、ゲート電極３０４上とソースおよ
びドレインが形成される半導体基板上との自然酸化膜を
除去した後に金属チタンを堆積する。この上にアモルフ
ァスシリコンを堆積し、フォトリソグラフィーによりパ
ターンニングする。

【０００７】次に、窒素雰囲気中で急速熱処理（以後、
ＲＴＡと記す）することにより、アモルファスシリコン
と接触する金属チタンをシリサイド化してチタンシリサ
イド３０６とする一方、金属チタンを窒化して窒化チタ
ンとする。

【０００８】さらに、硫酸および過酸化水素水の混合液
などにより、選択的にチタンシリサイドを残す一方、窒
化チタンのみを除去し、チタンシリサイドの低抵抗化の
ため、前述のＲＴＡよりも高温のＲＴＡを行う。

【０００９】続いて、ボロンイオンの注入により、ＭＯ
ＳＦＥＴのソースとドレインを形成する。この後、図示
はしないが、上部に層間絶縁膜を堆積し、ＭＯＳＦＥＴ
のソースとドレインに注入した不純物の活性化のための
熱処理を加え、さらに、コンタクト開口部を開け、バリ
アメタルとこの上に形成したシリコンを含んだアルミニ
ウムにより上部配線を形成する。

【００１０】以上のように形成されたＭＯＳＦＥＴの製
造方法によれば、ＭＯＳＦＥＴのゲートならびにソース
およびドレインが、自己整合的にシリサイド化されるこ
とで低抵抗化され、デバイスの高速化が図られる。

【００１１】しかし、図３に示した例においては、チタ
ンシリサイドは多結晶ポリシリコンやＮ型およびＰ型拡
散層上等の異なる性質を持つ各下地の上に形成されるた
め、チタンシリサイドの膜厚がこれら下地の違いにより
異なる。そして、基板の違いにより生じるチタンシリサ
イドの膜厚差が基板の浸食や、シート抵抗の増加を引き
起こすため、ＭＯＳＦＥＴを製造する上で大きな問題に
なっている。

【００１２】上記問題点に対して、近年、複数回のチタ
ン堆積工程と複数回のシリサイド化工程を有する製造方
法が提案されている。例えば、特開平３−９５３０号公
報では、以下に示すような製造方法が提案されている。

【００１３】図４（ａ）〜（ｊ）は、この従来例を説明
するための工程断面図である。

【００１４】この製造方法は、図４（ａ）〜（ｊ）を参
照して、まず、Ｐ型の半導体基板４０１にＮ型のウエル
４０２を形成し、さらに、選択的にフィールド絶縁膜４
０３を形成する。フィールド絶縁膜４０３に囲まれた活
性領域に、ゲート酸化膜を２０ｎｍ形成した後、多結晶
シリコンを４００ｎｍ堆積し、９５０℃の温度で３０分
間ＰＯＣｌ₃拡散などによってリンをドープした後、ゲ
ート電極４０４としてパターニングする。さらに気相化
学成長法（ＣＶＤ法）により、二酸化シリコン膜を２５
０ｎｍ全面に堆積し、二酸化シリコン膜を２５０ｎｍ異
方性エッチングすることにより、サイドウォールスペー
サ４０５を形成し、図４（ａ）に示す工程体とする。

【００１５】次に、ゲート電極４０４上と、工程体の表
面のうちのソースおよびドレインになる領域（ウエル４
０２の一部）上の自然酸化膜を、例えば、フッ素と水と
を１：５０にした液に６０秒間漬けるウェットエッチン
グすると共に、真空中にアルゴンを導入して高周波を印
加してなるアルゴンイオンでスパッタリングすることに
よって除去する。これに連続して、即ち、同一真空装置
内で大気にさらすことなく、金属チタン４０６を５００
ｎｍ堆積し、図４（ｂ）に示す工程体とする。

【００１６】さらに、窒素雰囲気中で、６２５℃のＲＴ
Ａを６０秒間行なうことにより、図４（ｃ）示すごと
く、シリコンと接触している金属チタン４０６をシリサ
イド化してチタンシリサイド４０７とし、二酸化シリコ
ンと接触している金属チタンを窒化して窒化チタン４０
８とする。さらに、ソースとドレインを形成するため
に、イオン注入法により、加速エネルギ１５０ｋｅＶ
で、ドース量１５×１０⁴ｃｍ^-2にて、ボロンイオンを
全面に注入する。

【００１７】さらに、工程体の表面（チタンシリサイド
４０７および窒化チタン４０８上）をアルゴンイオンに
よってスパッタリングし、同一真空装置内でアモルファ
スシリコン４０９を６０ｎｍ堆積し、図４（ｄ）に示す
工程体とする。

【００１８】続いて、フォトリソグラフィー工程と異方
性エッチング工程によってアモルファスシリコン４０９
のパターニングを行い、図４（ｅ）に示す工程体とす
る。

【００１９】さらに、工程体の表面（チタンシリサイド
４０７、窒化チタン４０８およびアモルファスシリコン
４０９上）をアルゴンイオンによってスパッタリング
し、連続して同一真空装置内で金属チタン４１０を３０
ｎｍ堆積し、図４（ｆ）に示す工程体とする。

【００２０】次に、窒素雰囲気中にて６２５℃のＲＴＡ
を６０秒間行なうことによって、アモルファスシリコン
４０９に接触している金属チタン４１０のみをシリサイ
ド化してチタンシリサイド４１１とする一方、残りの金
属チタン４１０を窒化して窒化チタン４１２とし、図４
（ｇ）に示す工程体とする。

【００２１】続いて、硫酸と過酸化水素水の混合液によ
って選択的にチタンシリサイド４１１のみを残す一方窒
化チタン４１２を除去し、さらに窒素雰囲気中にて８２
５℃のＲＴＡを６０秒間行なうことによって安定なチタ
ンダイシリサイド４１１を形成して抵抗を下げ、図４
（ｈ）に示す工程体とする。

【００２２】さらに、例えばＣＶＤ法によって、酸化シ
リコン膜を１００ｎｍ、続いて窒化シリコン膜を４０ｎ
ｍ、さらに続いてボロンおよび燐を含んだ酸化シリコン
膜を５００ｎｍ堆積することによって層間絶縁膜４１３
を形成した後、電気炉によって９００℃×３０分の熱処
理を行ってソースとドレインの不純物の活性化と層間絶
縁膜４１３の平坦化を行い、図４（ｉ）に示す工程体と
する。

【００２３】さらに、フォトリソグラフィー処理および
異方性エッチング処理によってコンタクト開口部を開
け、開口部に例えば金属チタン等のバリアメタル４１４
を５ｎｍ堆積し、さらに窒化チタンを１００ｎｍ堆積
し、続いてシリコンを含んだアルミニウム４１５を７０
０ｎｍ堆積し、フォトリソグラフィー処理および異方性
エッチング処理によって上部配線を形成し、図４（ｊ）
に示す工程体、即ち、ＭＯＳＦＥＴとする。

【００２４】以上のように形成されたＭＯＳＦＥＴにお
いては、そのゲート配線が多結晶シリコン上部にて、チ
タンシリサイド、窒化チタン、およびチタンダイシリサ
イドの三層構造となるため、ソースとドレインの拡散層
深さの制約を受けることなく、２回目のシリサイド化工
程にて、アモルファスシリコン堆積膜厚と金属チタン堆
積膜厚との選択によって、低抵抗化を図ることが可能で
ある。さらに、２層目のシリサイド膜の膜厚を十分に厚
くすることができるため、ソースとドレインの活性化熱
処理の際に、シリサイドの形状が劣化してシート抵抗の
ばらつきが増大するという問題もない。

【００２５】しかし、上記図４に示した例のごとく、チ
タンシリサイドを用いたソースとドレインおよびゲート
電極のシート抵抗の低抵抗化手段では、半導体装置の微
細化に伴って、ソースとドレインを形成する半導体基板
やゲート電極を形成する多結晶シリコンの線幅が減少す
る場合に、シート抵抗のばらつきや熱処理温度の増加に
よってチタンシリサイド膜の凝集が起こる等の問題点を
持っている。

【００２６】この問題点に対して、チタンシリサイドよ
りも熱的に安定な高融点金属のシリサイド膜を用いての
低抵抗化手段が試みられている。図５は、この低抵抗化
手段を説明するためのＭＯＳＦＥＴの断面図である。
尚、この断面図は、上部配線等を施す工程前の状態を示
している。

【００２７】図５を参照して、この手段では、まず、Ｐ
型の半導体基板５０１にＮ型のウエル５０２を形成し、
この表面に選択的にフィールド絶縁膜を形成し、フィー
ルド絶縁膜に囲まれた活性領域にゲート酸化膜を形成
し、ゲート酸化膜の上に多結晶シリコンを４００ｎｍ堆
積してリンをドープした後にゲート電極５０３としてパ
ターニングし、さらにＣＶＤ法により二酸化シリコン膜
を全面に堆積して二酸化シリコン膜を異方性エッチング
することによってサイドウォールスペーサ５０４を形成
する。

【００２８】さらに、ゲート電極５０３上の自然酸化膜
ならびにソースおよびドレインが形成される半導体基板
上の自然酸化膜を除去した後にタングステンを選択ＣＶ
Ｄ法により堆積する。この上にアモルファスシリコンを
堆積し、フォトリソグラフィーによりパターンニングす
る。

【００２９】次に、窒素雰囲気中で５５０℃以上のＲＴ
Ａを行うことによって、アモルファスシリコンと接触す
るタングステンをシリサイド化してタングステンシリサ
イド５０５とする。他のタングステンは窒化して窒化タ
ングステンとなる。

【００３０】さらに、硫酸および過酸化水素水の混合液
などにより、選択的にタングステンシリサイドを残す一
方、窒化タングステンのみを除去し、タングステンシリ
サイドの低抵抗化のため、前述のＲＴＡよりも高温のＲ
ＴＡを行う。

【００３１】続いて、ボロンイオンの注入により、ＭＯ
ＳＦＥＴのソースとドレインを形成する。この後、図示
はしないが、上部に層間絶縁膜を堆積し、ＭＯＳＦＥＴ
のソースとドレインに注入した不純物の活性化のための
熱処理を加え、さらに、コンタクト開口部を開け、バリ
アメタルとこの上に形成したシリコンを含んだアルミニ
ウムにより上部配線を形成する。

【００３２】しかし、図５に示した半導体装置の製造方
法では、タングステンとシリコンとの反応によるタング
ステンシリサイドの形成反応が、タングステンとシリコ
ンとの間の界面の状態に強く依存しているため、タング
ステンシリサイドの形成に支障をきたすことが多い。こ
れは、タングステンが金属チタンに比べて還元性に劣る
ことによる。また、仮に界面でこのような反応が起こし
えたとしても、形成されたタングステンとシリコンとの
界面は平滑とはなりにくい。

【００３３】このような事実から、図５に示した半導体
装置の製造方法により得られる半導体装置は、そのゲー
ト電極を形成する多結晶シリコン上に形成されるタング
ステンシリサイドの膜厚と、ソースおよびドレインを形
成している半導体基板上に形成されるタングステンシリ
サイドの膜厚とが均一とならないという問題点がある。
この問題は、特に、浅い結合を形成するためのシリサイ
ドの膜厚の薄膜化に対してより顕著に現れる。

【００３４】

【発明が解決しようとする課題】以上説明したように、
図３に示した従来例では、下地の違いによりシリサイド
の膜厚が異なるため、実際のデバイスにてその全ての領
域で均一な膜厚のチタンシリサイドを形成することが困
難であるため、シリサイドの膜厚増加によって基板の浸
食が生じて接合リークが生じたり、反対に膜厚が減少し
すぎることによってシート抵抗のばらつきや増加を来す
という問題点がある。

【００３５】また、図４に示した従来例では、微細化に
伴ってシリサイドの凝集がおこりやすくなり、シリサイ
ド形成後の熱処理温度を低温化せざるを得なくなる。さ
らに、ＣＭＯＳ構造を持つ半導体装置ではポリシリコン
中にＮ型およびＰ型の領域を形成するためのイオン注入
を行う必要があり、このために図３の例と同様に基板の
違いによる問題点を解決できない。また、製造工程も複
雑化するという問題点がある。

【００３６】さらに、図５に示した従来例では、タング
ステンシリサイドがチタンシリサイドに比べて凝集耐性
に優れるものの、タングステン自身に基板の酸化膜を還
元できるような効果がなく、反応性もチタンに比べて低
いために、基板の違いによってシリサイド化反応の温度
が異なる。あるいは反応しない場合があるという問題点
がある。また、形成されるシリサイドは一般に均一な膜
になりにくく、厚い場所や薄い場所ができてしまい、接
合が破壊されるという問題点がある。

【００３７】このように、従来の半導体装置の製造方法
を用いても、図３、図４、および図５に示した各例にお
ける問題全てを解決するには至っていない。

【００３８】本発明の課題は、上述した問題点を解決で
きる半導体装置の製造方法を提供することである。

【００３９】

【課題を解決するための手段】本発明によれば、半導体
基板表面に選択的に分離領域を形成し、該分離領域に囲
まれた領域にゲート酸化膜を介して多結晶シリコンゲー
トを形成し、該多結晶シリコンゲートの側面にサイドウ
ォールスペーサを形成する工程と、前記多結晶シリコン
ゲート上とソースおよびドレインになる前記半導体基板
表面の自然酸化膜を除去する工程と、前記多結晶シリコ
ンゲート上および前記半導体基板表面に選択気相化学成
長法によってタングステンを成長させ、全面にチタンシ
リサイドを堆積し、全体を熱処理することによって前記
タングステンをタングステンシリサイドにする工程と、
前記チタンシリサイドを除去して前記タングステンシリ
サイドを露出させる工程と、イオン注入法によって前記
半導体基板に不純物を拡散してソースおよびドレインを
形成する工程とを含むことを特徴とする半導体装置の製
造方法が得られる。

【００４０】本発明によればまた、半導体基板表面に選
択的に分離領域を形成し、該分離領域に囲まれた領域に
ゲート酸化膜を介して多結晶シリコンゲートとさらにこ
の上に酸化膜を形成し、前記多結晶シリコンゲートおよ
び前記酸化膜の側面にサイドウォールスペーサを形成す
る工程と、ソースおよびドレインになる前記半導体基板
表面の自然酸化膜を除去する工程と、前記半導体基板表
面に選択気相化学成長法によってタングステンを成長さ
せ、全面にチタンシリサイドを堆積し、全体を熱処理す
ることによって前記タングステンをタングステンシリサ
イドにする工程と、前記チタンシリサイドを除去して前
記タングステンシリサイドを露出させる工程と、イオン
注入法によって前記半導体基板に不純物を拡散してソー
スおよびドレインを形成する工程と、前記多結晶シリコ
ンゲート上の酸化膜を除去して前記多結晶シリコンゲー
トを露出させる工程と、前記多結晶シリコンゲート上に
選択気相化学成長法によってタングステンを成長させる
工程とを含むことを特徴とする半導体装置の製造方法が
得られる。

【００４１】

【実施例】以下、図面を参照して、本発明による半導体
装置の製造方法を説明する。

【００４２】［実施例１］図１（ａ）〜（ｅ）は、本発
明による半導体装置の製造方法の実施例１について工程
順に示した縦断面図である。

【００４３】まず、図１（ａ）を参照して、Ｐ型半導体
基板１０１にＮ型のウエル１０２を形成し、半導体基板
１０１の表面に、フィールド絶縁膜１０３を選択的に形
成し、フィールド絶縁膜１０３に囲まれた領域にゲート
酸化膜１０４を形成し、ゲート酸化膜１０４の上に多結
晶シリコン膜を例えば１５００オングストローム形成
し、リンをドープした後パターニングによりゲート電極
１０５を形成し、ゲート電極１０５の側面にサイドウォ
ールスペーサ１０６を形成する。さらに多結晶シリコン
のゲート電極１０５の表面、ならびに、ソースとドレイ
ンになる半導体基板の表面の自然酸化膜を除去する。

【００４４】以上の基本工程は、従来例と同じである。

【００４５】次に、図１（ｂ）を参照して、六フッ化タ
ングステンとモノシランとの反応による選択Ｗ−ＣＶＤ
法によりタングステン１０７を、ゲート電極１０５なら
びにソースとドレインになる半導体基板表面にのみ、例
えば５００オングストローム堆積する。尚、この選択気
相化学成長法は、六フッ化タングステンとシリコンとの
反応によっても可能である。

【００４６】次いで、図１（ｃ）を参照して、この基板
全面にスパッタ法によりチタンシリサイド１０８を例え
ば５００オングストローム堆積する。スパッタするチタ
ンシリサイド膜のＳｉ含有量は化学量論比よりもＳｉリ
ッチなものがこの場合望ましい。

【００４７】次に、図１（ｄ）を参照して、この基板を
窒素雰囲気中で７００℃３０分の熱処理を行なうことに
よってタングステン１０７へチタンシリサイド１０８か
らシリコン原子を拡散させることでタングステンシリサ
イド１０９を自己整合的に形成する。

【００４８】次いで、図１（ｅ）を参照して、チタンシ
リサイド１０８を過酸化水素水とアンモニアの混合液と
希フッ酸により除去することにより、タングステンシリ
サイド１０９のみを残す。次いでこの基板に砒素を例え
ば注入エネルギ２０ｋｅＶ、１５×１０⁵ｃｍ^-2のドー
ス量でイオン注入を行なった後、９００℃、１０分の熱
処理により、タングステンシリサイド１０９に覆われた
半導体基板中にn+拡散層１１０を形成する。

【００４９】以上のようにして、本発明の実施例１の半
導体装置の製造方法によって、半導体装置が製造でき
た。

【００５０】尚、本実施例では、チタンシリサイドの成
膜をスパッタ法により行なっているが、四塩化チタン
（ＴｉＣｌ₄）とモノシランとの反応によるＣＶＤ法を
用いてもよく、これを用いた場合はチタンシリサイド中
のＳｉの濃度を成膜条件により制御可能となるという利
点を有する。また、チタンシリサイドの膜厚は、タング
ステンの膜厚の倍程度あればよい。

【００５１】また、ソースおよびドレイン、即ち、n+拡
散層１１０は、サイドウォールスペーサ１０６の形成
後、かつタングステン１０７の成長前に形成してもよ
い。

【００５２】［実施例２］次に、本発明による半導体装
置の製造方法の実施例２について図面を参照しながら説
明する。図２（ａ）〜（ｆ）は、実施例２について工程
順に示した縦断面図である。

【００５３】まず、図２（ａ）を参照して、Ｐ型半導体
基板２０１にＮ型のウエル２０２を形成し、半導体基板
２０１の表面に、フィールド絶縁膜２０３を選択的に形
成し、フィールド絶縁膜２０３に囲まれた領域にゲート
酸化膜２０４を形成し、ゲート酸化膜２０４の上に多結
晶シリコン膜と酸化膜２０６をＣＶＤ法でそれぞれ、１
５００オングストローム、５００オングストローム形成
し、リンをイオン注入および活性化によって多結晶シリ
コン膜にドープした後、パターニングによりゲート電極
２０５を形成し、ゲート電極２０５の側面にシリコン窒
化膜からなるサイドウォールスペーサ２０７を形成す
る。さらにソースとドレインになる半導体基板の表面の
自然酸化膜を除去する。

【００５４】以上の工程は、ゲート電極上に酸化膜が形
成される点、および、ゲート電極の表面の自然酸化膜が
除去されない点の二点の他は、実施例１と同じである。

【００５５】次に、図２（ｂ）を参照して、六フッ化タ
ングステンとモノシランとの反応による選択Ｗ−ＣＶＤ
法により、タングステン２０８を、ソースとドレインに
なる半導体基板表面にのみ、例えば２００オングストロ
ーム堆積する。

【００５６】次いで、図２（ｃ）を参照して、この基板
全面にスパッタ法によりチタンシリサイド２０９を例え
ば３００オングストローム堆積する。

【００５７】次に、図２（ｄ）を参照して、この基板を
窒素雰囲気中で７００℃３０分の熱処理を行なうことに
よってタングステン２０８へチタンシリサイド２０９か
らシリコン原子を拡散させることでタングステンシリサ
イド２１０を自己整合的に形成する。

【００５８】次いで、図２（ｅ）を参照して、チタンシ
リサイド２０９を過酸化水素水とアンモニアの混合液と
フッ酸により除去し、タングステンシリサイド２１０の
みを残すと共に、酸化膜２０６を除去してゲート電極２
０５を露出させる。さらに、この基板に砒素を例えば注
入エネルギ２０ｋｅＶ、１５×１０⁵ｃｍ^-2のドース量
でイオン注入を行なった後、９０℃、１０分の熱処理に
より、タングステンシリサイド２１０に覆われた半導体
基板中にn+拡散層２１１を形成する。

【００５９】次に、図２（ｆ）を参照して、この基板に
再び六フッ化タングステンとモノシランとの反応によっ
て、多結晶シリコンのゲート電極２０５、ならびにソー
スおよびドレインであるn+拡散層２１１上に形成された
タングステンシリサイド２１０の表面にのみタングステ
ン２１２を５００オングストローム堆積させる。

【００６０】以上のようにして、本発明の実施例２の半
導体装置の製造方法によって、半導体装置が製造でき
た。

【００６１】尚、本実施例による半導体装置の製造方法
では、サイドウォールスペーサ２０７に囲まれた形でタ
ングステン２１２がゲート電極２０５上に形成できるた
め、成長させるタングステン２１２の膜厚を厚くでき、
さらにゲート電極２０５上にはタングステン２１２のみ
が堆積され、ゲート電極２０５の層抵抗は１Ωｋｇ以下
となる。また、ソースおよびドレイン上にもタングステ
ン２１２が堆積されるため、より低抵抗なソースおよび
ドレインが形成できるという特徴を有している。

【００６２】また、ソースおよびドレイン、即ち、n+拡
散層２１１は、サイドウォールスペーサ２０７の形成
後、かつタングステン２０８の成長前に形成してもよ
い。

【００６３】

【発明の効果】本発明による半導体装置の製造方法で
は、選択気相成長法によりソースとドレインを形成する
半導体基板に自己整合的にタングステンを形成した後
に、半導体基板よりもシリコン原子の供給能力に優れる
と共に、還元性を有し、なおかつタングステンシリサイ
ドに対し選択的に除去可能なチタンシリサイド膜からタ
ングステン／チタンシリサイド界面酸化物等を還元しな
がら半導体基板よりも容易にシリコン原子をタングステ
ン中に拡散させることができるため、自己整合的に、か
つ基板との反応を生じることなくソースとドレインにタ
ングステンシリサイドを形成できるという効果を有して
いる。さらに、このような効果により、タングステンシ
リサイドと半導体基板との界面を平坦にすることが可能
となり、信頼性が高くかつ低抵抗な浅い接合が形成可能
であるという効果も有している。

【００６４】より具体的には、まず、基板との反応によ
らず、上部に滞積するチタンシリサイド膜からシリコン
を供給することでタングステンシリサイドを形成するた
め、基板の下地によらず、均一な膜厚のタングステンシ
リサイド膜を形成することができる。

【００６５】また、タングステンシリサイドを用いてい
るため、シリサイドの凝集耐性や耐熱性に関する問題点
を解決できる。さらに、このタングステンシリサイドは
自己整合的に形成できるため、半導体装置の製造工程が
簡素化される。

【００６６】さらに、タングステンとチタンシリサイド
との間の界面に存在する自然酸化膜がチタンシリサイド
中のチタンにより還元されて界面でのシリコンの拡散を
容易にするため、容易にチタンシリサイドが形成でき
る。また、チタンシリサイドからのシリコンの拡散は、
基板からのシリコンの拡散よりも速いため、タングステ
ンシリサイド形成時にタングステンと基板とが反応する
ことがなく、接合破壊などの問題も解決される。

【図面の簡単な説明】

【図１】本発明による半導体装置の製造方法の実施例１
を説明するための工程断面図である。

【図２】本発明による半導体装置の製造方法の実施例２
を説明するための工程断面図である。

【図３】従来例による半導体装置の製造方法を説明する
ための半導体装置の断面図である。

【図４】他の従来例による半導体装置の製造方法を説明
するための工程断面図である。

【図５】さらに他の従来例による半導体装置の製造方法
を説明するための半導体装置の断面図である。

【符号の説明】

１０１、２０１、３０１、４０１、５０１半導体基
板１０２、２０２、３０２、４０２、５０２ウエル１０３、２０３、３０３、４０３フィールド絶縁膜１０４、２０４ゲート酸化膜１０５、２０５、３０４、４０４、５０３ゲート電
極１０６、２０７、３０５、４０５、５０４サイドウ
ォールスペーサ１０７、２０８、２１２タングステン１０８、２０９、３０６、４０７、４１１チタンシ
リサイド１０９、２１０、５０５タングステンシリサイド１１０、２１１ n+拡散層２０６酸化膜４０８、４１２窒化チタン４０９アモルファスシリコン４１３層間絶縁膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78 21/336 Ｈ０１Ｌ 29/78 ３０１Ｐ

Claims

【特許請求の範囲】

【請求項１】半導体基板表面に選択的に分離領域を形
成し、該分離領域に囲まれた領域にゲート酸化膜を介し
て多結晶シリコンゲートを形成し、該多結晶シリコンゲ
ートの側面にサイドウォールスペーサを形成する工程
と、前記多結晶シリコンゲート上とソースおよびドレイ
ンになる前記半導体基板表面の自然酸化膜を除去する工
程と、前記多結晶シリコンゲート上および前記半導体基
板表面に選択気相化学成長法によってタングステンを成
長させ、全面にチタンシリサイドを堆積し、全体を熱処
理することによって前記タングステンをタングステンシ
リサイドにする工程と、前記チタンシリサイドを除去し
て前記タングステンシリサイドを露出させる工程と、イ
オン注入法によって前記半導体基板に不純物を拡散して
ソースおよびドレインを形成する工程とを含むことを特
徴とする半導体装置の製造方法。
【請求項２】半導体基板表面に選択的に分離領域を形
成し、該分離領域に囲まれた領域にゲート酸化膜を介し
て多結晶シリコンゲートとさらにこの上に酸化膜を形成
し、前記多結晶シリコンゲートおよび前記酸化膜の側面
にサイドウォールスペーサを形成する工程と、ソースお
よびドレインになる前記半導体基板表面の自然酸化膜を
除去する工程と、前記半導体基板表面に選択気相化学成
長法によってタングステンを成長させ、全面にチタンシ
リサイドを堆積し、全体を熱処理することによって前記
タングステンをタングステンシリサイドにする工程と、
前記チタンシリサイドを除去して前記タングステンシリ
サイドを露出させる工程と、イオン注入法によって前記
半導体基板に不純物を拡散してソースおよびドレインを
形成する工程と、前記多結晶シリコンゲート上の酸化膜
を除去して前記多結晶シリコンゲートを露出させる工程
と、前記多結晶シリコンゲート上に選択気相化学成長法
によってタングステンを成長させる工程とを含むことを
特徴とする半導体装置の製造方法。
【請求項３】請求項１または２記載の半導体装置の製
造方法において、イオン注入法によって前記半導体基板
に不純物を拡散してソースおよびドレインを形成する工
程は、前記酸化膜の側面に前記サイドウォールスペーサ
を形成した後、これに続いて行われる半導体装置の製造
方法。
【請求項４】前記タングステンの選択気相化学成長法
は、六フッ化タングステンとシリコンとの反応によるも
のである請求項１乃至３いずれかに記載の半導体装置の
製造方法。
【請求項５】前記タングステンの選択気相化学成長法
は、六フッ化タングステンとモノシランとの反応による
ものである請求項１乃至３いずれかに記載の半導体装置
の製造方法。
【請求項６】前記チタンシリサイドは、四塩化チタン
とモノシランとの反応によって堆積される請求項１乃至
５いずれかに記載の半導体装置の製造方法。
【請求項７】前記サイドウォールスペーサは、シリコ
ン窒化膜から成る請求項１乃至６いずれかに記載の半導
体装置の製造方法。