JPH07263642A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH07263642A JPH07263642A JP6050584A JP5058494A JPH07263642A JP H07263642 A JPH07263642 A JP H07263642A JP 6050584 A JP6050584 A JP 6050584A JP 5058494 A JP5058494 A JP 5058494A JP H07263642 A JPH07263642 A JP H07263642A
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- JP
- Japan
- Prior art keywords
- well
- region
- substrate
- semiconductor device
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】トランジスタ動作部に格子欠陥が少ない半導体
装置の製造方法を提供する。 【構成】周知の方法でＳｉ基板１０に厚さ約５００ｎｍ
のフィールド酸化膜（ＳｉＯ2 ）１２を形成し、その
後、Ｓｉ基板１０に、Ｓｉイオン１４を５００ｋｅＶの
エネルギでドーズ量が１×１０14ｃｍ-2になるように注
入した。
装置の製造方法を提供する。 【構成】周知の方法でＳｉ基板１０に厚さ約５００ｎｍ
のフィールド酸化膜（ＳｉＯ2 ）１２を形成し、その
後、Ｓｉ基板１０に、Ｓｉイオン１４を５００ｋｅＶの
エネルギでドーズ量が１×１０14ｃｍ-2になるように注
入した。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、不純物濃度が基板表面から深くな
るほど高くなるレトログレードウェル（ｒｅｔｒｏｇｒ
ａｄｅ ｗｅｌｌ）が形成された半導体装置に好適な構
造の半導体装置及びその製造方法に関する。
造方法に関し、特に、不純物濃度が基板表面から深くな
るほど高くなるレトログレードウェル（ｒｅｔｒｏｇｒ
ａｄｅ ｗｅｌｌ）が形成された半導体装置に好適な構
造の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】１つのＩＣチップ内でｎチャネルＭＯＳ
トランジスタ（以下、ｎＭＯＳという）とｐチャネルＭ
ＯＳトランジスタ（以下、ｐＭＯＳという）とを組み合
わせた構造のＣｏｍｐｌｅｍｅｎｔａｒｙＭＯＳトラン
ジスタ（以下、ＣＭＯＳという）が知られている。この
ＣＭＯＳには、ｐＭＯＳにｎウェルが形成され、ｎＭＯ
Ｓにｐウェルが形成されたタイプ等があり、デバイスに
応じて使い分けられている。ところが、ＣＭＯＳでは構
造的に縦型と横型の寄生バイポーラができるので、電源
端子から接地端子まで電流が流れっぱなしになるラッチ
アップが生じるおそれがある。このラッチアップを防止
するために、不純物濃度が半導体基板表面から深くなる
ほど高くなるようなレトログレードウェルを形成して、
縦型バイポーラトラジスタのベース領域に減速電界を発
生させる技術が提案されている（例えば、電子材料シリ
ーズ サブミクロンデバイスＩ 丸善（株）発行）。
トランジスタ（以下、ｎＭＯＳという）とｐチャネルＭ
ＯＳトランジスタ（以下、ｐＭＯＳという）とを組み合
わせた構造のＣｏｍｐｌｅｍｅｎｔａｒｙＭＯＳトラン
ジスタ（以下、ＣＭＯＳという）が知られている。この
ＣＭＯＳには、ｐＭＯＳにｎウェルが形成され、ｎＭＯ
Ｓにｐウェルが形成されたタイプ等があり、デバイスに
応じて使い分けられている。ところが、ＣＭＯＳでは構
造的に縦型と横型の寄生バイポーラができるので、電源
端子から接地端子まで電流が流れっぱなしになるラッチ
アップが生じるおそれがある。このラッチアップを防止
するために、不純物濃度が半導体基板表面から深くなる
ほど高くなるようなレトログレードウェルを形成して、
縦型バイポーラトラジスタのベース領域に減速電界を発
生させる技術が提案されている（例えば、電子材料シリ
ーズ サブミクロンデバイスＩ 丸善（株）発行）。
【０００３】レトログレードウェルの形成には高エネル
ギーイオンを基板に注入する方法等が用いられており、
フィールド酸化膜を形成した後に高エネルギーイオンを
注入すると、リーク電流を抑えるチャネルストップ領域
の形成を兼ねることができるのでマスク数を削減できる
という利点がある（特開平２−２６４４６４号公報、特
開平３−１８１１３６号公報参照）。
ギーイオンを基板に注入する方法等が用いられており、
フィールド酸化膜を形成した後に高エネルギーイオンを
注入すると、リーク電流を抑えるチャネルストップ領域
の形成を兼ねることができるのでマスク数を削減できる
という利点がある（特開平２−２６４４６４号公報、特
開平３−１８１１３６号公報参照）。
【０００４】
【発明が解決しようとする課題】ところが、上記した従
来のレトログレードウェルの形成方法では、高エネルギ
ーイオンを基板に注入するので、この高エネルギーイオ
ンが基板の格子原子と衝突する確率が高く、この結果、
基板のトランジスタ動作部に多くの格子欠陥ができるこ
ととなる。この多くの格子欠陥は電流の通路になるの
で、リーク電流を十分に抑えることができないという問
題がある。
来のレトログレードウェルの形成方法では、高エネルギ
ーイオンを基板に注入するので、この高エネルギーイオ
ンが基板の格子原子と衝突する確率が高く、この結果、
基板のトランジスタ動作部に多くの格子欠陥ができるこ
ととなる。この多くの格子欠陥は電流の通路になるの
で、リーク電流を十分に抑えることができないという問
題がある。
【０００５】本発明は、上記事情に鑑み、トランジスタ
動作部に格子欠陥が少ない半導体装置及びその製造方法
を提供することを目的とする。
動作部に格子欠陥が少ない半導体装置及びその製造方法
を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置は、隣接する素子を互いに分離す
るフィールド酸化膜と、ウェルと、該ウェルの底部と側
部に形成された遷移領域とを備えたことを特徴とするも
のである。また、上記目的を達成するための本発明の半
導体装置の製造方法は、隣接する素子を互いに分離する
フィールド酸化膜を基板に形成する工程と、該フィール
ド酸化膜が形成された基板に、該基板を構成する元素も
しくは該元素の同族元素のイオンを注入することによ
り、ウェルが形成される領域の底部と側部に遷移領域を
形成する工程と、該遷移領域が形成された基板に、イオ
ンを注入することによりウェルを形成する工程とを含む
ことを特徴とするものである。
の本発明の半導体装置は、隣接する素子を互いに分離す
るフィールド酸化膜と、ウェルと、該ウェルの底部と側
部に形成された遷移領域とを備えたことを特徴とするも
のである。また、上記目的を達成するための本発明の半
導体装置の製造方法は、隣接する素子を互いに分離する
フィールド酸化膜を基板に形成する工程と、該フィール
ド酸化膜が形成された基板に、該基板を構成する元素も
しくは該元素の同族元素のイオンを注入することによ
り、ウェルが形成される領域の底部と側部に遷移領域を
形成する工程と、該遷移領域が形成された基板に、イオ
ンを注入することによりウェルを形成する工程とを含む
ことを特徴とするものである。
【０００７】ここで、遷移領域を形成するためには、例
えばＳｉ基板に対してはＳｉやＧｅなどのイオンを高エ
ネルギーで注入する。また、遷移領域とは、アモルファ
ス化された領域、又は完全にはアモルファス化されてい
ないが結晶性をほとんど失っている領域をいう。
えばＳｉ基板に対してはＳｉやＧｅなどのイオンを高エ
ネルギーで注入する。また、遷移領域とは、アモルファ
ス化された領域、又は完全にはアモルファス化されてい
ないが結晶性をほとんど失っている領域をいう。
【０００８】
【作用】本発明の半導体装置によれば、ウェルの底部と
側部に遷移領域が形成されているので、従来よりもリー
ク電流を抑えることができる。本発明の半導体装置の製
造方法によれば、ウェルの形成に先立って、このウェル
が形成される領域の底部と側部に遷移領域が形成され
る。遷移領域は、アモルファス化された領域又は完全に
はアモルファス化されていないが結晶性をほとんど失っ
ている領域であり、基板を構成する原子又は同族の原子
が周囲に比べ高濃度になっている領域である。このた
め、ウェルを形成するために注入されたイオンはこの遷
移領域の原子に衝突するが、電流の通路になる格子欠陥
の発生は少なく均一な相のままである。この結果、従来
よりもリーク電流を抑えることができる。しかも、遷移
領域は高濃度でありイオンが通過する通路も少ないの
で、ウェルを形成するために注入されたイオンが通過す
るチャネリングの発生も少ない。この結果、ウェル深さ
の均一性も向上する。
側部に遷移領域が形成されているので、従来よりもリー
ク電流を抑えることができる。本発明の半導体装置の製
造方法によれば、ウェルの形成に先立って、このウェル
が形成される領域の底部と側部に遷移領域が形成され
る。遷移領域は、アモルファス化された領域又は完全に
はアモルファス化されていないが結晶性をほとんど失っ
ている領域であり、基板を構成する原子又は同族の原子
が周囲に比べ高濃度になっている領域である。このた
め、ウェルを形成するために注入されたイオンはこの遷
移領域の原子に衝突するが、電流の通路になる格子欠陥
の発生は少なく均一な相のままである。この結果、従来
よりもリーク電流を抑えることができる。しかも、遷移
領域は高濃度でありイオンが通過する通路も少ないの
で、ウェルを形成するために注入されたイオンが通過す
るチャネリングの発生も少ない。この結果、ウェル深さ
の均一性も向上する。
【０００９】
【実施例】以下、図面を参照して本発明の半導体装置の
製造方法の一実施例を説明する。図１から図５までは、
ＣＭＯＳの製造方法を工程順に示す断面図である。先
ず、図１に示されるように、周知の方法でＳｉ基板１０
に厚さ約５００ｎｍのフィールド酸化膜（ＳｉＯ2 ）１
２を形成し、その後Ｓｉ基板１０に、Ｓｉイオン１４を
５００ｋｅＶのエネルギでドーズ量が１×１０14ｃｍ-2
になるように注入する。この結果、図２に示されるよう
に、フィールド酸化膜１２の下方、ｐウェル領域１６及
びｎウェル領域１８それぞれの底部と側部にアモルファ
ス化領域２０が形成される。このアモルファス化領域２
０には、完全にはアモルファス化されていないが結晶性
をほとんど失っている部分も存在する。次に、ｐウェル
を形成するために、図３に示されるように、周知の方法
によりｎウェル領域１８をレジスト２２で覆った後、Ｂ
イオン２４を４００ｋｅＶのエネルギでドーズ量が５×
１０13ｃｍ-2になるように注入する。次に、ｎウェルを
形成するために、図４に示されるように、周知の方法に
よりｐウェル領域１６をレジスト２６で覆った後、Ｐイ
オン２８を５００ｋｅＶのエネルギでドーズ量が５×１
０13ｃｍ-2になるように注入する。以上によりｎ型とｐ
型のレトログレードウェルが形成される。ここで、図４
に示される工程まで終了した状態での注入イオンの分布
を図６に示す。図６に示されるように、深さ約０．８μ
ｍの位置にピークをもつＳｉが分布しているので、Ｐと
Ｂのチャネリングを防止できる。図４に示される工程の
終了後は、１０００℃で６０分間アニールを行い、図５
に示されるように、ｎウェル領域１８とｐウェル領域１
６にそれぞれｎウェルとｐウェルを形成する。その後は
周知の技術で、ゲート酸化膜やゲート電極等を形成しＣ
ＭＯＳを製造する。
製造方法の一実施例を説明する。図１から図５までは、
ＣＭＯＳの製造方法を工程順に示す断面図である。先
ず、図１に示されるように、周知の方法でＳｉ基板１０
に厚さ約５００ｎｍのフィールド酸化膜（ＳｉＯ2 ）１
２を形成し、その後Ｓｉ基板１０に、Ｓｉイオン１４を
５００ｋｅＶのエネルギでドーズ量が１×１０14ｃｍ-2
になるように注入する。この結果、図２に示されるよう
に、フィールド酸化膜１２の下方、ｐウェル領域１６及
びｎウェル領域１８それぞれの底部と側部にアモルファ
ス化領域２０が形成される。このアモルファス化領域２
０には、完全にはアモルファス化されていないが結晶性
をほとんど失っている部分も存在する。次に、ｐウェル
を形成するために、図３に示されるように、周知の方法
によりｎウェル領域１８をレジスト２２で覆った後、Ｂ
イオン２４を４００ｋｅＶのエネルギでドーズ量が５×
１０13ｃｍ-2になるように注入する。次に、ｎウェルを
形成するために、図４に示されるように、周知の方法に
よりｐウェル領域１６をレジスト２６で覆った後、Ｐイ
オン２８を５００ｋｅＶのエネルギでドーズ量が５×１
０13ｃｍ-2になるように注入する。以上によりｎ型とｐ
型のレトログレードウェルが形成される。ここで、図４
に示される工程まで終了した状態での注入イオンの分布
を図６に示す。図６に示されるように、深さ約０．８μ
ｍの位置にピークをもつＳｉが分布しているので、Ｐと
Ｂのチャネリングを防止できる。図４に示される工程の
終了後は、１０００℃で６０分間アニールを行い、図５
に示されるように、ｎウェル領域１８とｐウェル領域１
６にそれぞれｎウェルとｐウェルを形成する。その後は
周知の技術で、ゲート酸化膜やゲート電極等を形成しＣ
ＭＯＳを製造する。
【００１０】上記のようにして製造されたＣＭＯＳと従
来の方法（Ｓｉイオンの注入をしない方法）で製造され
たＣＭＯＳとの、ラッチアップ耐性と接合リーク電流を
それぞれ図７と図８に示す。本発明法で製造したＣＭＯ
Ｓでは、ウェルとチャネルストッパを同時に形成する前
にウェル領域の底部と側部をアモルファス化したのでト
ランジスタ動作部の格子欠陥を低減することができ、こ
の結果、図７、図８に示されるように、ラッチアップ耐
性が１．５〜１．７倍に改善され、接合リーク電流が少
ない良好なウェルが形成される。
来の方法（Ｓｉイオンの注入をしない方法）で製造され
たＣＭＯＳとの、ラッチアップ耐性と接合リーク電流を
それぞれ図７と図８に示す。本発明法で製造したＣＭＯ
Ｓでは、ウェルとチャネルストッパを同時に形成する前
にウェル領域の底部と側部をアモルファス化したのでト
ランジスタ動作部の格子欠陥を低減することができ、こ
の結果、図７、図８に示されるように、ラッチアップ耐
性が１．５〜１．７倍に改善され、接合リーク電流が少
ない良好なウェルが形成される。
【００１１】
【発明の効果】以上説明したように本発明の半導体装置
によれば、ウェルの底部と側部に遷移領域が形成されて
いるので、欠陥の少ないｐｎ接合が形成され、従来より
もリーク電流を抑えることができる。また、本発明の半
導体装置の製造方法によれば、ウェルの形成に先立っ
て、このウェルが形成される領域の底部と側部に遷移領
域を形成するので、電流の通路になる格子欠陥の発生は
少なく均一な相のままである。この結果、従来よりもリ
ーク電流を抑えることができる。しかも、遷移領域は高
濃度であるのでイオンが通過する通路も少なく、ウェル
を形成するために注入されたイオンのチャネリングを防
止できる。この結果、ウェル深さの均一性も向上する。
によれば、ウェルの底部と側部に遷移領域が形成されて
いるので、欠陥の少ないｐｎ接合が形成され、従来より
もリーク電流を抑えることができる。また、本発明の半
導体装置の製造方法によれば、ウェルの形成に先立っ
て、このウェルが形成される領域の底部と側部に遷移領
域を形成するので、電流の通路になる格子欠陥の発生は
少なく均一な相のままである。この結果、従来よりもリ
ーク電流を抑えることができる。しかも、遷移領域は高
濃度であるのでイオンが通過する通路も少なく、ウェル
を形成するために注入されたイオンのチャネリングを防
止できる。この結果、ウェル深さの均一性も向上する。
【図１】本発明の一実施例のうちのＳｉイオンを注入す
る工程を示す断面図である。
る工程を示す断面図である。
【図２】本発明の一実施例のうちのアモルファス領域が
形成された工程を示す断面図である。
形成された工程を示す断面図である。
【図３】本発明の一実施例のうちのＢイオンを注入する
工程を示す断面図である。
工程を示す断面図である。
【図４】本発明の一実施例のうちのＰイオンを注入する
工程を示す断面図である。
工程を示す断面図である。
【図５】本発明の一実施例のうちのｎウェルとｐウェル
が形成された工程を示す断面図である。
が形成された工程を示す断面図である。
【図６】図４に示される工程まで終了した状態での注入
イオンの分布を示すグラフである。
イオンの分布を示すグラフである。
【図７】本発明法で製造したＣＭＯＳのラッチアップ耐
性を、従来法で製造したＣＭＯＳのラッチアップ耐性と
比較して示すグラフである。
性を、従来法で製造したＣＭＯＳのラッチアップ耐性と
比較して示すグラフである。
【図８】本発明法で製造したＣＭＯＳの接合リーク電流
を、従来法で製造したＣＭＯＳの接合リーク電流と比較
して示すグラフである。
を、従来法で製造したＣＭＯＳの接合リーク電流と比較
して示すグラフである。
１０ Ｓｉ基板 １２ フィールド酸化膜 １４ Ｓｉイオン １６ ｐウェル領域 １８ ｎウェル領域 ２０ アモルファス化領域 ２４ Ｂイオン ２８ Ｐイオン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 29/78 Ｈ０１Ｌ 21/265 Ａ 21/76 Ｓ 27/08 ３２１ Ｂ 29/78 ３０１ Ｘ
Claims (2)
- 【請求項１】 隣接する素子を互いに分離するフィール
ド酸化膜と、ウェルと、該ウェルの底部と側部に形成さ
れた遷移領域とを備えたことを特徴とする半導体装置。 - 【請求項２】 隣接する素子を互いに分離するフィール
ド酸化膜を基板に形成する工程と、 該フィールド酸化膜が形成された基板に、該基板を構成
する元素もしくは該元素の同族元素のイオンを注入する
ことにより、ウェルが形成される領域の底部と側部に遷
移領域を形成する工程と、 該遷移領域が形成された基板に、イオンを注入すること
によりウェルを形成する工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6050584A JPH07263642A (ja) | 1994-03-22 | 1994-03-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6050584A JPH07263642A (ja) | 1994-03-22 | 1994-03-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263642A true JPH07263642A (ja) | 1995-10-13 |
Family
ID=12863032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6050584A Withdrawn JPH07263642A (ja) | 1994-03-22 | 1994-03-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263642A (ja) |
-
1994
- 1994-03-22 JP JP6050584A patent/JPH07263642A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |