JPH07263717A - 整流素子およびその製造方法 - Google Patents
整流素子およびその製造方法Info
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- JPH07263717A JPH07263717A JP6051777A JP5177794A JPH07263717A JP H07263717 A JPH07263717 A JP H07263717A JP 6051777 A JP6051777 A JP 6051777A JP 5177794 A JP5177794 A JP 5177794A JP H07263717 A JPH07263717 A JP H07263717A
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- Japan
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- semiconductor
- region
- convex portion
- forming
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/60—Schottky-barrier diodes
- H10D8/605—Schottky-barrier diodes of the trench conductor-insulator-semiconductor barrier type, e.g. trench MOS barrier Schottky rectifiers [TMBS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/60—Schottky-barrier diodes
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】トレンチＭＯＳバリアショットキー整流素子の
溝底部にもショットキー接合を形成することによって電
流密度の向上と電極間容量の低減をはかり、所要の電流
容量を実現するためのチップサイズの小型化と、静電容
量の低減ならびにチップコストの低減をはかることにあ
る。 【構成】低抵抗半導体基板上に、凸部を有する高抵抗層
を設け、凸部の側面部に絶縁層を配設し、高抵抗層を不
純物濃度の異なる２種類の領域に分けて、アノード電極
と接触する凸部の上面部と溝部の底面部にショットキー
接合を構成し、アノード電極が接続されている領域以外
に接続するカソード電極を配設した整流素子と、その製
造方法。
溝底部にもショットキー接合を形成することによって電
流密度の向上と電極間容量の低減をはかり、所要の電流
容量を実現するためのチップサイズの小型化と、静電容
量の低減ならびにチップコストの低減をはかることにあ
る。 【構成】低抵抗半導体基板上に、凸部を有する高抵抗層
を設け、凸部の側面部に絶縁層を配設し、高抵抗層を不
純物濃度の異なる２種類の領域に分けて、アノード電極
と接触する凸部の上面部と溝部の底面部にショットキー
接合を構成し、アノード電極が接続されている領域以外
に接続するカソード電極を配設した整流素子と、その製
造方法。
Description
【０００１】
【産業上の利用分野】本発明は耐圧が５０Ｖ程度以下の
２端子整流素子に係り、特に溝底部にもショットキー
（Schottky）接合を形成して電流密度の向上と電極間容
量の低減をはかるショットキーバリア整流素子およびそ
の製造方法に関する。
２端子整流素子に係り、特に溝底部にもショットキー
（Schottky）接合を形成して電流密度の向上と電極間容
量の低減をはかるショットキーバリア整流素子およびそ
の製造方法に関する。
【０００２】
【従来の技術】従来、２端子整流素子としては、半導体
基板と金属とを接触させて整流性のショットキー接合を
形成させたショットキーバリア整流素子が広く用いられ
ている。しかし、ショットキーバリア整流素子では金属
に固有の物理定数である仕事関数により順方向電圧降下
が決まり、逆方向リーク電流とのトレードオフにより、
その性能向上には限界があった。この性能限界を克服す
るために、新しい概念に基づくトレンチＭＯＳバリアシ
ョットキー整流素子と呼ばれる２端子整流素子が、Ｍeh
rotraとＢaligaによって提案されている(Ｍ．Ｍehrotra
and Ｂ．Ｊ．Ｂaliga，“Ｔhe Ｔrench ＭＯＳ Ｂarri
er Ｓchottky（ＴＭＢＳ）Ｒectifier，”in ＩＥＤＭ
Ｔechnical Ｄigest，１９９３，pp.６７５‐６７
８）。図５に、従来のトレンチＭＯＳバリアショットキ
ー整流素子の断面構造を示す。図において、１は低抵抗
半導体基板、２は高抵抗層、３は絶縁層、４は導電性層
（アノード電極）、５はカソード電極、６はショットキ
ー接合、７は溝を示す。低抵抗半導体基板１ならびに高
抵抗層２は、シリコン、あるいはガリウムヒ素、シリコ
ンカーバイド、ダイヤモンドから構成され、伝導度を変
化させるためにリン、ヒ素、アンチモン、ボロン等の不
純物が導入されており、例えばシリコンの場合、不純物
としてリンを用い、低抵抗半導体基板１の不純物濃度は
１×１０20cｍ~3程度、高抵抗層２の不純物濃度は１×
１０17cｍ~3程度が用いられる。絶縁層３は酸化シリコ
ン、あるいは窒化シリコン、ＳiＯＮ、フッ化カルシウ
ム、アルミナ、酸化タンタル等よりなり、厚さは１０〜
２００nｍ、アノード電極４はショットキー接合６を形
成するようにチタン、モリブデン、クロム、ハフニュー
ム、タンタル、タングステン、白金シリサイド等が用い
られ、カソード電極５はアルミニウム、クロム−ニッケ
ル−銀、金−ガリウム等が用いられている。図５に示
す、従来の低抵抗半導体基板１ならびに高抵抗層２の導
電形がｎ形のトレンチＭＯＳバリアショットキー整流素
子において、カソード電極５に対してアノード電極４が
負となる電圧を印加した逆バイアス状態では、アノード
電極４−絶縁層３−高抵抗層２で構成されるＭＩＳ（Ｍ
etal Ｉnsulator Ｓemiconductor）構造により、高抵抗
層２側に空乏層が延び、高抵抗層２の溝７で挾まれた領
域では両側から延びる空乏層が繋がってピンチオフす
る。このピンチオフによって、ショットキー接合６には
高い電界が加わらなくなるため、素子の耐圧はショット
キー接合６自体の耐圧よりも高くなり、逆方向リーク電
流はショットキー接合６自体の逆方向リーク電流以下と
することができる。このため、高抵抗層２の不純物濃度
は、同等の耐圧の通常のショットキーバリア整流素子に
比べて高くすることができ、ショットキー接合６の障壁
高さを低くしても逆方向リーク電流を低く抑えられる。
高抵抗層２をピンチオフするためには、高抵抗層２の溝
７に挾まれた領域の幅を小さくすること、ならびに溝７
を深くすることが必要で、例えば高抵抗層２の不純物濃
度が１×１０17cｍ~3、絶縁層３の厚さが５０nｍの場
合、高抵抗層２の溝７に挾まれた領域の幅は０.５μｍ
程度、溝７の深さは０.５μｍ以上となる。カソード電
極５に対してアノード電極４が正となる電圧を印加した
順バイアス状態では、ＭＩＳ構造による空乏層は生じ
ず、ショットキー接合６を通じてアノード電極４からカ
ソード電極５へ大きな順方向電流が流れる。逆バイアス
状態におけるピンチオフの効果により高抵抗層２の不純
物濃度を高く設定できるので、ショットキー接合６の障
壁高さは低く抑えられ、同等の耐圧の通常のショットキ
ーバリア整流素子に対して低い順方向電圧降下と高い順
方向電流密度が得られる。
基板と金属とを接触させて整流性のショットキー接合を
形成させたショットキーバリア整流素子が広く用いられ
ている。しかし、ショットキーバリア整流素子では金属
に固有の物理定数である仕事関数により順方向電圧降下
が決まり、逆方向リーク電流とのトレードオフにより、
その性能向上には限界があった。この性能限界を克服す
るために、新しい概念に基づくトレンチＭＯＳバリアシ
ョットキー整流素子と呼ばれる２端子整流素子が、Ｍeh
rotraとＢaligaによって提案されている(Ｍ．Ｍehrotra
and Ｂ．Ｊ．Ｂaliga，“Ｔhe Ｔrench ＭＯＳ Ｂarri
er Ｓchottky（ＴＭＢＳ）Ｒectifier，”in ＩＥＤＭ
Ｔechnical Ｄigest，１９９３，pp.６７５‐６７
８）。図５に、従来のトレンチＭＯＳバリアショットキ
ー整流素子の断面構造を示す。図において、１は低抵抗
半導体基板、２は高抵抗層、３は絶縁層、４は導電性層
（アノード電極）、５はカソード電極、６はショットキ
ー接合、７は溝を示す。低抵抗半導体基板１ならびに高
抵抗層２は、シリコン、あるいはガリウムヒ素、シリコ
ンカーバイド、ダイヤモンドから構成され、伝導度を変
化させるためにリン、ヒ素、アンチモン、ボロン等の不
純物が導入されており、例えばシリコンの場合、不純物
としてリンを用い、低抵抗半導体基板１の不純物濃度は
１×１０20cｍ~3程度、高抵抗層２の不純物濃度は１×
１０17cｍ~3程度が用いられる。絶縁層３は酸化シリコ
ン、あるいは窒化シリコン、ＳiＯＮ、フッ化カルシウ
ム、アルミナ、酸化タンタル等よりなり、厚さは１０〜
２００nｍ、アノード電極４はショットキー接合６を形
成するようにチタン、モリブデン、クロム、ハフニュー
ム、タンタル、タングステン、白金シリサイド等が用い
られ、カソード電極５はアルミニウム、クロム−ニッケ
ル−銀、金−ガリウム等が用いられている。図５に示
す、従来の低抵抗半導体基板１ならびに高抵抗層２の導
電形がｎ形のトレンチＭＯＳバリアショットキー整流素
子において、カソード電極５に対してアノード電極４が
負となる電圧を印加した逆バイアス状態では、アノード
電極４−絶縁層３−高抵抗層２で構成されるＭＩＳ（Ｍ
etal Ｉnsulator Ｓemiconductor）構造により、高抵抗
層２側に空乏層が延び、高抵抗層２の溝７で挾まれた領
域では両側から延びる空乏層が繋がってピンチオフす
る。このピンチオフによって、ショットキー接合６には
高い電界が加わらなくなるため、素子の耐圧はショット
キー接合６自体の耐圧よりも高くなり、逆方向リーク電
流はショットキー接合６自体の逆方向リーク電流以下と
することができる。このため、高抵抗層２の不純物濃度
は、同等の耐圧の通常のショットキーバリア整流素子に
比べて高くすることができ、ショットキー接合６の障壁
高さを低くしても逆方向リーク電流を低く抑えられる。
高抵抗層２をピンチオフするためには、高抵抗層２の溝
７に挾まれた領域の幅を小さくすること、ならびに溝７
を深くすることが必要で、例えば高抵抗層２の不純物濃
度が１×１０17cｍ~3、絶縁層３の厚さが５０nｍの場
合、高抵抗層２の溝７に挾まれた領域の幅は０.５μｍ
程度、溝７の深さは０.５μｍ以上となる。カソード電
極５に対してアノード電極４が正となる電圧を印加した
順バイアス状態では、ＭＩＳ構造による空乏層は生じ
ず、ショットキー接合６を通じてアノード電極４からカ
ソード電極５へ大きな順方向電流が流れる。逆バイアス
状態におけるピンチオフの効果により高抵抗層２の不純
物濃度を高く設定できるので、ショットキー接合６の障
壁高さは低く抑えられ、同等の耐圧の通常のショットキ
ーバリア整流素子に対して低い順方向電圧降下と高い順
方向電流密度が得られる。
【０００３】
【発明が解決しようとする課題】上述したように、トレ
ンチＭＯＳバリアショットキー整流素子では、同等の耐
圧の通常のショットキーバリア整流素子と比較して、例
えば、図５に示す高抵抗層２の不純物濃度を高くでき、
ショットキー接合６の障壁高さを低くすることができる
ので、低い順方向電圧降下と高い電流密度を実現できる
利点がある。しかし、従来のトレンチＭＯＳバリアショ
ットキー整流素子においては、電流に寄与しない溝７の
底部が存在するため、素子面積が有効に活用されず、さ
らに溝７の底部に形成されるＭＩＳ構造の容量が、寄生
容量としてアノード電極４とカソード電極５間に加わ
り、電極間容量を増加させるという問題があった。
ンチＭＯＳバリアショットキー整流素子では、同等の耐
圧の通常のショットキーバリア整流素子と比較して、例
えば、図５に示す高抵抗層２の不純物濃度を高くでき、
ショットキー接合６の障壁高さを低くすることができる
ので、低い順方向電圧降下と高い電流密度を実現できる
利点がある。しかし、従来のトレンチＭＯＳバリアショ
ットキー整流素子においては、電流に寄与しない溝７の
底部が存在するため、素子面積が有効に活用されず、さ
らに溝７の底部に形成されるＭＩＳ構造の容量が、寄生
容量としてアノード電極４とカソード電極５間に加わ
り、電極間容量を増加させるという問題があった。
【０００４】本発明の目的は、上記従来技術における問
題点を解消するものであって、トレンチＭＯＳバリアシ
ョットキー整流素子の溝底部にもショットキー接合を形
成することによって電流密度の向上と電極間容量の低減
をはかり、所要の電流容量を実現するためのチップサイ
ズの小型化と、静電容量の低減ならびにチップコストの
低減をはかったショットキーバリア整流素子およびその
製造方法を提供することにある。
題点を解消するものであって、トレンチＭＯＳバリアシ
ョットキー整流素子の溝底部にもショットキー接合を形
成することによって電流密度の向上と電極間容量の低減
をはかり、所要の電流容量を実現するためのチップサイ
ズの小型化と、静電容量の低減ならびにチップコストの
低減をはかったショットキーバリア整流素子およびその
製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記本発明の目的を達成
するために、本発明によるショットキーバリア整流素子
は、高抵抗層を不純物濃度の異なる２種類の領域に分け
て溝底部にもショットキー接合を形成し、従来構造のト
レンチＭＯＳバリアショットキー整流素子における電流
に加えて、溝底部のショットキー接合による電流をも流
す構造とするものである。このような構造とすることに
より、電流密度の向上と電極間容量の低減をはかること
ができ、所要の電流容量を実現するためのチップサイズ
の小型化と、静電容量の低減ならびにチップコストの低
減をはかることができる。本発明のショットキーバリア
整流素子は、半導体基板と金属とを接触させた整流性の
ショットキー接合を有する整流素子であって、低抵抗半
導体基板上に、凸部を有する高抵抗層を設け、上記凸部
の側面部には絶縁層を配設し、上記高抵抗層を不純物濃
度の異なる２種類の領域に分けて、導電性金属からなる
アノード電極と接触する上記凸部の上面部と、溝部の底
面部にショットキー接合を有する構成となし、上記アノ
ード電極が接続されている領域以外に接続するカソード
電極を少なくとも配設してなる整流素子である。
するために、本発明によるショットキーバリア整流素子
は、高抵抗層を不純物濃度の異なる２種類の領域に分け
て溝底部にもショットキー接合を形成し、従来構造のト
レンチＭＯＳバリアショットキー整流素子における電流
に加えて、溝底部のショットキー接合による電流をも流
す構造とするものである。このような構造とすることに
より、電流密度の向上と電極間容量の低減をはかること
ができ、所要の電流容量を実現するためのチップサイズ
の小型化と、静電容量の低減ならびにチップコストの低
減をはかることができる。本発明のショットキーバリア
整流素子は、半導体基板と金属とを接触させた整流性の
ショットキー接合を有する整流素子であって、低抵抗半
導体基板上に、凸部を有する高抵抗層を設け、上記凸部
の側面部には絶縁層を配設し、上記高抵抗層を不純物濃
度の異なる２種類の領域に分けて、導電性金属からなる
アノード電極と接触する上記凸部の上面部と、溝部の底
面部にショットキー接合を有する構成となし、上記アノ
ード電極が接続されている領域以外に接続するカソード
電極を少なくとも配設してなる整流素子である。
【０００６】本発明のショットキーバリア整流素子の具
体的構成は、半導体基板上に、第１のキャリア濃度を持
つ第１の導電型不純物を含有する第１の半導体からなる
凸部を有し、該凸部の側面には絶縁層を配設し、少なく
とも上記凸部の周囲の半導体基板内に、上記第１の半導
体領域に接する上記第１のキャリア濃度よりも低い濃度
を持つ第１の導電型不純物を含有する第２の半導体から
なる第１の領域を有し、上記凸部の上面部の上記第１の
半導体と上記第１の領域との間に整流性を持つアノード
電極を配設し、上記第１の半導体のアノード電極が接続
されている領域以外に接続するカソード電極を配設した
構造とするものである。本発明のショットキーバリア整
流素子の製造方法は、半導体基板上に、第１のキャリア
濃度を持つ第１の導電型不純物を含有する第１の半導体
からなる凸部を形成する工程と、上記凸部の周囲の上記
半導体基板内に、第１のキャリア濃度以下の濃度を持つ
第２の導電型不純物を導入し、第１の導電型で、キャリ
ア濃度が第１のキャリア濃度以下の第２のキャリア濃度
を持つ第１の領域を形成する工程と、上記凸部の側面に
絶縁層を形成する工程と、上記凸部の上面部と、上記第
１の半導体の第１の領域との間に整流性を持つアノード
電極を形成する工程と、上記第１の半導体のアノード電
極が接続されている領域以外に接続するカソード電極を
形成する工程を少なくとも含むものである。そして、本
発明の整流素子の製造方法は、半導体基板上に、第２の
キャリア濃度を持つ第１の導電型不純物を含有する第２
の半導体層と、上記第２のキャリア濃度よりも高いキャ
リア濃度を持つ第１の半導体層を形成する工程と、一部
を残して、上記第１の半導体層を除去し、上記第２の半
導体層を露出させて、上記第１の半導体層からなる凸部
を形成する工程と、上記凸部の側面に絶縁層を形成する
工程と、上記凸部の上面部と、上記第１の半導体の第１
の領域との間に整流性を持つアノード電極を形成する工
程と、上記第１の半導体のアノード電極が接続されてい
る領域以外に接続するカソード電極を形成する工程を用
いてもよい。また、上記の本発明の整流素子の製造方法
において、第１の半導体層からなる凸部の側面に絶縁層
を形成する場合に、基板全面に平坦部のみに耐酸化性膜
を形成する工程と、上記基板を酸化する工程と、上記耐
酸化性膜を除去する工程を用いて整流素子を製造するこ
ともできる。さらに、上記の本発明の整流素子の製造方
法において、第１の半導体層からなる凸部の側面に絶縁
層を形成する場合に、基板全面に絶縁層を形成する工程
と、上記基板全面の絶縁層を上記凸部の側面にのみ残す
形状でエッチングする工程を用いてもよい。
体的構成は、半導体基板上に、第１のキャリア濃度を持
つ第１の導電型不純物を含有する第１の半導体からなる
凸部を有し、該凸部の側面には絶縁層を配設し、少なく
とも上記凸部の周囲の半導体基板内に、上記第１の半導
体領域に接する上記第１のキャリア濃度よりも低い濃度
を持つ第１の導電型不純物を含有する第２の半導体から
なる第１の領域を有し、上記凸部の上面部の上記第１の
半導体と上記第１の領域との間に整流性を持つアノード
電極を配設し、上記第１の半導体のアノード電極が接続
されている領域以外に接続するカソード電極を配設した
構造とするものである。本発明のショットキーバリア整
流素子の製造方法は、半導体基板上に、第１のキャリア
濃度を持つ第１の導電型不純物を含有する第１の半導体
からなる凸部を形成する工程と、上記凸部の周囲の上記
半導体基板内に、第１のキャリア濃度以下の濃度を持つ
第２の導電型不純物を導入し、第１の導電型で、キャリ
ア濃度が第１のキャリア濃度以下の第２のキャリア濃度
を持つ第１の領域を形成する工程と、上記凸部の側面に
絶縁層を形成する工程と、上記凸部の上面部と、上記第
１の半導体の第１の領域との間に整流性を持つアノード
電極を形成する工程と、上記第１の半導体のアノード電
極が接続されている領域以外に接続するカソード電極を
形成する工程を少なくとも含むものである。そして、本
発明の整流素子の製造方法は、半導体基板上に、第２の
キャリア濃度を持つ第１の導電型不純物を含有する第２
の半導体層と、上記第２のキャリア濃度よりも高いキャ
リア濃度を持つ第１の半導体層を形成する工程と、一部
を残して、上記第１の半導体層を除去し、上記第２の半
導体層を露出させて、上記第１の半導体層からなる凸部
を形成する工程と、上記凸部の側面に絶縁層を形成する
工程と、上記凸部の上面部と、上記第１の半導体の第１
の領域との間に整流性を持つアノード電極を形成する工
程と、上記第１の半導体のアノード電極が接続されてい
る領域以外に接続するカソード電極を形成する工程を用
いてもよい。また、上記の本発明の整流素子の製造方法
において、第１の半導体層からなる凸部の側面に絶縁層
を形成する場合に、基板全面に平坦部のみに耐酸化性膜
を形成する工程と、上記基板を酸化する工程と、上記耐
酸化性膜を除去する工程を用いて整流素子を製造するこ
ともできる。さらに、上記の本発明の整流素子の製造方
法において、第１の半導体層からなる凸部の側面に絶縁
層を形成する場合に、基板全面に絶縁層を形成する工程
と、上記基板全面の絶縁層を上記凸部の側面にのみ残す
形状でエッチングする工程を用いてもよい。
【０００７】
【作用】本発明のショットキーバリア整流素子において
は、従来のトレンチＭＯＳバリアショットキー整流素子
の電流に、溝底部に形成したショットキー接合の電流が
加わるため、順方向電流密度を高めることができる。ま
た、順方向電流密度を高めることにより、同一の電流容
量の素子を小さいチップ面積で実現することができ、電
極間容量の低減もはかられる。
は、従来のトレンチＭＯＳバリアショットキー整流素子
の電流に、溝底部に形成したショットキー接合の電流が
加わるため、順方向電流密度を高めることができる。ま
た、順方向電流密度を高めることにより、同一の電流容
量の素子を小さいチップ面積で実現することができ、電
極間容量の低減もはかられる。
【０００８】
【実施例】以下に本発明の実施例を挙げ、図面を用いて
さらに詳細に説明する。 〈実施例１〉図１は、本実施例において例示するトレン
チＭＯＳバリアショットキー整流素子の断面構造の一例
を示す模式図である。図において、１は低抵抗半導体基
板、２は高抵抗層、３は絶縁層、４は導電性層（アノー
ド電極）、５はカソード電極、６はショットキー接合、
７は溝、８はショットキー接合を示す。高抵抗層２は、
ショットキー接合８が形成される相対的に不純物濃度の
低い領域２aと、その他の不純物濃度の高い領域２bとに
より構成される。低抵抗半導体基板１ならびに高抵抗層
２は、シリコン、あるいはガリウムヒ素、シリコンカー
バイド、ダイヤモンド等から構成され、その伝導度を変
化させるために、リン、ヒ素、アンチモン、ボロン等の
不純物が導入されている。例えば、シリコンの場合、不
純物としてのリンの濃度は低抵抗半導体基板１では１×
１０20cｍ~3程度、高抵抗層２のうち不純物濃度の低い
領域２aでは１〜５×１０16cｍ~3程度、不純物濃度の高
い領域２bでは１×１０17cｍ~3程度である。絶縁層３
は、酸化シリコン、あるいは窒化シリコン、ＳiＯＮ、
フッ化カルシウム、アルミナ、酸化タンタル等からな
り、厚さは１０〜２００nｍ、アノード電極４はショッ
トキー接合６ならびにショットキー接合８を形成するよ
うに、チタン、モリブデン、クロム、ハフニューム、タ
ンタル、タングステン、白金シリサイド等が用いられ、
カソード電極５はアルミニウム、クロム−ニッケル−
銀、金−ガリウム等が用いられる。
さらに詳細に説明する。 〈実施例１〉図１は、本実施例において例示するトレン
チＭＯＳバリアショットキー整流素子の断面構造の一例
を示す模式図である。図において、１は低抵抗半導体基
板、２は高抵抗層、３は絶縁層、４は導電性層（アノー
ド電極）、５はカソード電極、６はショットキー接合、
７は溝、８はショットキー接合を示す。高抵抗層２は、
ショットキー接合８が形成される相対的に不純物濃度の
低い領域２aと、その他の不純物濃度の高い領域２bとに
より構成される。低抵抗半導体基板１ならびに高抵抗層
２は、シリコン、あるいはガリウムヒ素、シリコンカー
バイド、ダイヤモンド等から構成され、その伝導度を変
化させるために、リン、ヒ素、アンチモン、ボロン等の
不純物が導入されている。例えば、シリコンの場合、不
純物としてのリンの濃度は低抵抗半導体基板１では１×
１０20cｍ~3程度、高抵抗層２のうち不純物濃度の低い
領域２aでは１〜５×１０16cｍ~3程度、不純物濃度の高
い領域２bでは１×１０17cｍ~3程度である。絶縁層３
は、酸化シリコン、あるいは窒化シリコン、ＳiＯＮ、
フッ化カルシウム、アルミナ、酸化タンタル等からな
り、厚さは１０〜２００nｍ、アノード電極４はショッ
トキー接合６ならびにショットキー接合８を形成するよ
うに、チタン、モリブデン、クロム、ハフニューム、タ
ンタル、タングステン、白金シリサイド等が用いられ、
カソード電極５はアルミニウム、クロム−ニッケル−
銀、金−ガリウム等が用いられる。
【０００９】〈実施例２〉図２（ａ）〜（ｉ）は、実施
例１の図１に示すトレンチＭＯＳバリアショットキー整
流素子を製造するプロセスの一例を示す。低抵抗半導体
基板１上に、１×１０17cｍ~3のｎ形の高抵抗層２をエ
ピタキシャル成長させた基板を用い〔図２（ａ）〕、熱
酸化して熱酸化シリコン９を形成した後、レジストマス
ク１０を用いて溝７を形成する〔図２（ｂ）〕。さら
に、溝７の底部にボロンをイオン注入するカウンタード
ープにより、溝７底部のｎ形濃度を１〜５×１０16cｍ~
3に低減した不純物濃度の低い領域２ａを形成する〔図
２（ｃ）〕。次に、熱酸化シリコン膜９を除去した後、
基板全面に熱酸化シリコン膜９、窒化シリコン膜１１お
よびＥＣＲ酸化シリコン膜１２を順次堆積する〔図２
（ｄ）〕。ＥＣＲ酸化シリコン膜１２は、溝７の側壁部
に形成されるＥＣＲ酸化シリコン膜１２が脆弱であり、
エッチング速度が極めて速いことを利用し、ウェットエ
ッチングにより溝７の側壁部のＥＣＲ酸化膜１２を除去
する〔図２（ｅ）〕。さらに、溝７の底部ならびに高抵
抗層２の上面に残されたＥＣＲ酸化シリコン膜１２をマ
スクとして、ウェットエッチングにより溝７の側壁の窒
化シリコン膜１１を除去する〔図２（ｆ）〕。ＥＣＲ酸
化シリコン膜１２を除去した後、選択酸化により溝７の
側壁部にのみやや厚い熱酸化シリコン膜９を形成し、窒
化シリコン膜１１を除去する〔図２（ｇ）〕。次に、全
面エッチングにより溝７の底部ならびに高抵抗層２の上
面の熱酸化シリコン膜９を完全に除去し、溝７の側面の
やや厚い熱酸化シリコン膜９のみを残す〔図２
（ｈ）〕。なお、上記の全面エッチングの工程は、イオ
ンビームエッチングをはじめとする指向性の強いドライ
エッチングによっても可能である。最後に、カソード電
極５、アノード電極４を堆積または蒸着し、パターンニ
ングして整流素子を完成する〔図２（ｉ）〕。なお、上
述した整流素子の製造工程において、溝７の底部へのカ
ウンタードープの代わりに選択エピタキシャル成長を用
いてもよく、上記とほぼ同様の素子構造を実現すること
ができる。選択エピタキシャル成長を用いる場合におい
ては、選択エピタキシャル成長は絶縁層３を形成した後
でも可能であり、この場合、絶縁層３の形成のための熱
処理工程を経ないので、不純物濃度分布のダレを小さく
することができる。また、選択エピタキシャル成長で
は、溝７が埋められて浅くなるため、ピンチオフを確実
にするためには溝７を深めに形成しておく必要がある。
実施例１の図１に示した整流素子は、順バイアス状態で
従来のトレンチＭＯＳバリアショットキー整流素子の場
合と同様のショットキー接合６を通じて流れる電流に加
え、溝７の底部に形成したショットキー接合８を通じた
電流も流れるため、高い電流密度を得ることができる。
一方、逆バイアス状態では、ショットキー接合６につい
ては従来のトレンチＭＯＳバリアショットキー整流素子
の場合と同様に、ＭＩＳ構造により高抵抗層２側に延び
る空乏層のピンチオフにより高い電界が加わらず低い逆
方向リーク電流と高い耐圧が得られ、高い電界が加わる
ショットキー接合８については、高抵抗層２の不純物濃
度の低い領域２aが設定されているため、ショットキー
接合８自体で低い逆方向リーク電流と高い耐圧を持たせ
ることが可能となる。
例１の図１に示すトレンチＭＯＳバリアショットキー整
流素子を製造するプロセスの一例を示す。低抵抗半導体
基板１上に、１×１０17cｍ~3のｎ形の高抵抗層２をエ
ピタキシャル成長させた基板を用い〔図２（ａ）〕、熱
酸化して熱酸化シリコン９を形成した後、レジストマス
ク１０を用いて溝７を形成する〔図２（ｂ）〕。さら
に、溝７の底部にボロンをイオン注入するカウンタード
ープにより、溝７底部のｎ形濃度を１〜５×１０16cｍ~
3に低減した不純物濃度の低い領域２ａを形成する〔図
２（ｃ）〕。次に、熱酸化シリコン膜９を除去した後、
基板全面に熱酸化シリコン膜９、窒化シリコン膜１１お
よびＥＣＲ酸化シリコン膜１２を順次堆積する〔図２
（ｄ）〕。ＥＣＲ酸化シリコン膜１２は、溝７の側壁部
に形成されるＥＣＲ酸化シリコン膜１２が脆弱であり、
エッチング速度が極めて速いことを利用し、ウェットエ
ッチングにより溝７の側壁部のＥＣＲ酸化膜１２を除去
する〔図２（ｅ）〕。さらに、溝７の底部ならびに高抵
抗層２の上面に残されたＥＣＲ酸化シリコン膜１２をマ
スクとして、ウェットエッチングにより溝７の側壁の窒
化シリコン膜１１を除去する〔図２（ｆ）〕。ＥＣＲ酸
化シリコン膜１２を除去した後、選択酸化により溝７の
側壁部にのみやや厚い熱酸化シリコン膜９を形成し、窒
化シリコン膜１１を除去する〔図２（ｇ）〕。次に、全
面エッチングにより溝７の底部ならびに高抵抗層２の上
面の熱酸化シリコン膜９を完全に除去し、溝７の側面の
やや厚い熱酸化シリコン膜９のみを残す〔図２
（ｈ）〕。なお、上記の全面エッチングの工程は、イオ
ンビームエッチングをはじめとする指向性の強いドライ
エッチングによっても可能である。最後に、カソード電
極５、アノード電極４を堆積または蒸着し、パターンニ
ングして整流素子を完成する〔図２（ｉ）〕。なお、上
述した整流素子の製造工程において、溝７の底部へのカ
ウンタードープの代わりに選択エピタキシャル成長を用
いてもよく、上記とほぼ同様の素子構造を実現すること
ができる。選択エピタキシャル成長を用いる場合におい
ては、選択エピタキシャル成長は絶縁層３を形成した後
でも可能であり、この場合、絶縁層３の形成のための熱
処理工程を経ないので、不純物濃度分布のダレを小さく
することができる。また、選択エピタキシャル成長で
は、溝７が埋められて浅くなるため、ピンチオフを確実
にするためには溝７を深めに形成しておく必要がある。
実施例１の図１に示した整流素子は、順バイアス状態で
従来のトレンチＭＯＳバリアショットキー整流素子の場
合と同様のショットキー接合６を通じて流れる電流に加
え、溝７の底部に形成したショットキー接合８を通じた
電流も流れるため、高い電流密度を得ることができる。
一方、逆バイアス状態では、ショットキー接合６につい
ては従来のトレンチＭＯＳバリアショットキー整流素子
の場合と同様に、ＭＩＳ構造により高抵抗層２側に延び
る空乏層のピンチオフにより高い電界が加わらず低い逆
方向リーク電流と高い耐圧が得られ、高い電界が加わる
ショットキー接合８については、高抵抗層２の不純物濃
度の低い領域２aが設定されているため、ショットキー
接合８自体で低い逆方向リーク電流と高い耐圧を持たせ
ることが可能となる。
【００１０】〈実施例３〉図３は、本実施例で例示する
トレンチＭＯＳバリアショットキー整流素子の断面構造
を示す模式図である。図において、１は低抵抗半導体基
板、２は高抵抗層、３は絶縁層、４は導電性層（アノー
ド電極）、５はカソード電極、６はショットキー接合、
７は溝、８はショットキー接合を示す。高抵抗層２は、
ショットキー接合８が形成される相対的に不純物濃度の
低い領域２aと、その他の不純物濃度の高い領域２bとに
より構成される。低抵抗半導体基板１ならびに高抵抗層
２は、シリコン、あるいはガリウムヒ素、シリコンカー
バイド、ダイヤモンド等から構成され、伝導度を変化さ
せるためにリン、ヒ素、アンチモン、ボロンなどの不純
物が導入されている。例えば、シリコンの場合、不純物
としてのリンの濃度は低抵抗半導体基板１では１×１０
20cｍ~3程度、高抵抗層２のうちの不純物濃度の低い領
域２aでは１〜５×１０16cｍ~3程度、不純物濃度の高い
領域２bでは１×１０17cｍ~3程度である。絶縁層３は、
酸化シリコン、あるいは窒化シリコン、ＳiＯＮ、フッ
化カルシウム、アルミナ、酸化タンタル等からなり、厚
さは１０〜２００nｍ、アノード電極４は、ショットキ
ー接合６ならびにショットキー接合８を形成するよう
に、チタン、モリブデン、クロム、ハフニューム、タン
タル、タングステン、白金シリサイド等が用いられ、カ
ソード電極５は、アルミニウム、クロム−ニッケル−
銀、金−ガリウム等が用いられる。異なる不純物濃度を
持つ高抵抗層２は、不純物濃度の高い領域２bと、不純
物濃度の低い領域２aと、不純物濃度の高い領域２bとの
３層のエピタキシャル成長により形成できる。実施例１
に示す整流素子と比較して、素子の製造プロセスにおけ
る溝７の底部の高抵抗層２のうちの不純物濃度の低い領
域２aを形成する工程が省略できる利点がある。なお、
本実施例の図３に示す整流素子おいても、実施例１の図
１で示した整流素子の場合と同様の効果により、従来の
トレンチＭＯＳバリアショットキー整流素子よりも高い
順方向電流密度を得ることができた。
トレンチＭＯＳバリアショットキー整流素子の断面構造
を示す模式図である。図において、１は低抵抗半導体基
板、２は高抵抗層、３は絶縁層、４は導電性層（アノー
ド電極）、５はカソード電極、６はショットキー接合、
７は溝、８はショットキー接合を示す。高抵抗層２は、
ショットキー接合８が形成される相対的に不純物濃度の
低い領域２aと、その他の不純物濃度の高い領域２bとに
より構成される。低抵抗半導体基板１ならびに高抵抗層
２は、シリコン、あるいはガリウムヒ素、シリコンカー
バイド、ダイヤモンド等から構成され、伝導度を変化さ
せるためにリン、ヒ素、アンチモン、ボロンなどの不純
物が導入されている。例えば、シリコンの場合、不純物
としてのリンの濃度は低抵抗半導体基板１では１×１０
20cｍ~3程度、高抵抗層２のうちの不純物濃度の低い領
域２aでは１〜５×１０16cｍ~3程度、不純物濃度の高い
領域２bでは１×１０17cｍ~3程度である。絶縁層３は、
酸化シリコン、あるいは窒化シリコン、ＳiＯＮ、フッ
化カルシウム、アルミナ、酸化タンタル等からなり、厚
さは１０〜２００nｍ、アノード電極４は、ショットキ
ー接合６ならびにショットキー接合８を形成するよう
に、チタン、モリブデン、クロム、ハフニューム、タン
タル、タングステン、白金シリサイド等が用いられ、カ
ソード電極５は、アルミニウム、クロム−ニッケル−
銀、金−ガリウム等が用いられる。異なる不純物濃度を
持つ高抵抗層２は、不純物濃度の高い領域２bと、不純
物濃度の低い領域２aと、不純物濃度の高い領域２bとの
３層のエピタキシャル成長により形成できる。実施例１
に示す整流素子と比較して、素子の製造プロセスにおけ
る溝７の底部の高抵抗層２のうちの不純物濃度の低い領
域２aを形成する工程が省略できる利点がある。なお、
本実施例の図３に示す整流素子おいても、実施例１の図
１で示した整流素子の場合と同様の効果により、従来の
トレンチＭＯＳバリアショットキー整流素子よりも高い
順方向電流密度を得ることができた。
【００１１】〈実施例４〉図４（ａ）〜（ｆ）は、上記
実施例２に示した製造方法とは異なる他の製造方法によ
り本発明の整流素子を作製するプロセスを示す工程図で
あって、特に第１の導電型不純物を含有する第１の半導
体からなる凸部の側面に設ける絶縁層の形成方法を示
す。実施例２の図２（ｃ）に示す工程と同様にして、低
抵抗半導体基板１上に、高抵抗層２をエピタキシャル成
長させた基板を用い、熱酸化して熱酸化シリコン９を形
成した後、レジストマスク１０を用いて溝７を形成し、
さらに溝７の底部に不純物濃度の低い領域２ａを形成す
る〔図４（ａ）〕。次に、基板全面を酸化して熱酸化シ
リコン膜９を形成する〔図４（ｂ）〕。そして、基板全
面に、上記熱酸化シリコン膜９とは異なる、例えば窒化
シリコン膜１１を形成し〔図４（ｃ）〕、この窒化シリ
コン膜１１を方向性エッチングして、平坦部を露出させ
る〔図４（ｄ）〕。次に、窒化シリコン膜１１をマスク
として、残りの熱酸化シリコン膜９を除去し、さらに窒
化シリコン膜１１を除去し、絶縁層３を形成する〔図４
（ｅ）〕。次に、アノード電極４となる導電性の金属層
を堆積し整流素子とする〔図４（ｆ）〕。このような製
作工程によっても実施例２と同様に、従来のトレンチＭ
ＯＳバリアショットキー整流素子よりも高い順方向電流
密度を得ることができた。
実施例２に示した製造方法とは異なる他の製造方法によ
り本発明の整流素子を作製するプロセスを示す工程図で
あって、特に第１の導電型不純物を含有する第１の半導
体からなる凸部の側面に設ける絶縁層の形成方法を示
す。実施例２の図２（ｃ）に示す工程と同様にして、低
抵抗半導体基板１上に、高抵抗層２をエピタキシャル成
長させた基板を用い、熱酸化して熱酸化シリコン９を形
成した後、レジストマスク１０を用いて溝７を形成し、
さらに溝７の底部に不純物濃度の低い領域２ａを形成す
る〔図４（ａ）〕。次に、基板全面を酸化して熱酸化シ
リコン膜９を形成する〔図４（ｂ）〕。そして、基板全
面に、上記熱酸化シリコン膜９とは異なる、例えば窒化
シリコン膜１１を形成し〔図４（ｃ）〕、この窒化シリ
コン膜１１を方向性エッチングして、平坦部を露出させ
る〔図４（ｄ）〕。次に、窒化シリコン膜１１をマスク
として、残りの熱酸化シリコン膜９を除去し、さらに窒
化シリコン膜１１を除去し、絶縁層３を形成する〔図４
（ｅ）〕。次に、アノード電極４となる導電性の金属層
を堆積し整流素子とする〔図４（ｆ）〕。このような製
作工程によっても実施例２と同様に、従来のトレンチＭ
ＯＳバリアショットキー整流素子よりも高い順方向電流
密度を得ることができた。
【００１２】
【発明の効果】以上詳細に説明したように、本発明の整
流素子においては、溝底部にショットキー接合を形成す
ることにより、従来のトレンチＭＯＳバリアショットキ
ー整流素子に比べて高い順方向電流密度を得ることが可
能となる。したがって、電流密度が高く取れるため、所
要の電流容量を実現するためのチップサイズは小さくて
済み、静電容量の低減、チップコストの低減をはかるこ
とができる。
流素子においては、溝底部にショットキー接合を形成す
ることにより、従来のトレンチＭＯＳバリアショットキ
ー整流素子に比べて高い順方向電流密度を得ることが可
能となる。したがって、電流密度が高く取れるため、所
要の電流容量を実現するためのチップサイズは小さくて
済み、静電容量の低減、チップコストの低減をはかるこ
とができる。
【図１】本発明の実施例１で例示したトレンチＭＯＳバ
リアショットキー整流素子の断面構造を示す模式図。
リアショットキー整流素子の断面構造を示す模式図。
【図２】本発明の実施例２で例示したトレンチＭＯＳバ
リアショットキー整流素子の製造プロセスを示す工程
図。
リアショットキー整流素子の製造プロセスを示す工程
図。
【図３】本発明の実施例３で例示したトレンチＭＯＳバ
リアショットキー整流素子の他の断面構造を示す模式
図。
リアショットキー整流素子の他の断面構造を示す模式
図。
【図４】本発明の実施例４で例示したトレンチＭＯＳバ
リアショットキー整流素子の他の製造プロセスを示す工
程図。
リアショットキー整流素子の他の製造プロセスを示す工
程図。
【図５】従来のトレンチＭＯＳバリアショットキー整流
素子の断面構造を示す模式図。
素子の断面構造を示す模式図。
１…低抵抗半導体基板 ２…高抵抗層 ２a…高抵抗層の不純物濃度が低い領域 ２b…高抵抗層の不純物濃度が高い領域 ３…絶縁層 ４…アノード電極（導電性層） ５…カソード電極 ６…ショットキー接合 ７…溝 ８…ショットキー接合 ９…熱酸化シリコン膜 １０…レジストマスク １１…窒化シリコン膜 １２…ＥＣＲ酸化シリコン膜
フロントページの続き (72)発明者 松本 聡 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内 (72)発明者 金 逸中 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内
Claims (6)
- 【請求項１】半導体基板と金属とを接触させた整流性の
ショットキー接合を有するショットキーバリア整流素子
であって、低抵抗半導体基板上に、凸部を有する高抵抗
層を設け、上記凸部の側面部には絶縁層を配設し、上記
高抵抗層を不純物濃度の異なる２種類の領域に分けて、
導電性金属からなるアノード電極と接触する上記凸部の
上面部と、溝部の底面部にショットキー接合を有する構
成となし、上記アノード電極が接続されている領域以外
に接続するカソード電極を少なくとも配設してなること
を特徴とする整流素子。 - 【請求項２】半導体基板上に、第１のキャリア濃度を持
つ第１の導電型不純物を含有する第１の半導体からなる
凸部を有し、該凸部の側面には絶縁層を配設し、少なく
とも上記凸部の周囲の半導体基板内に、上記第１の半導
体領域に接する上記第１のキャリア濃度よりも低い濃度
を持つ第１の導電型不純物を含有する第２の半導体から
なる第１の領域を有し、上記凸部の上面部の上記第１の
半導体と上記第１の領域との間に整流性を持つアノード
電極を配設し、上記第１の半導体のアノード電極が接続
されている領域以外に接続するカソード電極を配設して
なることを特徴とする整流素子。 - 【請求項３】半導体基板上に、第１のキャリア濃度を持
つ第１の導電型不純物を含有する第１の半導体からなる
凸部を形成する工程と、 上記凸部の周囲の上記半導体基板内に、第１のキャリア
濃度以下の濃度を持つ第２の導電型不純物を導入し、第
１の導電型で、キャリア濃度が第１のキャリア濃度以下
の第２のキャリア濃度を持つ第１の領域を形成する工程
と、 上記凸部の側面に絶縁層を形成する工程と、 上記凸部の上面部と、上記第１の半導体の第１の領域と
の間に整流性を持つアノード電極を形成する工程と、 上記第１の半導体のアノード電極が接続されている領域
以外に接続するカソード電極を形成する工程を含むこと
を特徴とする整流素子の製造方法。 - 【請求項４】半導体基板上に、第２のキャリア濃度を持
つ第１の導電型不純物を含有する第２の半導体層と、上
記第２のキャリア濃度よりも高いキャリア濃度を持つ第
１の半導体層を形成する工程と、 一部を残して、上記第１の半導体層を除去し、上記第２
の半導体層を露出させて、上記第１の半導体層からなる
凸部を形成する工程と、 上記凸部の側面に絶縁層を形成する工程と、 上記凸部の上面部と、上記第１の半導体の第１の領域と
の間に整流性を持つアノード電極を形成する工程と、 上記第１の半導体のアノード電極が接続されている領域
以外に接続するカソード電極を形成する工程を含むこと
を特徴とする整流素子の製造方法。 - 【請求項５】請求項３または請求項４に記載の整流素子
の製造方法において、第１の半導体層からなる凸部の側
面に絶縁層を形成する工程が、基板全面に平坦部のみに
耐酸化性膜を形成する工程と、上記基板を酸化する工程
と、上記耐酸化性膜を除去する工程を含むことを特徴と
する整流素子の製造方法。 - 【請求項６】請求項３または請求項４に記載の整流素子
の製造方法において、第１の半導体層からなる凸部の側
面に絶縁層を形成する工程が、基板全面に絶縁層を形成
する工程と、上記基板全面の絶縁層を上記凸部の側面に
のみ残す形状でエッチングする工程を含むことを特徴と
する整流素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6051777A JPH07263717A (ja) | 1994-03-23 | 1994-03-23 | 整流素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6051777A JPH07263717A (ja) | 1994-03-23 | 1994-03-23 | 整流素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263717A true JPH07263717A (ja) | 1995-10-13 |
Family
ID=12896386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6051777A Pending JPH07263717A (ja) | 1994-03-23 | 1994-03-23 | 整流素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263717A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997043789A1 (en) * | 1996-05-13 | 1997-11-20 | North Carolina State University | Schottky barrier rectifiers and methods of forming same |
| US6707127B1 (en) * | 2000-08-31 | 2004-03-16 | General Semiconductor, Inc. | Trench schottky rectifier |
| JP2008244506A (ja) * | 2002-04-30 | 2008-10-09 | Furukawa Electric Co Ltd:The | ＧａＮ系半導体装置及びＩＩＩ−Ｖ族窒化物半導体装置 |
| WO2011010654A1 (ja) * | 2009-07-22 | 2011-01-27 | 独立行政法人産業技術総合研究所 | 半導体ダイヤモンドデバイス用オーミック電極 |
-
1994
- 1994-03-23 JP JP6051777A patent/JPH07263717A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997043789A1 (en) * | 1996-05-13 | 1997-11-20 | North Carolina State University | Schottky barrier rectifiers and methods of forming same |
| US6707127B1 (en) * | 2000-08-31 | 2004-03-16 | General Semiconductor, Inc. | Trench schottky rectifier |
| JP2008244506A (ja) * | 2002-04-30 | 2008-10-09 | Furukawa Electric Co Ltd:The | ＧａＮ系半導体装置及びＩＩＩ−Ｖ族窒化物半導体装置 |
| WO2011010654A1 (ja) * | 2009-07-22 | 2011-01-27 | 独立行政法人産業技術総合研究所 | 半導体ダイヤモンドデバイス用オーミック電極 |
| JP5488602B2 (ja) * | 2009-07-22 | 2014-05-14 | 独立行政法人産業技術総合研究所 | 半導体ダイヤモンドデバイス用オーミック電極 |
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