JPH07272500A - 不揮発性メモリ・セル中の閾値電圧の分布を測定するための回路デバイス - Google Patents

不揮発性メモリ・セル中の閾値電圧の分布を測定するための回路デバイス

Info

Publication number
JPH07272500A
JPH07272500A JP7071861A JP7186195A JPH07272500A JP H07272500 A JPH07272500 A JP H07272500A JP 7071861 A JP7071861 A JP 7071861A JP 7186195 A JP7186195 A JP 7186195A JP H07272500 A JPH07272500 A JP H07272500A
Authority
JP
Japan
Prior art keywords
terminal
transistor
circuit device
circuit
pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7071861A
Other languages
English (en)
Inventor
Silvia Padoan
シルヴィア・パドアン
Marco Maccarrone
マルコ・マッカロッネ
Marco Olivo
マルコ・オリーヴォ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
SGS Thomson Microelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SRL, SGS Thomson Microelectronics SRL filed Critical STMicroelectronics SRL
Publication of JPH07272500A publication Critical patent/JPH07272500A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/81—Threshold
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 不揮発性メモリ・セル中の閾値電圧分布の測
定を更に改善して容易にする。 【構成】 閾値電圧分布測定用回路デバイス(1)は、メ
モリ・セル(2)を含む回路脚及び基準回路脚(4)に接続さ
れた差動増幅器(3)と、各回路脚に流れる電流の値を不
平衡にさせる回路手段とを備え、この回路手段が前記基
準回路脚に関連付けられた可変電流発生器を含み、この
可変電流発生器が電源電圧(Vdd)基準点とグランド電圧
(GND)基準点との間に接続され、電源電圧(Vdd)の関数で
ある電流(I2)を前記基準回路脚(4)に生じる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、電気的にプログラマ
ブルな不揮発性メモリ・セル中の閾値電圧の分布を測定
するための回路デバイスであって、少なくとも１個のメ
モリ・セルを含む第１の回路脚に接続された第１の入力
端子及び第２の回路脚即ち基準回路脚に接続された第２
の入力端子を有する差動増幅器と、前記第１及び第２の
回路脚の各々にそれぞれ流される電流の値を不平衡にさ
せるのに有効な回路手段とを備えた回路デバイスに関す
るものである。
【０００２】不揮発性メモリ・セルは、基本的には、高
い直流インピーダンスを有する第１端子即ち浮遊ゲート
端子、及び制御電圧によって駆動される第２端子即ち制
御ゲート端子を有するＭＯＳ型トランジスタを備えるこ
とが知られている。
【０００３】適当な値の電圧をセル端子に印加すること
により、浮遊ゲートに存在する電荷量を変えることがで
き、そしてトランジスタを２つの論理状態のどちらかに
もたらすことができる。従って、トランジスタは論理メ
モリ素子として働ける。
【０００４】
【従来の技術】周知のように、現在の電子的メモリ回路
は、マトリクス状に並べられ且つ非常に高いパッケージ
率で半導体に集積された数千のセルを含む。このタイプ
の回路では、異なる回路部分がセルのそれぞれプログラ
ミング動作、消去動作及び読み出し動作を行うように構
成されている。例えばメモリ・セルを読み出すには、専
用回路が通常使用され、これはいわゆる“バージン”セ
ル即ち記憶サイクルを一度も経験したことのない基準セ
ルに接続される。
【０００５】基準セルに加え、読み出し回路は特に敏感
な差動増幅器（センス・アンプとして知られる）を備
え、この差動増幅器は２入力比較器に接続される。この
比較器の第１の入力端子は読み出されるべきセルを含む
第１の回路脚に接続されるが、第２の入力端子は基準セ
ルを含む第２の回路脚に接続されている。比較器の出力
端子に得られる電圧は、セルの論理状態に相当する。従
って、セルの読み出しは、読み出されるべきセルの回路
脚に存在する電流と、基準セルの回路脚に存在する電流
との相違による比較器の不平衡状態に基づく。
【０００６】セルの読み出しに専用の回路部分を使って
試験動作を行っても良く、この試験動作はセル・マトリ
クスの適正動作をチェックさせる。詳しく云うと、試験
ステップ中、メモリ・マトリクスを形成するセル中の閾
値電圧ＶTの分布をチェックできることが重要である。
【０００７】このチェックを行うのに、所定のゲート電
圧Ｖgateにて差動増幅器に切り換えを行わせるセルの数
の分布を得ることは現在の常習行為である。試験は、実
際にはセル・マトリクスのゲート電圧Ｖgateを調節する
ことで実行される。このゲート電圧Ｖgateは、電源電圧
Ｖｄｄ端子以外の外部端子（ピン）を通して上記試験中
供給される。メモリ回路では、この外部端子は、適切な
値の電圧を印加した時にプログラミング電圧Ｖｐｐを受
けるための端子で良い。
【０００８】その後、電源電圧Ｖｄｄを固定したまゝ、
差動増幅器と関連した基準セルを含む第２の回路脚を通
って流れる電流Ｉrifの値が設定される。最後に、外部
端子へ印加される電圧の値が変えられ、そしてマトリク
ス出力端子に現れる電流値が同時に注目され、この電流
値は閾値電圧の分布である。
【０００９】
【発明が解決しようとする課題】この発明は、この特定
応用分野に関し且つこの閾値電圧分布の測定を更に改善
して容易にすることに向けられる。この発明の基礎をな
す技術的問題は、個別に信頼できる不揮発性メモリ・マ
トリクスを構成するセル中の閾値電圧の分布を測定でき
る回路デバイスを提供することである。
【００１０】
【課題を解決するための手段】この発明が立脚する解決
策は、差動増幅器の一方の回路脚に供給されるべき基準
電流（セル・マトリクスに印加される電源電圧Ｖｄｄの
関数である）を発生するための回路を持つことである。
この電流は、基準セルの代わりの、差動増幅器の基準回
路脚のための比較条件として使用される。この解決策に
基づき、技術的問題は、上述し且つ特許請求の範囲の特
徴部分に定めた回路デバイスによって解決される。
【００１１】
【実施例】この発明の回路デバイスの特徴や利点は、添
付図面に例示されて限定ではない一実施例についての以
下の詳しい説明から明らかであろう。図面において、符
号１はこの発明を具体化し、不揮発性メモリ・セル（図
示しない）中の閾値電圧Ｖｇの分布を測定するための回
路デバイスである。
【００１２】各メモリ・セルは、同じタイプの他のメモ
リ・セルと同様に、制御ゲートも設けられた浮遊ゲート
式ＭＯＳ型トランジスタによって形成される。その上、
メモリ・セルは複数の行及び列を有するマトリクスに配
列される。メモリ・セルのそれぞれのソース端子は行に
並べられ且つ全部が信号グランドＧＮＤのような共通電
圧基準点に接続されている。他方、それぞれのドレイン
端子は列に並べられ且ついわゆるビット・ラインに一緒
に接続されている。
【００１３】回路デバイス１は、特に敏感な差動増幅器
３と関連付けられるようになっている。この差動増幅器
３は、その第１の入力端子が少なくとも１個のメモリ・
セル２（図示しない）を含む第１の回路脚に接続され、
且つその第２の入力端子が従来技術によれば少なくとも
１個のいわゆる基準メモリ・セル５を含む第２の回路脚
４に接続されている。基準メモリ・セル５は、原則とし
てバージン・セルであり且つゲート端子に動作可能信号
ＥＮを受ける選択トランジスタ６と直列に接続されてい
る。
【００１４】試験ステップ中、回路デバイス１は、差動
増幅器３に接続された第２の回路脚４中の基準メモリ・
セルを取って代わらせる。回路デバイス１は、第１の電
源電圧Ｖｄｄ基準点と、信号グランドＧＮＤのような第
２の電圧基準点との間に接続されている。図３には、電
源電圧Ｖｄｄの時間に対するパターンが示されている。
【００１５】回路デバイス従って可変電流発生器１の中
心部は、普通のＰチャネルＭＯＳ型であるトランジスタ
Ｍ１及びＭ２の第１対から成る。これらトランジスタの
それぞれのゲート端子Ｇ１、Ｇ２及びドレイン端子Ｄ
１，Ｄ２は全て一緒に接続されている。ＰチャネルＭＯ
Ｓ型のトランジスタＭ３及びＭ４の第２対は、これらト
ランジスタのそれぞれのドレイン端子Ｄ３，Ｄ４を第１
対のトランジスタのソース端子Ｓ１，Ｓ２に接続するこ
とにより、第１対に接続されている。このような第２対
のトランジスタＭ３，Ｍ４は、それぞれのゲート端子Ｇ
３，Ｇ４が一緒に接続され且つソース端子Ｓ３，Ｓ４が
電源電圧Ｖｄｄ基準点に接続されている。
【００１６】Ｐチャネル型の別な普通のトランジスタＭ
５は、そのソース端子Ｓ５及び本体端子が第１対のトラ
ンジスタＭ１及びＭ２のドレイン端子Ｄ１及びＤ２に接
続され、そしてそのゲート端子Ｇ５とドレイン端子Ｄ５
が一緒に接続された上で、ＮチャネルＭＯＳ型のトラン
ジスタＭ７のドレイン端子Ｄ７に接続されている。この
トランジスタＭ７のソース端子Ｓ７はグランド電圧基準
点ＧＮＤに接続されている。トランジスタＭ７のゲート
端子Ｇ７並びに第２対を形成するトランジスタＭ３及び
Ｍ４のゲート端子Ｇ３及びＧ４には、信号ＲＩＶＲＮが
印加される。この信号ＲＩＶＲＮは、その論理値が低い
時に回路デバイス１を動作可能にするが、逆に論理値が
高い時に回路デバイス１を動作不能にするので、その出
力値はゼロまで引き下げられる。
【００１７】トランジスタＭ５と密接に関連している別
なＰチャネルＭＯＳトランジスタＭ６は、そのソース端
子Ｓ６及び本体端子が第１対のトランジスタのドレイン
端子Ｄ１及びＤ２に接続されている。このトランジスタ
Ｍ６のゲート端子Ｇ６は、トランジスタＭ５のドレイン
端子Ｄ５に接続され、このドレイン端子Ｄ５と共に回路
デバイス１の出力端子Ｕを形成する。この出力端子Ｕに
は電圧ＭＶＰrefが発生される。
【００１８】トランジスタＭ６のドレイン端子Ｄ６は、
ＮチャネルＭＯＳ型のトランジスタＭ１０を介してグラ
ンドＧＮＤに至る。このトランジスタＭ１０のソース端
子Ｓ１０はグランドＧＮＤに接続されている。このトラ
ンジスタＭ１０のゲート端子Ｇ１０、ドレイン端子Ｄ１
０は、出力端子Ｕに接続されたドレイン端子Ｄ８を有す
る普通のＮチャネルＭＯＳ型のトランジスタＭ８のそれ
ぞれソース端子Ｓ８、ゲート端子Ｇ８に接続されてい
る。
【００１９】トランジスタＭ８は、グランドＧＮＤの方
へＮチャネルＭＯＳ型の他のトランジスタＭ９と直列に
接続されている。このトランジスタＭ９のゲート端子Ｇ
９はトランジスタＭ７のドレイン端子Ｄ７に接続されて
いる。最後に、ＮチャネルＭＯＳ型のトランジスタＭ１
１は、そのソース端子Ｓ１１、ゲート端子Ｇ１１がそれ
ぞれゲート端子Ｇ１０、ドレイン端子Ｄ１０に接続され
ている。トランジスタＭ１１のドレイン端子Ｄ１１はＰ
チャネルＭＯＳ型のトランジスタＭ１２のドレイン端子
Ｄ１２に接続されている。このトランジスタＭ１２は、
そのゲート端子Ｇ１２、ソース端子Ｓ１２がそれぞれグ
ランドＧＮＤ、電源電圧Ｖｄｄ基準点に接続されてい
る。ゲート端子１２が信号ＲＩＶＲＮを受けても良い。
【００２０】回路デバイス１の出力端子ＵはＮチャネル
ＭＯＳ型のトランジスタ５のゲート端子に接続され、電
源電圧Ｖｄｄで変調され得る電流Ｉ２を第２の回路脚４
に流す。特に、電源電圧Ｖｄｄに比例する電圧ＭＶＰre
f（図４）は出力端子Ｕに発生される。この電圧ＭＶＰr
efをトランジスタ５のゲート印加することにより、電流
Ｉ２＝ｆ（Ｖｄｄ）が生じられ、図５に示したのと同様
なパターンで第２の回路脚４を通って流れる。
【００２１】この電流Ｉ２は、通常、基準メモリ・セル
の列に流される電流の事実上複製物であり、第２の回路
脚４に接続された差動増幅器３の入力のための新しい比
較条件になる。こんなふうに、基準枝路に流れ且つ所定
のゲート電圧Ｖgateでメモリ・セルをバージンとして読
み出させる最大電流Ｉ２を評価することも可能になり、
そのような電流はそのゲートのバージン・セルに流れる
電流に相当する。
【００２２】回路デバイス１の出力端子Ｕでの電圧ＭＶ
Ｐrefは、電源電圧Ｖｄｄが６Ｖ〜３.５Ｖの範囲内で変
わるにつれて変わるので、これは全てトランジスタＭ９
に流れる電流Ｉ１（図６）の値に反映する。この電流Ｉ
１は第２の回路脚４に反映され、そしてこれは電流Ｉ２
の値を電源電圧Ｖｄｄでの変調に適させる。
【００２３】特許請求の範囲の保護範囲内でこの発明の
回路デバイスに種々の変更や変形をなすことができる。
【図面の簡単な説明】
【図１】この発明を具体化した回路デバイスの回路図で
ある。
【図２】この発明の回路デバイスを不揮発性メモリ・セ
ルの読み出し回路に適用した回路図である。
【図３】電源電圧Ｖｄｄを示すグラフである。
【図４】出力電圧ＭＶＰrefを示すグラフである。
【図５】電流Ｉ２を示すグラフである。
【図６】電流Ｉ１を示すグラフである。
【符号の説明】
１ 回路デバイス ２ メモリ・セル ３ 差動増幅器 ４ 基準回路脚 ５ 基準メモリ・セル ６ 選択トランジスタ Ｍ１，Ｍ２ 第１対を構成するトランジスタ Ｍ３，Ｍ４ 第２対を構成するトランジスタ Ｍ５ 別な普通のトランジスタ Ｍ６ 別なトランジスタ Ｍ７，Ｍ９，Ｍ１０，Ｍ１１，Ｍ１２ トランジスタ Ｍ８ 普通のトランジスタ Ｖｄｄ 電源電圧 ＧＮＤ グランド電圧 ＭＶＰref 出力電圧 Ｕ 出力端子 Ｉ１，Ｉ２ 電流
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ・マッカロッネ イタリア国、27030 パレストロ、ヴィ ア・フォルナーチェ ８ (72)発明者 マルコ・オリーヴォ イタリア国、24100 ベルガモ、ヴィア・ トレマーナ 13ディ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 電気的にプログラマブルな不揮発性メモ
    リ・セル中の閾値電圧の分布を測定するための回路デバ
    イス(1)であって、少なくとも１個のメモリ・セル(2)を
    含む第１の回路脚に接続された第１の入力端子及び第２
    の回路脚即ち基準回路脚(4)に接続された第２の入力端
    子を有する差動増幅器(3)と、前記第１及び第２の回路
    脚の各々にそれぞれ流される電流の値を不平衡にさせる
    のに有効な回路手段とを備えた前記回路デバイスにおい
    て、前記回路手段が前記基準回路脚(4)に関連付けられ
    た可変電流発生器を含むことを特徴とする回路デバイ
    ス。
  2. 【請求項２】 前記可変電流発生器は、電源の一極(Vd
    d)に接続され且つ前記電源電圧(Vdd)の関数である電流
    (I2)を前記基準回路脚(4)に生じることを特徴とする請
    求項１の回路デバイス。
  3. 【請求項３】 前記基準回路脚(4)に接続された少なく
    とも１個のトランジスタと、このトランジスタの制御端
    子に接続された出力端子(U)を有する電圧発生器(MVPre
    f)とを備えたことを特徴とする請求項１の回路デバイ
    ス。
  4. 【請求項４】 前記可変電流発生器は、 普通のトランジスタ(M1及びM2)の第１対であって、これ
    らトランジスタのそれぞれのゲート端子(G1,G2)及びド
    レイン端子(D1,D2)が全て一緒に接続された前記第１対
    と、 ＰチャネルＭＯＳ型のトランジスタ(M3及びM4)の第２対
    であって、これらトランジスタのそれぞれのドレイン端
    子(D3,D4)を前記第１対のトランジスタのソース端子(S
    1,S2)に接続することにより、前記第１対に接続され、
    前記第２対のトランジスタ(M3,M4)は、それぞれのゲー
    ト端子(G3,G4)が一緒に接続され且つソース端子(S3,S4)
    が電源電圧(Vdd)基準点に接続された前記第２対と、 ＰチャネルＭＯＳ型の別な普通のトランジスタ(M5)であ
    って、そのソース端子(S5)及び本体端子が前記第１対の
    トランジスタ(M1及びM2)のドレイン端子(D1及びD2)に接
    続され、そしてそのドレイン端子(D5)が前記回路デバイ
    ス(1)の出力端子(U)として働いて所定の電圧(MVPref)を
    発生する前記別な普通のトランジスタ(M5)と、を含むこ
    とを特徴とする請求項１の回路デバイス。
  5. 【請求項５】 前記別な普通のトランジスタ(M5)のゲー
    ト端子(G5)とドレイン端子(D5)が一緒に接続された上
    で、ＮチャネルＭＯＳ型のトランジスタ(M7)のドレイン
    端子(D7)に接続され、前記トランジスタ(M7)のソース端
    子(S7)がグランド電圧基準点(GND)に接続され、前記ト
    ランジスタ(M7)のゲート端子(G7)並びに前記第２対を形
    成するトランジスタ(M3及びM4)のゲート端子(G3及びG4)
    には、前記回路デバイス(1)を動作可能／動作不可能に
    する信号(RIVRN)が印加されることを特徴とする請求項
    ４の回路デバイス。
  6. 【請求項６】 前記別な普通のトランジスタ(M5)と密接
    に関連してＰチャネルＭＯＳ型の別なトランジスタ(M6)
    が設けられ、そのソース端子(S6)及び本体端子が前記第
    １対のトランジスタ(M1及びM2)のドレイン端子(D1及びD
    2)に接続され、そしてそのゲート端子(G6)が前記出力端
    子(U)に接続されることを特徴とする請求項４の回路デ
    バイス。
  7. 【請求項７】 前記別なトランジスタ(M6)のドレイン端
    子(D6)がＮチャネルＭＯＳ型のトランジスタ(M10)を介
    してグランドの方へ導かれ、このトランジスタ(M10)の
    ソース端子(S10)がグランドに接続され、このトランジ
    スタ(M10)のゲート端子(G10)、ドレイン端子(D10)が、
    出力端子(U)に接続されたドレイン端子(D8)を有するＮ
    チャネルＭＯＳ型の普通のトランジスタ(M8)のそれぞれ
    ソース端子(S8)、ゲート端子(G8)に接続されたことを特
    徴とする請求項６の回路デバイス。
  8. 【請求項８】 前記普通のトランジスタ(M8)がグランド
    の方へＮチャネルＭＯＳ型のトランジスタ(M9)と直列に
    接続され、このトランジスタ(M9)のゲート端子(G9)が前
    記別な普通のトランジスタ(G5)のゲート端子(G5)に接続
    されたことを特徴とする請求項７の回路デバイス。
  9. 【請求項９】 ＮチャネルＭＯＳ型のトランジスタ(M1
    1)を更に含み、そのソース端子(S11)、ゲート端子(G11)
    が前記トランジスタ(M10)のそれぞれゲート端子(G10)、
    ドレイン端子(D10)に接続され、そしてそのドレイン端
    子(D11)がＰチャネルＭＯＳ型のトランジスタ(M12)のド
    レイン端子(D12)と一緒に接続され、このトランジスタ
    (M12)のソース端子(S12)が前記電源電圧(Vdd)極に接続
    されたことを特徴とする請求項７の回路デバイス。
JP7071861A 1994-03-31 1995-03-29 不揮発性メモリ・セル中の閾値電圧の分布を測定するための回路デバイス Pending JPH07272500A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT94830156.9 1994-03-31
EP94830156A EP0675504B1 (en) 1994-03-31 1994-03-31 Circuit device for measuring the threshold voltage distribution of non-volatile memory cells

Publications (1)

Publication Number Publication Date
JPH07272500A true JPH07272500A (ja) 1995-10-20

Family

ID=8218415

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7071861A Pending JPH07272500A (ja) 1994-03-31 1995-03-29 不揮発性メモリ・セル中の閾値電圧の分布を測定するための回路デバイス

Country Status (4)

Country Link
US (1) US5600594A (ja)
EP (1) EP0675504B1 (ja)
JP (1) JPH07272500A (ja)
DE (1) DE69427686T2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6052321A (en) * 1997-04-16 2000-04-18 Micron Technology, Inc. Circuit and method for performing test on memory array cells using external sense amplifier reference current
US5959891A (en) * 1996-08-16 1999-09-28 Altera Corporation Evaluation of memory cell characteristics
GB2321737A (en) * 1997-01-30 1998-08-05 Motorola Inc Circuit and method of measuring the negative threshold voltage of a non-volatile memory cell
US5966330A (en) * 1998-04-30 1999-10-12 Eon Silicon Devices, Inc. Method and apparatus for measuring the threshold voltage of flash EEPROM memory cells being applied a variable control gate bias
US6219279B1 (en) * 1999-10-29 2001-04-17 Zilog, Inc. Non-volatile memory program driver and read reference circuits
US6205057B1 (en) * 2000-02-15 2001-03-20 Advanced Micro Devices System and method for detecting flash memory threshold voltages
WO2008024688A2 (en) * 2006-08-25 2008-02-28 Micron Technology, Inc. Method, apparatus and system relating to automatic cell threshold voltage measurement
US7483305B2 (en) * 2006-08-28 2009-01-27 Micron Technology, Inc. Method, apparatus and system relating to automatic cell threshold voltage measurement
US9159452B2 (en) 2008-11-14 2015-10-13 Micron Technology, Inc. Automatic word line leakage measurement circuitry
US8588007B2 (en) 2011-02-28 2013-11-19 Micron Technology, Inc. Leakage measurement systems
US8634264B2 (en) 2011-10-26 2014-01-21 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for measuring leakage current
CN103576065B (zh) * 2012-07-24 2017-05-03 中芯国际集成电路制造(上海)有限公司 一种晶体管阈值电压的测试电路
US10914780B2 (en) * 2018-12-20 2021-02-09 Micron Technology, Inc. Methods and apparatuses for threshold voltage measurement and related semiconductor devices and systems

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4253059A (en) * 1979-05-14 1981-02-24 Fairchild Camera & Instrument Corp. EPROM Reliability test circuit
US4301535A (en) * 1979-07-02 1981-11-17 Mostek Corporation Programmable read only memory integrated circuit with bit-check and deprogramming modes and methods for programming and testing said circuit
US4612630A (en) * 1984-07-27 1986-09-16 Harris Corporation EEPROM margin testing design
US5039941A (en) * 1990-07-27 1991-08-13 Intel Corporation Voltage threshold measuring circuit
KR940008286B1 (ko) * 1991-08-19 1994-09-09 삼성전자 주식회사 내부전원발생회로
US5420822A (en) * 1992-03-31 1995-05-30 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP2835272B2 (ja) * 1993-12-21 1998-12-14 株式会社東芝 半導体記憶装置
US5396467A (en) * 1994-03-30 1995-03-07 United Microelectronics Corp. Sense amplifier

Also Published As

Publication number Publication date
EP0675504A1 (en) 1995-10-04
DE69427686T2 (de) 2002-04-25
EP0675504B1 (en) 2001-07-11
DE69427686D1 (de) 2001-08-16
US5600594A (en) 1997-02-04

Similar Documents

Publication Publication Date Title
US5661685A (en) Programmable logic device with configurable power supply
US6055187A (en) Sensing circuitry for reading and verifying the contents of electrically programmable/erasable non-volatile memory cells
JP3053969U (ja) 基準回路
WO1997012444A9 (en) Programmable logic device with configurable power supply
JPH07122998B2 (ja) 半導体メモリ素子の高電圧発生回路
JP3820330B2 (ja) 半導体メモリ装置
JPH07272500A (ja) 不揮発性メモリ・セル中の閾値電圧の分布を測定するための回路デバイス
JPH0346197A (ja) 半導体記憶装置
US6970037B2 (en) Programmable analog bias circuits using floating gate CMOS technology
JPS62103900A (ja) 半導体メモリ
KR20090106500A (ko) 아날로그 부동 게이트 셀에서의 전하 손실 감소 방법
EP0326004B1 (en) Circuit for sensing the state of matrix cells in MOS EPROM memories
US7355914B2 (en) Methods and apparatuses for a sense amplifier
EP0122564A2 (en) Read only memory
US7502264B2 (en) On-chip EE-PROM programming waveform generation
US5027320A (en) EPROM circuit having enhanced programmability and improved speed and reliability
TW384480B (en) Technique to prevent deprogramming a floating gate transistor used to directly switch a large electrical signal
US6906957B2 (en) Sensing circuitry for reading and verifying the contents of electrically programmable and erasable non-volatile memory cells, useful in low supply-voltage technologies
US5699296A (en) Threshold voltage verification circuit of a non-volatile memory cell and program and erasure verification method using the same
US6922356B2 (en) Method of operation for a programmable circuit
JPH07334988A (ja) プログラマブル半導体集積回路
JPH027297A (ja) 電気的にプログラム可能な読出し専用メモリセルを充電するための負荷を供給する回路
US5898622A (en) Read circuit for memory
WO1994028549A3 (en) Erase and program verification circuit for non-volatile memory
JPS6111996A (ja) 半導体記憶装置