JPH07273321A

JPH07273321A - 半導体装置およびその製造方法

Info

Publication number: JPH07273321A
Application number: JP6057972A
Authority: JP
Inventors: Hideaki Arai; 英明新居; Toyota Morimoto; 豊太森本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-03-29
Filing date: 1994-03-29
Publication date: 1995-10-20

Abstract

(57)【要約】【構成】シリサイド層を少なくとも高濃度拡散層上に備
えた半導体において、シリサイド層と第１層配線下の層
間絶縁膜との反応を防止するに十分な保護膜がシリサイ
ド直上に形成されたことを特徴とする半導体装置。【効果】本発明によれば、シリサイドの表面部にシリサ
イド材料金属の酸化物のないシート抵抗が低い良質のシ
リサイド膜が、自己整合的に再現性良く形成され、歩留
まりが向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関わり、特にＭＯＳ型電界効果トランジスタのソース
・ドレイン、ゲート領域の形成方法、および、シリサイ
ド層を有する半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】従来より、ＬＳＩを構成する基本素子と
して、ＭＯＳＦＥＴが用いられている。ＬＳＩの性能向
上のためには、ＭＯＳＦＥＴ等の基本素子を微細化する
ことが行われている。例えば、ＭＯＳＦＥＴの場合に
は、ゲート長を短くし、短チャネル化することにより、
トランジスタ単体の駆動能力を上げようとしているが、
微細化にともないドレイン拡散層、ソース拡散層の寄生
抵抗が増加するため、高速化が妨げられるという問題が
あった。

【０００３】そこで最近、サリサイドと呼ばれるポリシ
リコンゲート、ソースおよびドレイン拡散層の表面に選
択的、自己整合的にシリサイドを形成する方法が検討さ
れている。

【０００４】この方法を図１０のＭＯＳＦＥＴの工程断
面図を用いて説明する。まず、図１０（ａ）に示すよう
に、ｐ型シリコン基板７１のｐウエル形成予定域にＢイ
オンを注入し、引き続き、ｎウエル形成予定域にＰイオ
ンを注入する。

【０００５】次いでｐ型シリコン基板７１に熱処理を施
し、ｐウエル７２、ｎウエル７３を形成した後、選択酸
化法により素子分離絶縁膜７４を形成する。次に、所望
のしきい値電圧でｎｃｈ、ｐｃｈが形成されるように、
ｐウエル２、ｎウエル３中にイオンを注入する。

【０００６】以下、このｐウエル７２にはＮＭＯＳＦＥ
Ｔ、ｎウエル７３にはＰＭＯＳＦＥＴが形成されるが、
前記ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとは同様の方法に
より形成されてゆくので、以下、ＮＭＯＳＦＥＴの工程
断面図を参照しながら説明してゆく。

【０００７】上記工程に続いて、図１０（ｂ）に示すよ
うに、ｐ型半導体基板７１の表面を酸化することにより
厚さ７ｎｍのゲート酸化膜７５を形成した後、このゲー
ト酸化膜７５上に厚さ２００ｎｍのポリシリコン膜７６
を堆積し、引き続き、８５０℃の温度で燐を拡散し、ポ
リシリコン膜７６をＮ⁺ 化させる。次いでスパッタ法を
用いて厚さ２００ｎｍのＷＳｉ膜７７をポリシリコン膜
７６上に形成した後、このＷＳｉ膜７７上に厚さ２００
ｎｍの酸化膜７８をＣＶＤ法により形成する。

【０００８】次に図１０（ｃ）に示すように、反応性イ
オンエッチング（ＲＩＥ）法により、酸化膜７８、ＷＳ
ｉ膜７７、ポリシリコン膜７６、ゲート酸化膜７５を加
工して、ゲート部を形成する。次いで９００℃の温度で
第１の後酸化膜（図示せず）を形成した後、イオン注入
により、前記ゲート部をマスクにして浅いソース拡散層
７９ａ、ドレイン拡散層７９ｂを形成する。

【０００９】次に、図１０（ｄ）に示すように、全面に
厚さ１００ｎｍのシリコン窒化膜をＬＰＣＶＤ法により
形成した後、エッチバックすることによりゲートの側部
に選択的にシリコン窒化膜を残置し、側壁８０を形成す
る。

【００１０】次いで第２の後酸化膜（図示せず）を形成
した後、ｐウエル７２に対してはＡｓイオンを加速電圧
５０ＫｅＶ、ドーズ量５．０Ｅ１５ｃｍ^-2の条件で注入
する。また、ｎウエル７３に対してはＢＦ２イオンを加
速電圧４０ＫｅＶ、ドーズ量３．０Ｅ１５ｃｍ^-2の条件
で注入する。この後、１０００℃３０秒の熱処理ＲＴＡ
（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）
を行って不純物を活性化し、深いソース拡散層８１ａ、
ドレイン拡散層８１ｂを形成する。

【００１１】以下、サリサイド工程にはいる。希ＨＦ溶
液を用いて、深いソース拡散層８１ａ、ドレイン拡散層
８１ｂ上の第２の後酸化膜１２を除去した後、全面に厚
さ２０ｎｍのＴｉ膜（図示せず）を堆積する。次いでＮ
₂ 雰囲気中での６００から８００℃のアニールを行っ
て、ソース拡散層８１ａ、ドレイン拡散層８１ｂとＴｉ
膜を反応させて、深いソース拡散層８１ａ、ドレイン拡
散層８１ｂの表面にそれぞれシリサイド層であるＴｉＳ
ｉ₂ 層８２ａ、８２ｂを形成する。

【００１２】次いで、側壁８０上および素子分離絶縁膜
７４上のシリコンと反応していないＴｉ膜やその化合物
をＨ₂ Ｏ₂ とＨ₂ ＳＯ₄ の混合液を用い選択的に除去し
た後、Ｎ₂ 雰囲気中８００℃から９００℃のアニールで
ＴｉＳｉ₂ 層１４ａ、１４ｂのシート抵抗を下げる。こ
の第２のアニール工程はプロセス簡略化を目指すため省
略し、シート抵抗の低抵抗化はリフローの熱工程でかね
ても良い。

【００１３】この後、図１０（ｅ）に示すように、全面
に層間絶縁膜たとえばＬＰ−ＴＥＯＳ膜、ＬＰ−ＢＰＳ
Ｇ膜を堆積し、リフローの熱処理を８００℃で行う。最
後に、コンタクトホールを開口し、ソース配線、ドレイ
ン配線、パッシベーション膜等を形成し、ＭＯＳＦＥＴ
は完成する。

【００１４】また、ＬＳＩでは、世代が進むにつれて、
トランジスタのゲート長Ｌｇは短くなっていくが、それ
と同時に相対的にソース・ドレイン拡散層の寄生抵抗
や、配線の抵抗などによるＲＣ遅延が速度低下の重要な
原因となってくる。従って、ソース、ドレイの寄生抵抗
を減少させるための、それらの領域の金属シリサイド化
は非常に重要な技術だと考えられる。

【００１５】通常、金属シリサイドは、ＴｉやＮｉなど
の高融点金属を、ソース、ドレイン拡散層上に堆積さ
せ、７００℃〜８００℃程度の熱工程を加えることによ
り、金属とＳｉの化合物を形成する。この結果、拡散層
のρｓは、通常の７０Ω〜１００Ωから、数Ω程度に下
がりＲＣ遅延を減少させる事が可能となる。

【００１６】以下、図１１に従ってＴｉを用いて、ソー
ス・ドレイン拡散層上に金属シリサイドを形成した電界
効果トランジスタの一般的な製作工程を説明する。図１
１（ａ）は、シリコンからなる半導体基板１０１の表面
をフィールド酸化膜１０２で区分して素子領域を形成
し、さらにその領域にゲート電極１０３を形成した上
で、ＬＤＤ部のイオン注入を行ったところである。

【００１７】次に図１１（ｂ）に示すように、ゲート電
極保護、及びセルフアラインでソースドレイン高濃度拡
散層を注入するためのゲート側壁１０５をＳｉＮで形成
し、引き続いて１００オングストローム程度の酸化膜を
形成し、その酸化膜を通してのイオン注入でソースドレ
インの高濃度拡散層１０６を形成したところである。

【００１８】ちなみに、この酸化膜の目的はＮＭＯＳと
ＰＭＯＳの不純物打ち分けの際のレジスト堆積時に、シ
リコン基板が汚染されるのを防ぐという事と、引き続き
行うイオン注入の際に、打ち込まれた不純物イオンが結
晶軸に沿って深く進入する、いわゆるチャネリングを防
ぐ事にある。

【００１９】図１１（ｃ）は、イオン注入によりソース
・ドレイン領域１０６を形成したのち、希ＨＦ処理によ
り酸化膜を剥離して、ソース・ドレイン領域のＳｉ基板
を露出させた上に、金属シリサイドを形成するためのＴ
ｉ及びＴｉＮを堆積１０７したところである。

【００２０】図１１（ｄ）は、７００℃〜８００℃程度
の熱工程を加えて、ＴｉとＳｉを反応させて金属シリサ
イド１０８を拡散層上に形成したのち、ゲート上や素子
分離領域上の未反応のＴｉ／ＴｉＮを選択ＳＨ（Ｈ₂ Ｏ
₂ ：Ｈ₂ ＳＯ₄ ＝１：９）により剥離したところであ
る。

【００２１】図１１（ｅ）は、さらにＣＶＤ法により層
間絶縁膜１０９を堆積させた後、ソース、ドレイン、及
び、フィールド酸化膜上のゲート電極で形成されたパッ
ド上にコンタクトホールを形成したところを示し、この
後、バリアメタル／Ａｌによる配線、またはＷ，Ａｌ等
の金属、或いはポリシリコンを埋め込んだ後、Ａｌによ
る配線１０１を形成する。

【００２２】

【発明が解決しようとする課題】このような方法によれ
ば、深いソース拡散層８１ａは低抵抗のＴｉＳｉ₂ 層８
２ａを介してソース配線にコンタクトし、深いドレイン
拡散層８２ａは低抵抗のＴｉＳｉ₂ 層８２ｂを介してド
レイン配線に接続するので、シート抵抗、コンタクト抵
抗が低減する。また、ＴｉＳｉ₂ 層８２ａ、８２ｂは自
己整合的に形成されるので微細化が妨げられるという問
題も生じない。

【００２３】しかしながら、この種の方法には以下のよ
うな問題があった。すなわち、上述の方法では、層間絶
縁膜形成および、低温（８００℃）のリフロープロセス
を経ることにより、低抵抗のＴｉＳｉ₂ 層８２ａ、８２
ｂのシート抵抗や、ＴｉＳｉ₂ 層８２ａ、８２ｂとソー
スおよびドレイン配線とのコンタクト抵抗の異常上昇と
そのばらつきの増大、さらに接合特性の劣化（図５
（ａ））などの問題が発生することがあり、歩留り低下
が避けられなかった。上述の問題はまた、深いソース拡
散層８１ａ、ドレイン拡散層８２ｂの幅が狭くなった
時、Ｔｉ膜を薄膜化した際に顕著で、微細化を防げる要
因にもなっていた。

【００２４】本発明の上記事情に鑑みてなされたもの
で、その目的とするところは、上述の不具合を解決する
高性能なサリサイド構造ＭＯＳＦＥＴを実現することに
ある。さらにまた、従来の技術を用いて電界効果トラン
ジスタを作成すると、ソース・ドレインの高濃度拡散層
形成時のレジストブロックのための酸化膜形成は、通常
８００℃〜９００℃、１０分〜３０分程度の熱酸化によ
って行われている。

【００２５】ところが、引き続き行われるＴｉシリサイ
ド形成の際には、Ｔｉ／ＴｉＮスパッタの前にこの酸化
膜を剥離しなければならない。なぜならば、Ｔｉと拡散
層のＳｉの間に酸化膜が存在すると、ＴｉとＳｉの反応
において、障害となるからである。

【００２６】この酸化膜の剥離の時に希ＨＦ処理を行う
と、同時に素子分離領域のフィールド酸化膜をもエッチ
ングしてしまう。そのために、フィールド酸化膜付近の
ソースドレイン拡散層が若干露出してしまい、この領域
はイオン注入のまわり込みによって形成されるためＸｊ
が浅いのでシリサイド化の際のＴｉの拡散のために電流
リークを生じてしまう。

【００２７】また、このようなフィールド酸化膜付近で
の電流リーク以外にも、拡散層のいわゆる底の部分から
もシリサイド形成が原因となって、電流リークが発生す
ることもある。これは、ソース、ドレインの寄生抵抗を
減少させるために、形成される金属シリサイドの抵抗率
を出来るだけ下げようとする場合、及び、形成されるシ
リサイド膜の状態を安定させようとする場合には、シリ
サイドの膜厚を厚くする必要があるので、その結果拡散
層のＸｊに対して距離をおくことが出来なくなり、電流
リークに至るのである。

【００２８】さらに、コンタクト孔を開けた後、通常は
バリアメタル／Ａｌ等で配線を形成するが、コンタクト
孔のアスペクト比（深さ／幅）が大きくなってくると、
バリアメタルが孔の底まで入らなくなるので、このよう
な場合、ＷやＡｌ等の金属、或いは高濃度に不純物を含
んだポリシリコンをコンタクト孔に埋め込まなくてはな
らなくなる。この時、ゲート電極の材料によっては、ソ
ース、ドレイン拡散層上と、ゲート電極上で下地の物質
が異なってくるので、埋め込み時のプロセスを２種類の
違った下地に対して合わせ込まなくてはならなくなり、
その結果、プロセスが複雑になり、またプロセスウイン
ドゥも狭くなってしまう。

【００２９】本発明は上記の事情を考慮してなされたも
ので、その目的はフィールド酸化膜付近、及び拡散層の
底での電流リークを抑制しながらも、従来のシリサイド
プロセスでは得られないほど十分抵抗率の低いソース・
ドレインを備え、かつコンタクト孔の金属埋め込みプロ
セスが従来に比べ非常に容易になる電界効果トランジス
タの製造方法を提供する事にある。

【００３０】

【課題を解決するための手段】この発明にかかる半導体
装置の製造方法は、高濃度拡散層上のシリコン表面を露
出させる工程と、高融点金属膜を形成する工程と、シリ
サイド反応させる熱処理を施す工程と、選択的に金属を
除去する工程と、該シリサイド層と第１層配線下の層間
膜との反応を防止するに十分な保護膜を形成する工程と
を具備したことを特徴とする製造方法である。

【００３１】さらに、本発明の目的を達成するための半
導体装置の製造方法は、ソース、ドレイン、ゲート領域
を形成した後、窒化シリコンを堆積させ、パターニング
とエッチングによりフィールド酸化膜以外のソース、ド
レイン、ゲート領域を露出させ、その露出した領域にシ
リコンを埋め込み、さらにその上に高融点金属等を堆積
させ、熱工程を加えることにより選択的にソース、ドレ
イン、ゲート領域上に金属シリサイドを形成することを
特徴とする。

【００３２】

【作用】本発明者らの研究によれば、ＴｉＳｉ₂ の場
合、成膜温度が一定では、シリサイドを貼り付ける拡散
層の幅が狭くまたＴｉ厚が薄くなると、Ｃ⁴⁹構造からＣ
⁵⁴構造に層転移が起きにくくなること、また、成膜温度
をあげてもＣ⁵⁴相に完全に転移する前にアグロメレーシ
ョン（凝集）を起こしシート抵抗の上昇を招くことが判
明した。従って、従来技術でサリサイド構造を形成した
場合、シリサイド上に直接カバレッジのよい比較的高温
で形成する膜、たとえばＬＰ−ＴＥＯＳ膜を堆積する
と、上述のシリサイドの酸化の問題が特に細線上で発生
しがちであった。これはまた２ステップ目のアニール温
度が低い場合、あるいはない場合にさらに加速された。

【００３３】本発明によれば、低温で形成する厚さ２０
ｎｍ以上の保護膜をシリサイド層直上に導入することに
より、層間膜堆積時、及びその後の工程、たとえば燐拡
散工程に関連したシリサイド膜の酸化が確実に防止され
る（図３（ａ）（ｂ）、図４（ａ）（ｂ））。従って、
ＴｉＳｉ₂ の膜べり、ＴｉＳｉ₂ ／Ｓｉ界面でのモホロ
ジー劣化等がなくなり、歩留まりが向上する。また、細
線上のＴｉＳｉ₂ の酸化に起因した異常なシート抵抗上
昇が防止できる。

【００３４】そしてまた、本発明の半導体装置の製造方
法によれば、フィールド酸化膜付近には、金属シリサイ
ドが存在しないので、従来の方法による金属シリサイド
を用いたトランジスタに比べると、フィールド端での電
流リークのないトランジスタの製造する事が可能とな
り、また金属シリサイドはソース、ドレイン上に積み重
なる形で形成されるので、膜質の安定や抵抗率を下げる
ためにシリサイドの膜厚を厚くしても、拡散層の底との
間の距離を十分にとることができ、シリサイドの形成に
起因する、拡散層底での接合リークを減らすことができ
る。

【００３５】また、ソース、ドレイン、ゲート上に形成
したコンタクト孔に金属を埋め込む場合においても、埋
め込むための下地が同一物質となるため、プロセスが非
常に簡便になるという利点を持つ。

【００３６】

【実施例】以下、図面を参照しながら実施例を説明す
る。図１、図２は、本発明の第一の実施例に係るＭＯＳ
ＦＥＴ及びその製造方法を示す工程断面図である。ま
ず、図１（ａ）のように、まず、ｐ型シリコン基板１の
ｐウエル形成予定域にＢイオンをドーズ量１００Ｋｅ
Ｖ、２．０Ｅ１３ｃｍ^-2で注入し、引き続き、ｎウエル
形成予定域にＰイオンを加速電圧１６０ＫｅＶ、ドーズ
量１．０Ｅ１３ｃｍ^-2の条件で選択的に注入する。

【００３７】次いでｐ型シリコン基板１に１１５０℃、
３時間の熱処理を施し、ｐウエル２、ｎウエル３を形成
した後、選択酸化法により素子分離絶縁膜４をｐ型シリ
コン基板１の表面に形成する。

【００３８】次に、所望のしきい値電圧でｎ_ch、ｐ_chが
形成されるように、ｐウエル２、ｎウエル３中にイオン
を注入する。例えば、ｐウエル２にはＢイオンを加速電
圧１５ＫｅＶ、ドーズ量２．０Ｅ１２ｃｍ^-2の条件で注
入し、Ｎウエル３中にはＰイオンを加速電圧６０Ｋｅ
Ｖ、ドーズ量３．０Ｅ１２ｃｍ^-2の条件で注入する。

【００３９】そして、ｐウエル２にはＮＭＯＳＦＥＴ、
ｎウエル３にはＰＭＯＳＦＥＴが形成されるが、ＮＭＯ
ＳＦＥＴとＰＭＯＳＦＥＴとは同様の方法により形成さ
れてゆくので、以下、ＮＭＯＳＦＥＴの工程断面図を参
照しながら説明してゆく。

【００４０】上記工程に続いて、図１（ｂ）に示すよう
に、ドライＯ₂ 雰囲気中で８００℃の熱処理により、ｐ
型半導体基板１の表面に厚さ７ｎｍのゲート酸化膜５を
形成した後、このゲート酸化膜５上にゲート電極となる
厚さ２００ｎｍのポリシリコン膜６を堆積し、引き続
き、８５０℃の温度で燐を拡散し、ポリシリコン膜６を
Ｎ⁺ 化させる。次いでスパッタ法を用いて厚さ２００ｎ
ｍのＷＳｉ膜７をポリシリコン膜６上に形成した後、こ
のＷＳｉ膜７上に厚さ２００ｎｍの酸化膜８をＣＶＤ法
により形成する。

【００４１】次に図１（ｃ）に示すように、例えば、Ｒ
ＩＥ法により、酸化膜８、ＷＳｉ膜７、ポリシリコン膜
６、ゲート酸化膜５を加工して、ゲート部を形成する。
次いで第１の後酸化によって第一の後酸化膜９を形成し
た後、イオン注入により、浅いソース拡散層１０ａ、ド
レイン拡散層１０ｂを形成する。

【００４２】次に、図１（ｄ）に示すように、全面に厚
さ１００ｎｍのシリコン窒化膜をＬＰＣＶＤ法により形
成した後、エッチバックすることによりゲートの側部に
選択的にシリコン窒化膜を残置し、側壁１１を形成す
る。

【００４３】次に図２（ａ）に示すように、温度８５０
℃の第２の後酸化によって第２の後酸化膜１２を形成し
た後、ｐウエル２に対してはＡｓイオンを加速電圧５０
ＫｅＶ、ドーズ量５．０Ｅ１５ｃｍ^-2の条件で注入し、
ｎウエル３に対してはＢＦ₂イオンを加速電圧４０Ｋｅ
Ｖ、ドーズ量３．０Ｅ１５ｃｍ^-2の条件で注入する。こ
の後、１０００℃３０秒の熱処理ＲＴＡ（Ｒａｐｉｄ
ＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）を行って不純物
を活性化し、深いソース拡散層１３ａ、ドレイン拡散層
１３ｂを形成する。次に図２に示すように、酸系の溶
液、たとえば希ＨＦ溶液（１００：１希釈）を用いて、
第２の後酸化膜１２を除去した後、全面に高融点金属、
たとえば、Ｔｉ膜１４を例えば２００オングストローム
堆積する。

【００４４】次に図２（ｃ）に示すように、Ｎ₂ 雰囲気
中での６００から８００℃のアニールにより、深いソー
ス拡散層１３ａ、ドレイン拡散層１３ｂの表面にそれぞ
れシリサイド層であるＴｉＳｉ₂ 層１４ａ、１４ｂを形
成する。

【００４５】次に図２（ｄ）に示すように、例えば、側
壁上および素子分離絶縁膜４上の未反応のＴｉ膜をＨ₂
Ｏ₂ とＨ₂ ＳＯ₄ の混合液を用い選択的に除去した後、
Ｎ₂雰囲気中８００℃から９００℃のアニールでＴｉＳ
ｉ₂ 層１４ａ、１４ｂのシート抵抗を下げる。この第２
のアニール工程はプロセス簡略化を目指すため省略し、
シート抵抗の低抵抗化はリフローの熱工程でかねても良
い。

【００４６】次に図２（ｄ）に示すように、ＴｉＳｉ₂
膜１４ａ、１４ｂ上に厚さ２０ｎｍ以上望ましくは１５
０ｎｍの保護膜１５を形成する。この膜には金属がシリ
サイドを形成、あるいは層転移する温度に比べ十分に低
温で堆積できる膜、たとえば、常圧ＣＶＤ法もしくはプ
ラズマＣＶＤ法で堆積した酸化膜またはプラズマＣＶＤ
法で堆積した窒化膜を用いることができる。

【００４７】次に、図２（ｅ）に示すように、ステップ
カバレッジの優れた膜、たとえばＬＰ−ＴＥＯＳ膜、Ｌ
Ｐ−ＢＰＳＧ膜を堆積し、リフローの熱処理を８００℃
で行う。

【００４８】コンタクトホールを開口し、配線を施し、
パッシベーション膜を形成し、ＭＯＳＦＥＴは完成す
る。保護膜の導入の効果は図３から図５で説明される。
図３はＴＥＭ写真、図４はＸＰＳ結果、Ｎ⁺ ／ｐ接合特
性である。本発明では、ＴｉＳｉ₂ 膜の表面部が酸化が
抑制され、電気的な特性が向上している。また、ＴｉＳ
ｉ₂ 膜厚４０ｎｍで幅０．６μｍまで細線効果抑制され
ることを確認した。

【００４９】なお、上記実施例では、Ｗポリサイド構造
のものについて説明したが、Ｍｏなどの他のポリサイド
構造であっても、ゲート／ソース／ドレイン同時貼り付
けであってもかまわない。後者の場合には、シリサイド
膜をあらかじめゲートポリシリコン上に形成しておく工
程が省略される。

【００５０】また、シリサイド材としてＴｉを用いた
が、適切な成膜温度を用いることで、Ｃｏ，Ｖ，などの
シリサイドを用いることができる。また、ＴｉＳｉ₂ の
形成にＴｉ膜堆積後シリサイド化させたが、Ｔｉに続き
ＴｉＮを堆積した後にシリサイド化させても良い。この
場合には選択エッチングでＴｉＮ膜も同時に剥離され
る。

【００５１】また、特にニッケルモノシリサイドではプ
ラズマＣＶＤを保護膜に用いることが有効である。さら
に、ＮＭＯＳにはＮ⁺ ｐｏｌｙをＰＭＯＳにはｐ⁺ ｐｏ
ｌｙを用いるｄｕａｌ−ｇａｔｅ構造であってもかまわ
ない。

【００５２】その他、発明の主旨を逸脱しない範囲で種
々変形してこれを利用できる。さらに、本発明の他の実
施例について図面を参照しながら説明する。尚、従来例
の図面と同一内容を示すものに関しては同一符号を付し
てある。

【００５３】図６（ａ）は、従来技術の図１１（ａ）で
示したものと同様にシリコン基板上１０１上にフィール
ド酸化膜１０２による素子分離領域を形成して、ゲート
電極１０３の形成及びＬＤＤ部のイオン注入を行ったと
ころである。

【００５４】図６（ｂ）は、従来の技術の図１１（ｂ）
と同様にゲート電極１０３の側面にＳｉＮ側壁１０５を
形成し、さらにイオン注入を行うことにより、ソース、
ドレインの高濃度不純物層１０６を形成したところであ
る。

【００５５】図６（ｃ）は、引き続いて５００オングス
トローム程度の薄い窒化シリコン膜１１１を基板表面に
堆積させた後、パターニングとＲＩＥにより、ソース、
ドレイン、ゲート領域上のみ基板表面に露出させたとこ
ろを示す。ここで、注意すべきことは、フィールドエッ
ジ付近の窒化シリコンの端は、ソース、ドレイン拡散層
上に乗り出している必要があり、また、ゲート領域上に
形成される孔は、ゲート電極のパッド部のみで、この孔
はソース、ドレインの孔とつながってはならない（図
９）。

【００５６】図６（ｄ）は、開孔された基板表面の酸化
膜をＨＦ系の処理によって取り除き、引き続きＬＰＣＶ
Ｄ法によりポリシリコンを堆積させた後、エッチバック
によって、ソース、ドレイン、ゲート上の孔の開いた部
分にのみ、ポリシリコン１１２を埋め込んだところを示
す。

【００５７】図６（ｅ）は、引き続いて、ＴｉやＮｉな
どの高融点金属を堆積させた後、熱工程を加えることに
より、埋め込まれたポリシリコンのみ金属シリサイド１
１８に変化させ、従来例で述べたような選択ＳＨ処理に
よって、シリサイド化していない金属を選択的に剥離し
たところを示す。この時、拡散層との接触抵抗をできる
だけ減少させるために元々の基板拡散層部分をも若干シ
リサイド化させる。また、ゲート電極上では、通常リン
拡散ポリシリコンによる電極でない場合、例えば、ポリ
サイドや、メタルゲートでは、Ｔｉなどの金属とシリサ
イド反応は起こらないが、本実施例のようにあらかじめ
ポリシリコンが埋め込まれていれば、ゲートの材料によ
らず、均一な金属シリサイドが形成される。また、その
界面はメタル／メタルであるため、良好な電気的接触が
得られる。

【００５８】図７は、通常のＭＯＳプロセスと同様に基
板上に絶縁層間膜１０９を堆積させ、ソース、ドレイ
ン、ゲート上にコンタクト孔を形成し、その孔にＷ等の
金属１１３を埋め込んだところを示す。この時、ゲート
材料の物質によらず金属が埋め込まれる下地は同一の金
属シリサイドになっているので、埋め込み時の前処理
や、インダクションタイム、デポレートなどの合わせ込
みが容易になり、コンタクトの埋め込みプロセスが非常
に行い易くなる。この後は、通常の配線工程を行う。

【００５９】尚、本実施例におけるシリサイド化させる
金属は高融点金属、及び遷移金属でシリコンとの間に化
合物を作るものであれば材料を限定しない。また、ソー
ス、ドレイン、ゲート領域に形成した窒化シリコンの孔
は、ポリシリコン以外にもシリコンのエピタキシャル成
長やアモルファスシリコンのスパッタ、或いは金属シリ
サイドのＣＶＤによる堆積などでも良い。

【００６０】また、ゲート材料としては、ゲート電極上
の金属シリサイドとの間でオーミックの伝導特性を示す
ものであれば、ポリサイド、リン拡散ポリシリコン、メ
タルなどのどの材料を用いても、同様である。

【００６１】また、本実施例は、拡散層はＬＤＤ構造と
したが、拡散層の作り方に本特許は依存しない。また、
本実施例では、ゲート電極上に開孔する窒化シリコン膜
の孔は、パッド部のみとしたが、トランジスタのチャネ
ル上のゲート電極に同時に溝を開けても良い。このよう
にすれば、側壁を除いた、実質的に電流の流れる電極部
よりも幅の太い金属シリサイドを形成できるので、細線
効果や凝集によるρｓの上昇を抑えることができ、ゲー
トのＲＣ遅延を減少させることが可能となる。（図８）
この時は、もしシリサイドのρｓが細線効果により上昇
してしまうようなことがあれば、実施例のようにパッド
部のみ開孔すれば良い。

【００６２】

【発明の効果】本発明によれば、シリサイドの表面部に
シリサイド材料金属の酸化物のないシート抵抗が低い良
質のシリサイド膜が、自己整合的に再現性良く形成さ
れ、歩留まりが向上する。

【００６３】本発明では、ＴｉＳｉ₂ の酸化に影響を与
えない、低温で形成できる保護膜をシリサイドの直上に
もうけることにより、グレインサイズがＣ⁵⁴構造に比べ
１桁以上小さく耐酸化性の低いＣ⁴⁹構造が混じり易い細
線上においても、成膜後の層間絶縁膜堆積時に起きるＴ
ｉＳｉ₂ 膜の酸化現象を防止できる。従って、シリサイ
ド膜の膜べりが抑えられ、シリコンとの界面のシリサイ
ドもホロジー劣化が抑制される。酸化に伴うシリサイド
膜のシート抵抗異常、接合リーク増大現象、シリサイド
配線とのコンタクト抵抗のばらつきをなくすことができ
る。

【００６４】細い拡散層上にも安定なシリサイド膜を形
成することが可能になることにより、第図に示すよう
にパターン設計の自由度が増す。結果として、ソース・
ドレインの寄生容量が減少し、素子のより一層の高速化
が達成される。

【００６５】そしてさらに、本発明の半導体装置によれ
ば、ソース、ドレイン、ゲート領域上に形成した窒化シ
リコンの孔に選択的に金属シリサイドを形成することの
効果により、十分な厚さの金属シリサイド膜を形成した
ときにも、シリサイド形成に起因する拡散層の接合リー
クを防ぐことができ、かつ、コンタクト孔の金属埋め込
みを容易にする事が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例に係るＭＯＳＦＥＴの前半の
製造方法を示す工程断面図。

【図２】本発明の実施例に係るＭＯＳＦＥＴの後半の
製造方法を示す工程断面図。

【図３】従来技術と本発明による断面ＴＥＭ写真のス
ケッチ図。

【図４】従来技術と本発明によるＸＰＳ分析結果を示
す線図。

【図５】本発明によるＮ⁺ ／ｐ接合特性の改善を示す
図。

【図６】本発明の他の実施例を示す半導体装置の製造
工程断面図。

【図７】図６に続く断面図。

【図８】本発明の更に他の実施例を示す断面図。

【図９】本発明装置の平面図。

【図１０】従来のＭＯＳＦＥＴの製造方法を示す工程
断面図。

【図１１】従来の他の製造方法を示す工程断面図。

【符号の説明】１ｐ型シリコン基板２ｐウエル３ｎウエル４素子分離絶縁膜５ゲート酸化膜６ポリシリコン膜（ゲート電極）７ＷＳｉ膜８酸化膜９第１の後酸化膜１０ａ浅いソース拡散層１０ｂ浅いドレイン拡散層１１側壁１２第２の後酸化膜１３ａ深いソース拡散層１３ｂ深いドレイン拡散層１４Ｔｉ膜１５ａ、１５ｂＴｉＳｉ₂ 層１６保護膜１７ＬＰ−ＴＥＯＳ膜１８ＬＰ−ＢＰＳＧ膜１０１シリコン基板１０２フィールド酸化膜１０３ゲート電極及びゲート酸化膜で形成されたゲー
ト領域１０４イオン注入により形成されたソース、ドレイン
低濃度不純物拡散層１０５ゲート側壁１０６イオン注入で形成されたソース、ドレイン高濃
度不純物層１０７スパッタされたＴｉ／ＴｉＮ１０８Ｔｉ、及びシリコンとの反応で生成したＴｉシ
リサイド１０９通常のＭＯＳプロセスで使われる絶縁層間膜１１０バリアメタル／Ａｌ等の金属で形成された配線
材料１１１ＬＰＣＶＤ法により堆積された窒化シリコン膜１１２ポリシリコン１１３コンタクト孔に埋め込まれたＷ等の金属１１４ソース、ドレイン領域と、フィールド酸化膜と
の境界１１５ゲート電極１１６パターニング、及びＳｉＮエッチングによっ
て、開孔された領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/318 Ｂ 21/768

Claims

【特許請求の範囲】

【請求項１】シリサイド層を少なくとも高濃度拡散層上
に備えた半導体において、シリサイド層と第１層配線下
の層間絶縁膜との反応を防止するに十分な保護膜がシリ
サイド直上に形成されたことを特徴とする半導体装置。
【請求項２】自己整合型シリサイド層を有する半導体装
置の製造方法であって、高濃度拡散層上のシリコン表面
を露出させる工程と、高融点金属膜を形成する工程と、
シリサイド反応させる低温の第一の熱処理を施す工程
と、選択的に金属を除去する工程と、前記シリサイド層
を低抵抗層に変える第二の熱処理を施す工程と、該シリ
サイド層と第１層配線下の層間膜との反応を防止するに
十分な保護膜を形成する工程とを具備したことを特徴と
する半導体装置の製造方法。
【請求項３】自己整合型シリサイド層を有する半導体装
置の製造方法であって、高濃度拡散層上のシリコン表面
を露出させる工程と、高融点金属膜を形成する工程と、
シリサイド反応させる熱処理を施す工程と、選択的に金
属を除去する工程と、該シリサイド層と第１層配線下の
層間膜との反応を防止するに十分な保護膜を形成する工
程とを具備したことを特徴とする半導体装置の製造方
法。
【請求項４】前記保護膜は、常圧ＣＶＤ法もしくはプラ
ズマＣＶＤ法で堆積した酸化膜またはプラズマＣＶＤ法
で堆積した窒化膜であることを特徴とする請求項２ない
し請求項３の半導体装置の製造方法。
【請求項５】半導体基板上に素子分離を施す工程と、素
子分離により区分された領域上にゲート酸化膜及びゲー
ト電極によりゲート領域を形成する工程と、更にその領
域に窒化シリコンを堆積させる工程と、前記窒化シリコ
ンをリソグラフィーによるパターニングを用いて、ソー
ス、ドレイン拡散層上、及び、ゲート電極上のみエッチ
ングする工程と、さらに、前記エッチングにより露出さ
せられたソース、ドレイン、ゲート上の窒化シリコンの
孔に選択的にシリコンを埋め込む工程と、高融点金属、
または遷移金属を堆積させ熱工程を加える事により、埋
め込まれたシリコンを選択的に金属シリサイドに変化さ
せる工程を含む事を特徴とする半導体装置の製造方法。
【請求項６】請求項５における窒化シリコン膜を、シリ
コン酸化膜とエッチング時の選択比がとれ、且つ、請求
項１における高融点金属、または遷移金属との間で導電
性のシリコン化合物を形成しないところの他の絶縁膜で
代用させる半導体装置の製造方法。
【請求項７】請求項５における金属シリサイド上に形成
したコンタクト孔に、金属または高濃度に不純物を含ん
だシリコンを埋め込む工程を含む事を特徴とする半導体
装置の製造方法。