JPH07273329A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07273329A JPH07273329A JP6353494A JP6353494A JPH07273329A JP H07273329 A JPH07273329 A JP H07273329A JP 6353494 A JP6353494 A JP 6353494A JP 6353494 A JP6353494 A JP 6353494A JP H07273329 A JPH07273329 A JP H07273329A
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- Japan
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- impurity
- insulating film
- region
- sidewall
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Abstract
(57)【要約】
【目的】 ソース領域及びドレイン領域とウェル領域と
の間の接合部における寄生容量を軽減した半導体装置及
びその製造方法を提供する。 【構成】 本発明の半導体装置の製造方法は、半導体基
板４表面上に絶縁膜５を形成し、その上部にゲート電極
３が形成する。その後、ゲート電極３の側面に第１のサ
イドウォール２を形成する（ステップ１０１）。第１の
サイドウォール２をイオン注入マスクとして、半導体基
板４と逆導電位型の不純物のイオン注入を行い、不純物
濃度の薄い第１の不純物領域６を形成する（ステップ１
０２）。その後、第１のサイドウォール２の側面に第２
のサイドウォール７を形成する（ステップ１０３）。第
２のサイドウォール７をイオン注入マスクとして、更に
不純物領域６の一部に半導体基板４と逆導電位型の不純
物のイオン注入を行い、不純物濃度の濃い第２の不純物
領域８が形成される（ステップ１０４）。
の間の接合部における寄生容量を軽減した半導体装置及
びその製造方法を提供する。 【構成】 本発明の半導体装置の製造方法は、半導体基
板４表面上に絶縁膜５を形成し、その上部にゲート電極
３が形成する。その後、ゲート電極３の側面に第１のサ
イドウォール２を形成する（ステップ１０１）。第１の
サイドウォール２をイオン注入マスクとして、半導体基
板４と逆導電位型の不純物のイオン注入を行い、不純物
濃度の薄い第１の不純物領域６を形成する（ステップ１
０２）。その後、第１のサイドウォール２の側面に第２
のサイドウォール７を形成する（ステップ１０３）。第
２のサイドウォール７をイオン注入マスクとして、更に
不純物領域６の一部に半導体基板４と逆導電位型の不純
物のイオン注入を行い、不純物濃度の濃い第２の不純物
領域８が形成される（ステップ１０４）。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法、特に半導体装置の微細化に伴う半導体装置及びそ
の製造方法の改良に関するものである。
方法、特に半導体装置の微細化に伴う半導体装置及びそ
の製造方法の改良に関するものである。
【０００２】
【従来の技術】従来より、各種の半導体装置が提案され
ており、特に、ＭＯＳ（ＭｅｔａｌＯｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）トランジスタを内蔵したものが
多く利用されている。そして、このような半導体装置に
おいては、その集積度を向上させるために素子構造の微
細化が進んでいる。
ており、特に、ＭＯＳ（ＭｅｔａｌＯｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）トランジスタを内蔵したものが
多く利用されている。そして、このような半導体装置に
おいては、その集積度を向上させるために素子構造の微
細化が進んでいる。
【０００３】このような半導体装置のＭＯＳトランジス
タを微細化していくと、ゲート電極の長さ、即ちゲート
長が短くなる。これに伴い、ドレイン電圧を上げるとド
レイン空乏層がソース領域近傍の電位障壁近くまで伸び
るパンチスルー電流が発生するなどの短チャネル効果が
顕在化する。
タを微細化していくと、ゲート電極の長さ、即ちゲート
長が短くなる。これに伴い、ドレイン電圧を上げるとド
レイン空乏層がソース領域近傍の電位障壁近くまで伸び
るパンチスルー電流が発生するなどの短チャネル効果が
顕在化する。
【０００４】そこで、実効的なチャネル長を確保するた
めの手段として、ソース領域及びドレイン領域の不純物
が半導体基板面に沿って横方向に拡がることを抑制する
必要がある。この場合、不純物注入後のアニール処理時
間を短くすることが考えられる。
めの手段として、ソース領域及びドレイン領域の不純物
が半導体基板面に沿って横方向に拡がることを抑制する
必要がある。この場合、不純物注入後のアニール処理時
間を短くすることが考えられる。
【０００５】
【発明が解決しようとする課題】しかしながら、その結
果として、不純物の半導体基板面に対する深さ方向への
拡散が抑制され、浅いソース領域及びドレイン領域が形
成されることとなる。一方、微細化にともないオフ電流
を低く抑え消費電力の少ない素子を実現させるために
は、ウェル領域（半導体基板）の不純物濃度を上昇させ
る必要があった。
果として、不純物の半導体基板面に対する深さ方向への
拡散が抑制され、浅いソース領域及びドレイン領域が形
成されることとなる。一方、微細化にともないオフ電流
を低く抑え消費電力の少ない素子を実現させるために
は、ウェル領域（半導体基板）の不純物濃度を上昇させ
る必要があった。
【０００６】このため、ソース領域及びドレイン領域と
ウェル領域との間の接合容量が増加し、ソース領域及び
ドレイン領域とウェル領域との接合の不純物プロファイ
ルは急峻となってしまう（図５参照）。これにより、素
子のスイッチングスピードが遅延し、製品の動作スピー
ドが遅くなるという問題があった。
ウェル領域との間の接合容量が増加し、ソース領域及び
ドレイン領域とウェル領域との接合の不純物プロファイ
ルは急峻となってしまう（図５参照）。これにより、素
子のスイッチングスピードが遅延し、製品の動作スピー
ドが遅くなるという問題があった。
【０００７】そこで、短チャネル効果を抑制するために
ソース領域及びドレイン領域の横方向への拡がりを抑制
するだけでなく、チャネル領域の直下の深くところにウ
ェル領域と同導電位型不純物を注入することも考えられ
る。
ソース領域及びドレイン領域の横方向への拡がりを抑制
するだけでなく、チャネル領域の直下の深くところにウ
ェル領域と同導電位型不純物を注入することも考えられ
る。
【０００８】しかしながら、この場合もソース領域及び
ドレイン領域とウェル領域との間の接合量は増加してし
まい、前述同様の問題が発生してしまう。
ドレイン領域とウェル領域との間の接合量は増加してし
まい、前述同様の問題が発生してしまう。
【０００９】本発明は上記従来の課題に鑑みてなされた
ものであり、その目的は、ソース領域及びドレイン領域
とウェル領域との間の接合部における寄生容量を軽減し
た半導体装置及びその製造方法を提供することにある。
ものであり、その目的は、ソース領域及びドレイン領域
とウェル領域との間の接合部における寄生容量を軽減し
た半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】以上のような目的を達成
するために、本発明に係る半導体装置は、半導体基板上
に素子領域を形成し、ここにソース領域とドレイン領域
と、該ソース領域及びドレイン領域間に位置するチャネ
ル領域とを設け、そのチャネル領域に絶縁体膜を介して
電界を及ぼすゲート電極を設けた電界効果トランジスタ
を有する半導体装置であって、前記ソース領域及びドレ
イン領域は、夫々前記チャネル領域近傍から前記半導体
基板の基板面に対して水平方向に遠ざかるにつれて、該
不純物濃度が緩やかに増加していることを特徴とする。
するために、本発明に係る半導体装置は、半導体基板上
に素子領域を形成し、ここにソース領域とドレイン領域
と、該ソース領域及びドレイン領域間に位置するチャネ
ル領域とを設け、そのチャネル領域に絶縁体膜を介して
電界を及ぼすゲート電極を設けた電界効果トランジスタ
を有する半導体装置であって、前記ソース領域及びドレ
イン領域は、夫々前記チャネル領域近傍から前記半導体
基板の基板面に対して水平方向に遠ざかるにつれて、該
不純物濃度が緩やかに増加していることを特徴とする。
【００１１】また、本発明に係る半導体装置の製造方法
は、半導体基板上に第１の絶縁膜を形成する第１の絶縁
膜工程と、前記第１の絶縁膜の少なくとも一部をゲート
絶縁膜とし、その上方にゲート電極を形成するゲート電
極形成工程と、前記ゲート電極の両側壁を覆うように第
２の絶縁膜からなる第１のサイドウォールを形成する第
１のサイドウォール形成工程と、素子動作領域として不
純物注入領域を形成する第１の不純物導入工程と、第１
の不純物導入工程後に、更に第１のサイドウォールの両
外側側壁を覆うように第３の絶縁膜からなる第２のサイ
ドウォールを形成する第２のサイドウォール形成工程
と、前記不純物注入領域に更に前記第１の不純物導入工
程よりも深く不純物を注入する第２の不純物注入工程
と、を含むことを特徴とする。
は、半導体基板上に第１の絶縁膜を形成する第１の絶縁
膜工程と、前記第１の絶縁膜の少なくとも一部をゲート
絶縁膜とし、その上方にゲート電極を形成するゲート電
極形成工程と、前記ゲート電極の両側壁を覆うように第
２の絶縁膜からなる第１のサイドウォールを形成する第
１のサイドウォール形成工程と、素子動作領域として不
純物注入領域を形成する第１の不純物導入工程と、第１
の不純物導入工程後に、更に第１のサイドウォールの両
外側側壁を覆うように第３の絶縁膜からなる第２のサイ
ドウォールを形成する第２のサイドウォール形成工程
と、前記不純物注入領域に更に前記第１の不純物導入工
程よりも深く不純物を注入する第２の不純物注入工程
と、を含むことを特徴とする。
【００１２】更に、本発明に係る半導体装置の製造方法
は、半導体基板上に第１の絶縁膜を形成する第１の絶縁
膜工程と、前記第１の絶縁膜の少なくとも一部をゲート
絶縁膜とし、その上方にゲート電極を形成するゲート電
極形成工程と、前記ゲート電極の両側壁を覆うように第
２の絶縁膜からなる第１のサイドウォールを形成する第
１のサイドウォール形成工程と、素子動作領域として不
純物注入領域を形成する第１の不純物導入工程と、第１
の不純物導入工程後に、前記ゲート電極の上端部及び第
１のサイドウォールの両外側側壁を覆うようにレジスト
をパターニングするレジストパターニング工程と、前記
不純物注入領域に更に前記第１の不純物導入工程よりも
深く不純物を注入する第２の不純物注入工程と、を含む
ことを特徴とする。
は、半導体基板上に第１の絶縁膜を形成する第１の絶縁
膜工程と、前記第１の絶縁膜の少なくとも一部をゲート
絶縁膜とし、その上方にゲート電極を形成するゲート電
極形成工程と、前記ゲート電極の両側壁を覆うように第
２の絶縁膜からなる第１のサイドウォールを形成する第
１のサイドウォール形成工程と、素子動作領域として不
純物注入領域を形成する第１の不純物導入工程と、第１
の不純物導入工程後に、前記ゲート電極の上端部及び第
１のサイドウォールの両外側側壁を覆うようにレジスト
をパターニングするレジストパターニング工程と、前記
不純物注入領域に更に前記第１の不純物導入工程よりも
深く不純物を注入する第２の不純物注入工程と、を含む
ことを特徴とする。
【００１３】
【作用】以上のような構成を有する本発明に係る半導体
装置において、ソース領域及びドレイン領域が、夫々チ
ャネル領域近傍から半導体基板の基板面に対して水平方
向に遠ざかるにつれて、該不純物濃度が緩やかに増加し
ているので、ソース領域及びドレイン領域とウェル領域
との接合の不純物プロファイルはなだらかになる。この
ため、ソース領域及びドレイン領域とウェル領域との間
の接合容量を軽減する。
装置において、ソース領域及びドレイン領域が、夫々チ
ャネル領域近傍から半導体基板の基板面に対して水平方
向に遠ざかるにつれて、該不純物濃度が緩やかに増加し
ているので、ソース領域及びドレイン領域とウェル領域
との接合の不純物プロファイルはなだらかになる。この
ため、ソース領域及びドレイン領域とウェル領域との間
の接合容量を軽減する。
【００１４】また、本発明に係る半導体装置の製造方法
において、第１の不純物導入工程後に、更に第１のサイ
ドウォールの両外側側壁を覆うように第３の絶縁膜から
なる第２のサイドウォールを形成し、先に形成した不純
物注入領域に更に第１の不純物導入工程よりも深く不純
物を注入することとしたので、不純物の深さ及び濃さを
確保しつつ、ソース領域及びドレイン領域の横方向の不
純物の拡がりを抑制することができる。また、不純物の
注入を２回に分け、かつサイドウォールを形成して第２
の不純物注入を行うので、チャネル領域近傍の不純物濃
度をそれより遠方の部分の不純物濃度より薄くすること
ができる。このため、ソース領域及びドレイン領域とウ
ェル領域との接合の不純物プロファイルをなだらかにす
ることができ、かつ素子全体としての不純物濃度を増加
させることができる。
において、第１の不純物導入工程後に、更に第１のサイ
ドウォールの両外側側壁を覆うように第３の絶縁膜から
なる第２のサイドウォールを形成し、先に形成した不純
物注入領域に更に第１の不純物導入工程よりも深く不純
物を注入することとしたので、不純物の深さ及び濃さを
確保しつつ、ソース領域及びドレイン領域の横方向の不
純物の拡がりを抑制することができる。また、不純物の
注入を２回に分け、かつサイドウォールを形成して第２
の不純物注入を行うので、チャネル領域近傍の不純物濃
度をそれより遠方の部分の不純物濃度より薄くすること
ができる。このため、ソース領域及びドレイン領域とウ
ェル領域との接合の不純物プロファイルをなだらかにす
ることができ、かつ素子全体としての不純物濃度を増加
させることができる。
【００１５】更に、本発明に係る半導体装置の製造方法
において、第１の不純物導入工程後に、ゲート電極の上
端部及び第１のサイドウォールの両外側側壁を覆うよう
にレジストをパターニングし、その後先に形成した不純
物注入領域に更に第１の不純物導入工程よりも深く不純
物を注入することとしたので、不純物の深さ及び濃さを
確保しつつ、ソース領域及びドレイン領域の横方向の不
純物の拡がりを抑制することができる。また、不純物の
注入を２回に分け、かつレジストをパターニングした後
第２の不純物注入を行うので、チャネル領域近傍の不純
物濃度をそれより遠方の部分の不純物濃度より薄くする
ことができる。このため、ソース領域及びドレイン領域
とウェル領域との接合の不純物プロファイルをなだらか
にすることができ、かつ素子全体としての不純物濃度を
増加させることができる。
において、第１の不純物導入工程後に、ゲート電極の上
端部及び第１のサイドウォールの両外側側壁を覆うよう
にレジストをパターニングし、その後先に形成した不純
物注入領域に更に第１の不純物導入工程よりも深く不純
物を注入することとしたので、不純物の深さ及び濃さを
確保しつつ、ソース領域及びドレイン領域の横方向の不
純物の拡がりを抑制することができる。また、不純物の
注入を２回に分け、かつレジストをパターニングした後
第２の不純物注入を行うので、チャネル領域近傍の不純
物濃度をそれより遠方の部分の不純物濃度より薄くする
ことができる。このため、ソース領域及びドレイン領域
とウェル領域との接合の不純物プロファイルをなだらか
にすることができ、かつ素子全体としての不純物濃度を
増加させることができる。
【００１６】
【実施例】以下の図面に基づいて、本発明の好適な実施
例を説明する。
例を説明する。
【００１７】図１は、本発明に係る半導体装置の実施例
を示す断面図である。本発明の半導体装置の構造は、半
導体基板（またはウェル領域）４の表面がＳｉＯ2 等で
形成された絶縁膜５によって覆われている。この絶縁膜
５の上には、ゲート電極３が形成されており、このゲー
ト電極３直下の絶縁膜はゲート酸化膜１として機能す
る。
を示す断面図である。本発明の半導体装置の構造は、半
導体基板（またはウェル領域）４の表面がＳｉＯ2 等で
形成された絶縁膜５によって覆われている。この絶縁膜
５の上には、ゲート電極３が形成されており、このゲー
ト電極３直下の絶縁膜はゲート酸化膜１として機能す
る。
【００１８】また、この絶縁膜５の直下には、半導体基
板４と異なる導電位型の不純物が注入された第１の不純
物領域６ａ、６ｂ及び第２の不純物領域８ａ、８ｂが形
成されている。そして、第２の不純物領域８ａ、８ｂ
は、第１の不純物領域６ａ、６ｂに比べ、不純物濃度が
濃く、かつ半導体基板４に対しての深さ方向も深く形成
されている。そして、この第１の不純物領域６ａと第２
の不純物領域８ａ、及び第１の不純物領域６ｂと第２の
不純物領域８ｂは、夫々ソース領域又はドレイン領域と
して動作することとなる。
板４と異なる導電位型の不純物が注入された第１の不純
物領域６ａ、６ｂ及び第２の不純物領域８ａ、８ｂが形
成されている。そして、第２の不純物領域８ａ、８ｂ
は、第１の不純物領域６ａ、６ｂに比べ、不純物濃度が
濃く、かつ半導体基板４に対しての深さ方向も深く形成
されている。そして、この第１の不純物領域６ａと第２
の不純物領域８ａ、及び第１の不純物領域６ｂと第２の
不純物領域８ｂは、夫々ソース領域又はドレイン領域と
して動作することとなる。
【００１９】一方、このソース領域とドレイン領域に挟
まれた領域には、半導体基板４と同じ導電位型のチャネ
ル領域が形成されている。
まれた領域には、半導体基板４と同じ導電位型のチャネ
ル領域が形成されている。
【００２０】従って、図１に示されていように、チャネ
ル領域近傍の第１の不純物領域６ａ、６ｂは、その不純
物濃度が薄く浅いために、この部分における空乏層の拡
がりは小さい。このため、素子を微細化し、従来に比べ
ゲート長を短くしても、ゲート電圧のチャネルしきい値
電圧はほとんど変化しない。これにより、短チャネル効
果を抑制することができる。
ル領域近傍の第１の不純物領域６ａ、６ｂは、その不純
物濃度が薄く浅いために、この部分における空乏層の拡
がりは小さい。このため、素子を微細化し、従来に比べ
ゲート長を短くしても、ゲート電圧のチャネルしきい値
電圧はほとんど変化しない。これにより、短チャネル効
果を抑制することができる。
【００２１】一方、第１の不純物領域６ａ及び６ｂの外
側に、この第１の不純物領域６ａ、６ｂより不純物濃度
が濃くかつ不純物拡散が深い第２の不純物領域８ａ及び
８ｂが形成されているので、半導体装置としての不純物
領域の不純物濃度は増加する。このため、素子の微細化
は可能となる。
側に、この第１の不純物領域６ａ、６ｂより不純物濃度
が濃くかつ不純物拡散が深い第２の不純物領域８ａ及び
８ｂが形成されているので、半導体装置としての不純物
領域の不純物濃度は増加する。このため、素子の微細化
は可能となる。
【００２２】次に、上記半導体装置の製造方法について
図面に基づいて実施例を２つ掲げて説明する。図２は、
半導体装置の第１の製造工程を説明する図である。ま
た、図３は、半導体装置の第２の製造工程を説明する図
である。図４は、ソース・ドレイン領域とウェル領域４
との深さ方向の不純物プロファイルを示す図である。
図面に基づいて実施例を２つ掲げて説明する。図２は、
半導体装置の第１の製造工程を説明する図である。ま
た、図３は、半導体装置の第２の製造工程を説明する図
である。図４は、ソース・ドレイン領域とウェル領域４
との深さ方向の不純物プロファイルを示す図である。
【００２３】まず、第１の実施例について、図２に基い
て説明する。まず、半導体基板４表面上に、ＳｉＯ2 膜
からなる絶縁膜５を形成し、その絶縁膜５の上部にゲー
ト電極３を形成する。これにより、ゲート電極５の直下
の絶縁膜はゲート酸化膜１として機能する。その後、ゲ
ート電極３の側面に第１のサイドウォール２を形成す
る。この第１のサイドウォール２は、例えば減圧ＣＶＤ
酸化膜層を付着させた後、異方性エッチングを行い形成
される（ステップ１０１）。本実施例に用いる減圧ＣＶ
Ｄ酸化膜としては、例えば数１００ｍＴｏｒｒ以下の圧
力下で、成長温度が４００〜５００℃で形成されるＬＴ
Ｏ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、
又は上記同様の減圧下で成長温度が７００〜８００℃で
形成されるＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ
Ｏｘｉｄｅ）が掲げられる。なお、ウェル領域４に
は、予め高濃度の不純物が注入されている。例えば、Ｐ
ＭＯＳトランジスタを形成する場合、ウェル領域には、
ｎ+ 型の不純物であるリンのリンイオン（Ｐ+ ）が本実
施例の場合１２５ｋｅＶ、２×１０13ｃｍ-2でイオン注
入されている。
て説明する。まず、半導体基板４表面上に、ＳｉＯ2 膜
からなる絶縁膜５を形成し、その絶縁膜５の上部にゲー
ト電極３を形成する。これにより、ゲート電極５の直下
の絶縁膜はゲート酸化膜１として機能する。その後、ゲ
ート電極３の側面に第１のサイドウォール２を形成す
る。この第１のサイドウォール２は、例えば減圧ＣＶＤ
酸化膜層を付着させた後、異方性エッチングを行い形成
される（ステップ１０１）。本実施例に用いる減圧ＣＶ
Ｄ酸化膜としては、例えば数１００ｍＴｏｒｒ以下の圧
力下で、成長温度が４００〜５００℃で形成されるＬＴ
Ｏ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、
又は上記同様の減圧下で成長温度が７００〜８００℃で
形成されるＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ
Ｏｘｉｄｅ）が掲げられる。なお、ウェル領域４に
は、予め高濃度の不純物が注入されている。例えば、Ｐ
ＭＯＳトランジスタを形成する場合、ウェル領域には、
ｎ+ 型の不純物であるリンのリンイオン（Ｐ+ ）が本実
施例の場合１２５ｋｅＶ、２×１０13ｃｍ-2でイオン注
入されている。
【００２４】次に、第１のサイドウォール２をイオン注
入マスクとして、半導体基板４と逆導電位型の不純物の
イオン注入を行う。このときのイオン注入量は、少なめ
として、薄い不純物濃度の第１の不純物領域６を形成す
る（ステップ１０２）。例えば、ＰＭＯＳトランジスタ
を形成する場合、注入されるイオンは、ｐ+ 型の不純物
イオンであるＢＦ2 + であり、４０ｋｅＶ、２×１０15
ｃｍ-2でイオン注入される。
入マスクとして、半導体基板４と逆導電位型の不純物の
イオン注入を行う。このときのイオン注入量は、少なめ
として、薄い不純物濃度の第１の不純物領域６を形成す
る（ステップ１０２）。例えば、ＰＭＯＳトランジスタ
を形成する場合、注入されるイオンは、ｐ+ 型の不純物
イオンであるＢＦ2 + であり、４０ｋｅＶ、２×１０15
ｃｍ-2でイオン注入される。
【００２５】その後、第１のサイドウォール２の側面に
第２のサイドウォール７を形成する。この第２のサイド
ウォール７は、前述同様減圧ＣＶＤにより、酸化膜層を
付着させて、異方性エッチングにより形成される（ステ
ップ１０３）。
第２のサイドウォール７を形成する。この第２のサイド
ウォール７は、前述同様減圧ＣＶＤにより、酸化膜層を
付着させて、異方性エッチングにより形成される（ステ
ップ１０３）。
【００２６】更に、第２のサイドウォール７をイオン注
入マスクとして、第１の不純物領域６の一部に半導体基
板４と逆導電位型の不純物のイオン注入を行う。このと
きのイオン注入量は、先のイオン注入量と同様かまたは
それよりも低濃度で行われ、不純物濃度の濃い第２の不
純物領域８が形成される（ステップ１０４）。例えば、
ＰＭＯＳトランジスタを形成する場合、注入されるイオ
ンは、ｐ+ 型の不純物であるボロンイオン（Ｂ+ ）であ
り、本実施例の場合３０ｋｅＶ、２×１０15ｃｍ-2でイ
オン注入される。
入マスクとして、第１の不純物領域６の一部に半導体基
板４と逆導電位型の不純物のイオン注入を行う。このと
きのイオン注入量は、先のイオン注入量と同様かまたは
それよりも低濃度で行われ、不純物濃度の濃い第２の不
純物領域８が形成される（ステップ１０４）。例えば、
ＰＭＯＳトランジスタを形成する場合、注入されるイオ
ンは、ｐ+ 型の不純物であるボロンイオン（Ｂ+ ）であ
り、本実施例の場合３０ｋｅＶ、２×１０15ｃｍ-2でイ
オン注入される。
【００２７】このように、ソース及びドレイン領域形成
用のイオン注入を第１のサイドウォール２及び第２のサ
イドウォール７の形成後の２回に分けて行うことによ
り、ソース及びドレイン領域のゲート電極３側（チャネ
ル領域側）の不純物濃度を低下させたＬＤＤ構造を得る
ことができる。
用のイオン注入を第１のサイドウォール２及び第２のサ
イドウォール７の形成後の２回に分けて行うことによ
り、ソース及びドレイン領域のゲート電極３側（チャネ
ル領域側）の不純物濃度を低下させたＬＤＤ構造を得る
ことができる。
【００２８】その後、例えば９００℃、３０分間の熱処
理を行う。
理を行う。
【００２９】次に、第２の実施例について、図３に基い
て説明する。なお、本実施例のステップ２０１とステッ
プ２０２は、前述の第１の実施例のステップ１０１及び
ステップ１０２と同様であるため、説明を省略する。
て説明する。なお、本実施例のステップ２０１とステッ
プ２０２は、前述の第１の実施例のステップ１０１及び
ステップ１０２と同様であるため、説明を省略する。
【００３０】本実施例の場合、第１の不純物領域６を形
成したのち、ゲート電極３の上面及び第１のサイドウォ
ール２の側面を覆うようにレジスト９がパターニングさ
れる（ステップ２０３）。
成したのち、ゲート電極３の上面及び第１のサイドウォ
ール２の側面を覆うようにレジスト９がパターニングさ
れる（ステップ２０３）。
【００３１】そして、このレジスト９をイオン注入マス
クとして、第１の不純物領域６の一部に半導体基板４と
逆導電位型の不純物のイオン注入を行う。このときのイ
オン注入量は、先のイオン注入量と同様かまたはそれよ
りも低濃度で行われ、不純物濃度の濃い第２の不純物領
域８が形成される（ステップ２０４）。例えば、ＰＭＯ
Ｓトランジスタを形成する場合、注入されるイオンは、
ｐ+ 型の不純物であるボロンイオン（Ｂ+ ）であり、本
実施例の場合３０ｋｅＶ、２×１０15ｃｍ-2でイオン注
入される。
クとして、第１の不純物領域６の一部に半導体基板４と
逆導電位型の不純物のイオン注入を行う。このときのイ
オン注入量は、先のイオン注入量と同様かまたはそれよ
りも低濃度で行われ、不純物濃度の濃い第２の不純物領
域８が形成される（ステップ２０４）。例えば、ＰＭＯ
Ｓトランジスタを形成する場合、注入されるイオンは、
ｐ+ 型の不純物であるボロンイオン（Ｂ+ ）であり、本
実施例の場合３０ｋｅＶ、２×１０15ｃｍ-2でイオン注
入される。
【００３２】その後、９００℃、３０分間の熱処理を行
い、レジスト９は、ドライエッツング等により除去させ
る。
い、レジスト９は、ドライエッツング等により除去させ
る。
【００３３】上記２つの実施例の製造方法によれば、第
２の不純物領域８は、不純物が横方向にほとんど拡がる
ことなく、深さ方向に拡散する。従って、図５に示すよ
うに、ＰＭＯＳトランジスタ形成において、１回のイオ
ン注入（ＢＦ2 + を４０ｋｅＶ、２×１０15ｃｍ-2でイ
オン注入）のみで熱処理を行った場合のソース・ドレイ
ン領域とウェル領域４との（深さ方向の）接合の不純物
プロファイルは急峻となるのに対し、本実施例の場合
は、図４に示すように（深さ方向の）接合の不純物プロ
ファイルがなだらかになる。これにより、接合容量が大
幅に軽減される。
２の不純物領域８は、不純物が横方向にほとんど拡がる
ことなく、深さ方向に拡散する。従って、図５に示すよ
うに、ＰＭＯＳトランジスタ形成において、１回のイオ
ン注入（ＢＦ2 + を４０ｋｅＶ、２×１０15ｃｍ-2でイ
オン注入）のみで熱処理を行った場合のソース・ドレイ
ン領域とウェル領域４との（深さ方向の）接合の不純物
プロファイルは急峻となるのに対し、本実施例の場合
は、図４に示すように（深さ方向の）接合の不純物プロ
ファイルがなだらかになる。これにより、接合容量が大
幅に軽減される。
【００３４】また、本実施例の場合、不純物拡散層の深
さは、横方向の拡がりに関係なく、２回目のイオン注入
量及び熱処理条件を変更するだけで制御することができ
る。従って、拡散層の深さを十分に確保することができ
るので、コンタクトホール形成時に拡散層の削れ等によ
るリーク電流等を減少させ、素子の歩留まりを十分に確
保することができる。
さは、横方向の拡がりに関係なく、２回目のイオン注入
量及び熱処理条件を変更するだけで制御することができ
る。従って、拡散層の深さを十分に確保することができ
るので、コンタクトホール形成時に拡散層の削れ等によ
るリーク電流等を減少させ、素子の歩留まりを十分に確
保することができる。
【００３５】なお、本実施例において、ＰＭＯＳトラン
ジスタを例に取って述べたが、ＮＭＯＳでも同様である
ことはいうまでもない。
ジスタを例に取って述べたが、ＮＭＯＳでも同様である
ことはいうまでもない。
【００３６】
【発明の効果】以上のように、本発明に係る半導体装置
は、ソース領域及びドレイン領域とウェル領域との接合
の不純物プロファイルはなだらかになる。このため、ソ
ース領域及びドレイン領域とウェル領域との間の接合容
量を軽減することができる。
は、ソース領域及びドレイン領域とウェル領域との接合
の不純物プロファイルはなだらかになる。このため、ソ
ース領域及びドレイン領域とウェル領域との間の接合容
量を軽減することができる。
【００３７】また、本発明に係る半導体装置の製造方法
は、不純物の深さ及び濃さを確保しつつ、ソース領域及
びドレイン領域の横方向の不純物の拡がりを抑制するこ
とができる。また、不純物の注入を２回に分け、かつサ
イドウォールの形成又はレジストパターニングの後に第
２の不純物注入を行うので、チャネル領域近傍の不純物
濃度をそれより遠方の部分の不純物濃度より薄くするこ
とができる。このため、ソース領域及びドレイン領域と
ウェル領域との接合の不純物プロファイルをなだらかに
することができ、かつ素子全体としての不純物濃度を増
加させることができる。
は、不純物の深さ及び濃さを確保しつつ、ソース領域及
びドレイン領域の横方向の不純物の拡がりを抑制するこ
とができる。また、不純物の注入を２回に分け、かつサ
イドウォールの形成又はレジストパターニングの後に第
２の不純物注入を行うので、チャネル領域近傍の不純物
濃度をそれより遠方の部分の不純物濃度より薄くするこ
とができる。このため、ソース領域及びドレイン領域と
ウェル領域との接合の不純物プロファイルをなだらかに
することができ、かつ素子全体としての不純物濃度を増
加させることができる。
【００３８】また、上記製造方法は、セルフアラインで
行われるので、ソース領域及びドレイン領域の横方向の
不純物の拡がりを第２のサイドウォールによって効率よ
く抑制することができる。
行われるので、ソース領域及びドレイン領域の横方向の
不純物の拡がりを第２のサイドウォールによって効率よ
く抑制することができる。
【００３９】一方、レジストパターンは、ゲート領域と
任意にオーバーラップすることができるので、ソース領
域及びドレイン領域の横方向の不純物の拡がりを効率よ
く抑制することができる。
任意にオーバーラップすることができるので、ソース領
域及びドレイン領域の横方向の不純物の拡がりを効率よ
く抑制することができる。
【００４０】これにより、上記半導体装置及びその製造
方法によれば、素子の微細化において特に問題となる短
チャネル効果を抑制したトランジシタ特性の優れた素子
を提供することができる。
方法によれば、素子の微細化において特に問題となる短
チャネル効果を抑制したトランジシタ特性の優れた素子
を提供することができる。
【図１】本発明に係る半導体装置の実施例を示す断面図
である。
である。
【図２】半導体装置の第１の製造工程を説明する図であ
る。
る。
【図３】半導体装置の第２の製造工程を説明する図であ
る。
る。
【図４】本実施例に係る半導体装置のソース・ドレイン
領域とウェル領域との接合の不純物プロファイルを示す
図である。
領域とウェル領域との接合の不純物プロファイルを示す
図である。
【図５】１回のみのイオン注入におけるソース・ドレイ
ン領域とウェル領域との接合の不純物プロファイルを示
す図である。
ン領域とウェル領域との接合の不純物プロファイルを示
す図である。
１ ゲート電極 ２ 第１のサイドウォール ３ ゲート電極 ４ 半導体基板（ウェル領域） ５ 絶縁膜 ６ 第１の不純物領域 ７ 第２のサイドウォール ８ 第２の不純物領域 ９ レジスト
Claims (3)
- 【請求項１】 半導体基板上に素子領域を形成し、ここ
にソース領域とドレイン領域と、該ソース領域及びドレ
イン領域間に位置するチャネル領域とを設け、そのチャ
ネル領域に絶縁体膜を介して電界を及ぼすゲート電極を
設けた電界効果トランジスタを有する半導体装置であっ
て、 前記ソース領域及びドレイン領域は、夫々前記チャネル
領域近傍から前記半導体基板の基板面に対して水平方向
に遠ざかるにつれて、該不純物濃度が緩やかに増加して
いることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に第１の絶縁膜を形成する
第１の絶縁膜工程と、 前記第１の絶縁膜の少なくとも一部をゲート絶縁膜と
し、その上方にゲート電極を形成するゲート電極形成工
程と、 前記ゲート電極の両側壁を覆うように第２の絶縁膜から
なる第１のサイドウォールを形成する第１のサイドウォ
ール形成工程と、 素子動作領域として不純物注入領域を形成する第１の不
純物導入工程と、 第１の不純物導入工程後に、更に第１のサイドウォール
の両外側側壁を覆うように第３の絶縁膜からなる第２の
サイドウォールを形成する第２のサイドウォール形成工
程と、 前記不純物注入領域に更に前記第１の不純物導入工程よ
りも深く不純物を注入する第２の不純物注入工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上に第１の絶縁膜を形成する
第１の絶縁膜工程と、 前記第１の絶縁膜の少なくとも一部をゲート絶縁膜と
し、その上方にゲート電極を形成するゲート電極形成工
程と、 前記ゲート電極の両側壁を覆うように第２の絶縁膜から
なる第１のサイドウォールを形成する第１のサイドウォ
ール形成工程と、 素子動作領域として不純物注入領域を形成する第１の不
純物導入工程と、 第１の不純物導入工程後に、前記ゲート電極の上端部及
び第１のサイドウォールの両外側側壁を覆うようにレジ
ストをパターニングするレジストパターニング工程と、 前記不純物注入領域に更に前記第１の不純物導入工程よ
りも深く不純物を注入する第２の不純物注入工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6353494A JPH07273329A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6353494A JPH07273329A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273329A true JPH07273329A (ja) | 1995-10-20 |
Family
ID=13231985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6353494A Pending JPH07273329A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273329A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030059452A (ko) * | 2001-12-29 | 2003-07-10 | 주식회사 하이닉스반도체 | 이중 스페이서 구조를 가지는 트랜지스터의 제조 방법 |
| KR100557537B1 (ko) * | 2000-12-18 | 2006-03-03 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP2011151409A (ja) * | 2003-06-20 | 2011-08-04 | Nec Corp | 半導体装置及びその製造方法 |
-
1994
- 1994-03-31 JP JP6353494A patent/JPH07273329A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557537B1 (ko) * | 2000-12-18 | 2006-03-03 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR20030059452A (ko) * | 2001-12-29 | 2003-07-10 | 주식회사 하이닉스반도체 | 이중 스페이서 구조를 가지는 트랜지스터의 제조 방법 |
| JP2011151409A (ja) * | 2003-06-20 | 2011-08-04 | Nec Corp | 半導体装置及びその製造方法 |
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