JPH07273342A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH07273342A JPH07273342A JP8359394A JP8359394A JPH07273342A JP H07273342 A JPH07273342 A JP H07273342A JP 8359394 A JP8359394 A JP 8359394A JP 8359394 A JP8359394 A JP 8359394A JP H07273342 A JPH07273342 A JP H07273342A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- layer
- semiconductor layer
- film transistor
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 優れた特性を有する薄膜トランジスタを提供
でき、歩留率の高い薄膜トランジスタの製造方法を提供
することである。 【構成】 基板１上にゲート電極２、ＳｉＮからなるゲ
ート絶縁層３、アモルファスシリコンからなる半導体層
４、ＳｉＯからなる第１の絶縁層１１、ＳｉＮからなる
第２の絶縁層１２、フォトレジスト層を形成する。フォ
トレジスト層６を基板裏面側から露光・現像し、フォト
レジストパターン６を形成する。フォトレジストパター
ン６をマスクとして、ＣＦ4＋Ｏ2を使用して第２の絶縁
層１２をドライエッチングし、絶縁層パターンを形成す
る。絶縁層パターンをマスクとして、第１の絶縁層１１
を通して半導体層４中に不純物を注入する。第１の絶縁
層１１と半導体層４を素子形状にパターニングし、第１
の絶縁層１１上に保護層を形成し、保護層を介して前記
半導体層４に接続されたソース・ドレイン電極を形成す
る。
でき、歩留率の高い薄膜トランジスタの製造方法を提供
することである。 【構成】 基板１上にゲート電極２、ＳｉＮからなるゲ
ート絶縁層３、アモルファスシリコンからなる半導体層
４、ＳｉＯからなる第１の絶縁層１１、ＳｉＮからなる
第２の絶縁層１２、フォトレジスト層を形成する。フォ
トレジスト層６を基板裏面側から露光・現像し、フォト
レジストパターン６を形成する。フォトレジストパター
ン６をマスクとして、ＣＦ4＋Ｏ2を使用して第２の絶縁
層１２をドライエッチングし、絶縁層パターンを形成す
る。絶縁層パターンをマスクとして、第１の絶縁層１１
を通して半導体層４中に不純物を注入する。第１の絶縁
層１１と半導体層４を素子形状にパターニングし、第１
の絶縁層１１上に保護層を形成し、保護層を介して前記
半導体層４に接続されたソース・ドレイン電極を形成す
る。
Description
【０００１】
【産業上の利用分野】この発明はアクティブマトリクス
液晶表示装置（ＡＭ−ＬＣＤ）のアクティブ素子等とし
て使用される薄膜トランジスタ（ＴＦＴ）に関する。
液晶表示装置（ＡＭ−ＬＣＤ）のアクティブ素子等とし
て使用される薄膜トランジスタ（ＴＦＴ）に関する。
【０００２】
【従来の技術】アクティブマトリクス液晶表示素子のア
クティブ素子や駆動回路を形成するアクティブ素子とし
て、一般に、薄膜トランジスタが使用されている。この
種の薄膜トランジスタは一般に以下のような製造方法に
より製造されている。
クティブ素子や駆動回路を形成するアクティブ素子とし
て、一般に、薄膜トランジスタが使用されている。この
種の薄膜トランジスタは一般に以下のような製造方法に
より製造されている。
【０００３】まず、図１１に示すように、ガラス基板１
０１上にゲート電極１０２、窒化シリコンからなるゲー
ト絶縁層１０３、アモルファスシリコンからなる半導体
層１０４、ブロッキング層１０５を順次形成する。図１
２に示すように、ブロッキング層１０５上にポジ型のフ
ォトレジスト層１０６を形成し、ガラス基板１０１側
（裏面側）から露光する。この際、ゲート電極１０２が
マスクとなって、フォトレジスト層１０６のうち、ゲー
ト電極１０２に対応する部分のみが露光されない。
０１上にゲート電極１０２、窒化シリコンからなるゲー
ト絶縁層１０３、アモルファスシリコンからなる半導体
層１０４、ブロッキング層１０５を順次形成する。図１
２に示すように、ブロッキング層１０５上にポジ型のフ
ォトレジスト層１０６を形成し、ガラス基板１０１側
（裏面側）から露光する。この際、ゲート電極１０２が
マスクとなって、フォトレジスト層１０６のうち、ゲー
ト電極１０２に対応する部分のみが露光されない。
【０００４】露光されたフォトレジスト層１０６を現像
し、図１３に示すように、フォトレジスト層１０６のう
ち、ゲート電極１０２に対応する部分のみを残存させ
る。残存しているフォトレジスト層１０６をマスクとし
て使用して、ＢＨＦをエッチャントとして用いてブロッ
キング層１０５をエッチングして、図１４に示すよう
に、ブロッキング層１０５のうち、ゲート電極１０２に
対応する部分のみが残存するように、パターニングす
る。
し、図１３に示すように、フォトレジスト層１０６のう
ち、ゲート電極１０２に対応する部分のみを残存させ
る。残存しているフォトレジスト層１０６をマスクとし
て使用して、ＢＨＦをエッチャントとして用いてブロッ
キング層１０５をエッチングして、図１４に示すよう
に、ブロッキング層１０５のうち、ゲート電極１０２に
対応する部分のみが残存するように、パターニングす
る。
【０００５】図１４に示すように、残存しているブロッ
キング層１０５をマスクとして用いて、イオンドーピン
グ（イオンインプランテーション）装置を用いて半導体
層１０４中に不純物を注入し、ｎ+領域を形成する。そ
の後、ブロッキング層１０５をエッチングして除去す
る。
キング層１０５をマスクとして用いて、イオンドーピン
グ（イオンインプランテーション）装置を用いて半導体
層１０４中に不純物を注入し、ｎ+領域を形成する。そ
の後、ブロッキング層１０５をエッチングして除去す
る。
【０００６】図１５に示すように、半導体層１０４にエ
キシマレーザを照射して半導体層１０４をアニールし、
アモルファスシリコンをポリシリコンに変換すると共
に、注入した不純物を活性化し、ソース領域とドレイン
領域を形成する。半導体層１０４を素子形状にパターニ
ングして、図１６に示すように、デバイスエリアを加工
する。その後、図１７に示すように、層間絶縁層１０７
を形成し、さらに、ソース及びドレイン電極１０８を形
成して、薄膜トランジスタが完成する。
キシマレーザを照射して半導体層１０４をアニールし、
アモルファスシリコンをポリシリコンに変換すると共
に、注入した不純物を活性化し、ソース領域とドレイン
領域を形成する。半導体層１０４を素子形状にパターニ
ングして、図１６に示すように、デバイスエリアを加工
する。その後、図１７に示すように、層間絶縁層１０７
を形成し、さらに、ソース及びドレイン電極１０８を形
成して、薄膜トランジスタが完成する。
【０００７】
【発明が解決しようとする課題】上記製造方法によれ
ば、ブロッキング層１０５をＢＨＦを用いてパターニン
グする際に、ＢＨＦがゲート絶縁層１０３に浸透して窒
化シリコンをエッチングする。このため、製造された薄
膜トランジスタのゲート絶縁層１０３の欠陥密度が非常
に大きくなり、歩留が低下すると共に製造された薄膜ト
ランジスタの耐圧特性が低下する等の問題があった。
ば、ブロッキング層１０５をＢＨＦを用いてパターニン
グする際に、ＢＨＦがゲート絶縁層１０３に浸透して窒
化シリコンをエッチングする。このため、製造された薄
膜トランジスタのゲート絶縁層１０３の欠陥密度が非常
に大きくなり、歩留が低下すると共に製造された薄膜ト
ランジスタの耐圧特性が低下する等の問題があった。
【０００８】このような欠点を除去するため、ブロッキ
ング層１０５をドライエッチングによりパターニングす
ることも考えられる。しかし、半導体層１０４とゲート
絶縁層１０３の選択比が小さいため、ドライエッチング
は使用できないという問題があった。
ング層１０５をドライエッチングによりパターニングす
ることも考えられる。しかし、半導体層１０４とゲート
絶縁層１０３の選択比が小さいため、ドライエッチング
は使用できないという問題があった。
【０００９】この発明は、上記実状に鑑みてなされたも
ので、製造される薄膜トランジスタの歩留率の高い薄膜
トランジスタの製造方法を提供することを目的とする。
また、この発明は、優れた特性を有する薄膜トランジス
タを製造できる薄膜トランジスタの製造方法を提供する
ことを目的とする。
ので、製造される薄膜トランジスタの歩留率の高い薄膜
トランジスタの製造方法を提供することを目的とする。
また、この発明は、優れた特性を有する薄膜トランジス
タを製造できる薄膜トランジスタの製造方法を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、この発明の第１の観点にかかる薄膜トランジスタの
製造方法は、基板上にゲート電極、ゲート絶縁層、半導
体層、第１の絶縁層、前記第１の絶縁層と材質の異なる
第２の絶縁層を順次形成する工程と、前記第１の絶縁層
により前記半導体層を保護しつつ前記第２の絶縁層をド
ライエッチングにより所定形状にパターニングするドラ
イエッチング工程と、パターニングされた前記第２の絶
縁層をマスクとして、前記半導体層中に不純物を拡散す
る拡散工程と、前記半導体層を所定の素子形状にパター
ニングする工程と、パターニングされた前記半導体層上
に絶縁性の保護層を形成する工程と、該保護層にコンタ
クトホールを形成し、このコンタクトホールを介して前
記半導体層のソース領域及びドレイン領域に接続された
ソース電極及びドレイン電極を形成する工程とを備える
ことを特徴とする。
め、この発明の第１の観点にかかる薄膜トランジスタの
製造方法は、基板上にゲート電極、ゲート絶縁層、半導
体層、第１の絶縁層、前記第１の絶縁層と材質の異なる
第２の絶縁層を順次形成する工程と、前記第１の絶縁層
により前記半導体層を保護しつつ前記第２の絶縁層をド
ライエッチングにより所定形状にパターニングするドラ
イエッチング工程と、パターニングされた前記第２の絶
縁層をマスクとして、前記半導体層中に不純物を拡散す
る拡散工程と、前記半導体層を所定の素子形状にパター
ニングする工程と、パターニングされた前記半導体層上
に絶縁性の保護層を形成する工程と、該保護層にコンタ
クトホールを形成し、このコンタクトホールを介して前
記半導体層のソース領域及びドレイン領域に接続された
ソース電極及びドレイン電極を形成する工程とを備える
ことを特徴とする。
【００１１】例えば、ゲート絶縁層は窒化シリコンから
形成され、第１の絶縁層は厚さ１０〜３０nmの酸化シリ
コンから形成され、第２の絶縁層は厚さ１００〜２００
nmの窒化シリコンから形成され、ドライエッチング工程
は反応ガスとしてＣＦ4＋Ｏ2を使用して実行される。
形成され、第１の絶縁層は厚さ１０〜３０nmの酸化シリ
コンから形成され、第２の絶縁層は厚さ１００〜２００
nmの窒化シリコンから形成され、ドライエッチング工程
は反応ガスとしてＣＦ4＋Ｏ2を使用して実行される。
【００１２】第２の絶縁層を裏面露光を用いてゲート電
極に対して自己整合的に形成することにより、半導体層
のチャネル領域をゲート電極に対して自己整合的に形成
することができる。第１の絶縁層は、例えば、半導体層
に同一形状にパターニングされ、完成時まで残存され
る。不純物は第１の絶縁層を貫通して前記半導体層中に
注入される。不純物注入後の半導体層をアニールしても
よい。
極に対して自己整合的に形成することにより、半導体層
のチャネル領域をゲート電極に対して自己整合的に形成
することができる。第１の絶縁層は、例えば、半導体層
に同一形状にパターニングされ、完成時まで残存され
る。不純物は第１の絶縁層を貫通して前記半導体層中に
注入される。不純物注入後の半導体層をアニールしても
よい。
【００１３】また、この発明の第２の観点にかかる薄膜
トランジスタの製造方法は、基板上にゲート電極、ゲー
ト絶縁層、半導体層、第１の絶縁層、前記第１の絶縁層
と材質の異なる第２の絶縁層、フォトレジスト層を形成
する工程と、前記フォトレジスト層を前記基板側から露
光し、現像することにより、前記ゲート電極に対し自己
整合的に形成されたフォトレジストパターンを形成する
工程と、前記フォトレジストパターンをマスクとして、
前記第１と第２の絶縁層に対し異なったエッチングレー
トを有する反応ガスを用いて前記第２の絶縁層をドライ
エッチングすることにより前記ゲート電極に対し自己整
合的に形成された絶縁層パターンを形成する工程と、前
記絶縁層パターンをマスクとして、前記半導体層中に不
純物を注入する不純物注入工程と、前記第１の絶縁層と
前記半導体層を素子形状にパターニングする工程と、前
記第１の絶縁層上に層間絶縁層を形成する工程と、前記
層間絶縁層を介して前記半導体層に接続された電極を形
成する工程を有することを特徴とする。
トランジスタの製造方法は、基板上にゲート電極、ゲー
ト絶縁層、半導体層、第１の絶縁層、前記第１の絶縁層
と材質の異なる第２の絶縁層、フォトレジスト層を形成
する工程と、前記フォトレジスト層を前記基板側から露
光し、現像することにより、前記ゲート電極に対し自己
整合的に形成されたフォトレジストパターンを形成する
工程と、前記フォトレジストパターンをマスクとして、
前記第１と第２の絶縁層に対し異なったエッチングレー
トを有する反応ガスを用いて前記第２の絶縁層をドライ
エッチングすることにより前記ゲート電極に対し自己整
合的に形成された絶縁層パターンを形成する工程と、前
記絶縁層パターンをマスクとして、前記半導体層中に不
純物を注入する不純物注入工程と、前記第１の絶縁層と
前記半導体層を素子形状にパターニングする工程と、前
記第１の絶縁層上に層間絶縁層を形成する工程と、前記
層間絶縁層を介して前記半導体層に接続された電極を形
成する工程を有することを特徴とする。
【００１４】例えば、ゲート絶縁層は窒化シリコンから
形成され、半導体層はアモルファスシリコンから構成さ
れ、第１の絶縁層は厚さ１０〜３０nmの酸化シリコンか
ら形成され、第２の絶縁層は厚さ１００〜２００nmの窒
化シリコンから形成され、ドライエッチング工程は反応
ガスとしてＣＦ4＋Ｏ2を使用し、不純物の注入は第１の
絶縁層を通して半導体層中に不純物を注入する。不純物
が注入された半導体層を第１の絶縁層を介してレーザー
アニールし、ポリ化してもよい。
形成され、半導体層はアモルファスシリコンから構成さ
れ、第１の絶縁層は厚さ１０〜３０nmの酸化シリコンか
ら形成され、第２の絶縁層は厚さ１００〜２００nmの窒
化シリコンから形成され、ドライエッチング工程は反応
ガスとしてＣＦ4＋Ｏ2を使用し、不純物の注入は第１の
絶縁層を通して半導体層中に不純物を注入する。不純物
が注入された半導体層を第１の絶縁層を介してレーザー
アニールし、ポリ化してもよい。
【００１５】
【作用】上記構成とすることにより、この発明の第１及
び第２の観点に係る薄膜トランジスタの製造方法によれ
ば、第２の絶縁層をパターニングする際に、半導体層が
第２の絶縁層とエッチングレートの異なる第１の絶縁層
により保護されるので、半導体層がダメージを受けるこ
とがない。また、ドライエッチングにより第２の絶縁層
をエッチングするので、ゲート絶縁層にダメージを与え
ることがなく、製造される薄膜トランジスタの特性が良
好に保たれると共にその歩留率が高くなる。
び第２の観点に係る薄膜トランジスタの製造方法によれ
ば、第２の絶縁層をパターニングする際に、半導体層が
第２の絶縁層とエッチングレートの異なる第１の絶縁層
により保護されるので、半導体層がダメージを受けるこ
とがない。また、ドライエッチングにより第２の絶縁層
をエッチングするので、ゲート絶縁層にダメージを与え
ることがなく、製造される薄膜トランジスタの特性が良
好に保たれると共にその歩留率が高くなる。
【００１６】
【実施例】以下、この発明の一実施例に係る薄膜トラン
ジスタの製造方法を図面を参照して説明する。この実施
例に係る薄膜トランジスタは、アクティブマトリクス型
液晶表示素子の駆動回路を構成するものである。
ジスタの製造方法を図面を参照して説明する。この実施
例に係る薄膜トランジスタは、アクティブマトリクス型
液晶表示素子の駆動回路を構成するものである。
【００１７】まず、ガラス、可とう性フィルム等からな
る透明基板１上にスパッタリング、蒸着等により、アル
ミニウム（Al)、アルミニウム合金、クロム等の光不透
過性の導電材料からなる導電膜を厚さ６０〜１５０nm程
度の厚さに形成する。次に、これをフォトリソグラフプ
ロセスを用いてパターニングし、ゲート電極（及びこれ
に接続されたゲート配線）２を形成する。
る透明基板１上にスパッタリング、蒸着等により、アル
ミニウム（Al)、アルミニウム合金、クロム等の光不透
過性の導電材料からなる導電膜を厚さ６０〜１５０nm程
度の厚さに形成する。次に、これをフォトリソグラフプ
ロセスを用いてパターニングし、ゲート電極（及びこれ
に接続されたゲート配線）２を形成する。
【００１８】透明基板１全面上にプラズマＣＶＤ法等を
用いてシリコン窒化膜（ＳｉＮ）等からなるゲート絶縁
層３を厚さ１００〜３００nm程度に堆積する。透明基板
１全面上にプラズマＣＶＤ法等を用いてアモルファスシ
リコンからなる半導体層４を厚さ２０〜８０nm程度に堆
積する。
用いてシリコン窒化膜（ＳｉＮ）等からなるゲート絶縁
層３を厚さ１００〜３００nm程度に堆積する。透明基板
１全面上にプラズマＣＶＤ法等を用いてアモルファスシ
リコンからなる半導体層４を厚さ２０〜８０nm程度に堆
積する。
【００１９】次に、スパッタ装置、プラズマＣＶＤ装置
を用いてシリコン酸化膜（ＳｉＯ）からなる第１のブロ
ッキング層１１を堆積する。後述するように、第１のブ
ロッキング層１１は、第２のブロッキング層１２をドラ
イエッチングする際に半導体層４を保護する機能を有
し、この観点からは厚い方が望ましい。一方、半導体層
４に不純物を注入し（図４）、レーザーアニール（図
５）を行うためには、薄い方が望ましい。この相反する
条件を満足するため、第１のブロッキング層１１は、厚
さ１０〜３０nm、望ましくは厚さ１６〜２４nm、特に望
ましくは厚さ１９〜２１nm程度に形成することが望まし
い。
を用いてシリコン酸化膜（ＳｉＯ）からなる第１のブロ
ッキング層１１を堆積する。後述するように、第１のブ
ロッキング層１１は、第２のブロッキング層１２をドラ
イエッチングする際に半導体層４を保護する機能を有
し、この観点からは厚い方が望ましい。一方、半導体層
４に不純物を注入し（図４）、レーザーアニール（図
５）を行うためには、薄い方が望ましい。この相反する
条件を満足するため、第１のブロッキング層１１は、厚
さ１０〜３０nm、望ましくは厚さ１６〜２４nm、特に望
ましくは厚さ１９〜２１nm程度に形成することが望まし
い。
【００２０】次に、プラズマＣＶＤ装置を用いてシリコ
ン窒化膜（ＳｉＮ）からなる第２のブロッキング層１２
を厚さ５０〜２５０nm、望ましくは厚さ１００〜１８０
nm、特に望ましくは厚さ１３０〜１５０nm程度に堆積す
る。以上の工程により、図１に示す構造体が完成する。
ン窒化膜（ＳｉＮ）からなる第２のブロッキング層１２
を厚さ５０〜２５０nm、望ましくは厚さ１００〜１８０
nm、特に望ましくは厚さ１３０〜１５０nm程度に堆積す
る。以上の工程により、図１に示す構造体が完成する。
【００２１】次に、図２に示すように、第２のブロッキ
ング層１２上にフォトレジスト層６を形成し、透明基板
１側（裏面側）から露光する。この際、ゲート電極２が
マスクとなって、フォトレジスト層６のうちゲート電極
２に対応（対向）する部分のみが露光されない。
ング層１２上にフォトレジスト層６を形成し、透明基板
１側（裏面側）から露光する。この際、ゲート電極２が
マスクとなって、フォトレジスト層６のうちゲート電極
２に対応（対向）する部分のみが露光されない。
【００２２】フォトレジスト層６を現像し、図３に示す
ように、フォトレジスト層６のうちゲート電極２に対応
する部分のみを残存させることにより、フォトレジスト
層６をゲート電極２に同一形状にパターニングする。こ
れにより、ゲート電極２に自己整合的に形成されたレジ
ストパターン６が形成される。
ように、フォトレジスト層６のうちゲート電極２に対応
する部分のみを残存させることにより、フォトレジスト
層６をゲート電極２に同一形状にパターニングする。こ
れにより、ゲート電極２に自己整合的に形成されたレジ
ストパターン６が形成される。
【００２３】レジストパターン６をマスクとして使用し
て、ＣＦ4＋Ｏ2を反応ガスとして用いて、図４に示すよ
うに、第２のブロッキング層１２をドライエッチングす
る。反応ガスとしてＣＦ4＋Ｏ2を用いる場合は、窒化シ
リコン（ＳｉＮ）と酸化シリコン（ＳｉＯ）の選択比は
１０以上であり、第１のブロッキング層１１をほとんど
エッチングすることなく第２のブロッキング層１２をパ
ターニング可能である。これにより、ゲート電極２に自
己整合的に形成された絶縁層パターン１２が形成され
る。
て、ＣＦ4＋Ｏ2を反応ガスとして用いて、図４に示すよ
うに、第２のブロッキング層１２をドライエッチングす
る。反応ガスとしてＣＦ4＋Ｏ2を用いる場合は、窒化シ
リコン（ＳｉＮ）と酸化シリコン（ＳｉＯ）の選択比は
１０以上であり、第１のブロッキング層１１をほとんど
エッチングすることなく第２のブロッキング層１２をパ
ターニング可能である。これにより、ゲート電極２に自
己整合的に形成された絶縁層パターン１２が形成され
る。
【００２４】図４に示すように、残存している絶縁層パ
ターン１２をマスクとして用いて、イオンドーピング
（イオンインプランテーション）装置を用いて第１のブ
ロッキング層１１を貫通して半導体層４中に燐等のｐ型
不純物を注入する。第１のブロッキング層１１は前述の
ように比較的薄い膜なので、４０ｋｅＶ以下の低加速電
圧のイオンドーピング（イオンインプランテーション）
装置でもドーピング可能である。このイオンドーピング
により、ゲート電極２に対して自己整合的に形成された
チャネル領域（不純物の注入されていない真性（ｉ）半
導体領域）とｎ型高濃度のソース及びドレイン領域が形
成される。次に、ブロッキング層１２を上述と同様に反
応ガスとしてＣＦ4＋Ｏ2を用いてドライエッチングによ
り除去する。
ターン１２をマスクとして用いて、イオンドーピング
（イオンインプランテーション）装置を用いて第１のブ
ロッキング層１１を貫通して半導体層４中に燐等のｐ型
不純物を注入する。第１のブロッキング層１１は前述の
ように比較的薄い膜なので、４０ｋｅＶ以下の低加速電
圧のイオンドーピング（イオンインプランテーション）
装置でもドーピング可能である。このイオンドーピング
により、ゲート電極２に対して自己整合的に形成された
チャネル領域（不純物の注入されていない真性（ｉ）半
導体領域）とｎ型高濃度のソース及びドレイン領域が形
成される。次に、ブロッキング層１２を上述と同様に反
応ガスとしてＣＦ4＋Ｏ2を用いてドライエッチングによ
り除去する。
【００２５】次に、図５に示すように、第１のブロッキ
ング層１１を残したまま半導体層４にエキシマレーザ等
のレーザ光を照射して半導体層４をアニールし、アモル
ファスシリコンをポリシリコンに変換し、注入したｎ型
不純物を活性化する。その後、第１のブロッキング層１
１上にフォトレジストを塗布し、これを所定のマスクパ
ターンを用いて図面上側（基板表面側）側から露光し、
これを現像して、フォトレジストを素子領域上のみに残
存させる。次に、残存したフォトレジストをマスクとし
て用いて、図６に示すように第１のブロッキング層１１
及び半導体層４をパターニングし、デバイスエリアを加
工する。
ング層１１を残したまま半導体層４にエキシマレーザ等
のレーザ光を照射して半導体層４をアニールし、アモル
ファスシリコンをポリシリコンに変換し、注入したｎ型
不純物を活性化する。その後、第１のブロッキング層１
１上にフォトレジストを塗布し、これを所定のマスクパ
ターンを用いて図面上側（基板表面側）側から露光し、
これを現像して、フォトレジストを素子領域上のみに残
存させる。次に、残存したフォトレジストをマスクとし
て用いて、図６に示すように第１のブロッキング層１１
及び半導体層４をパターニングし、デバイスエリアを加
工する。
【００２６】その後、図７に示すように、透明基板１全
面にシリコン酸化膜等からなる保護層（層間絶縁層）１
５を形成し、さらに、これにコンタクトホールを形成し
てアルミニウム、アルミニウム合金等を蒸着してパター
ニングし、ソース及びドレイン電極１６を形成して、薄
膜トランジスタが完成する。
面にシリコン酸化膜等からなる保護層（層間絶縁層）１
５を形成し、さらに、これにコンタクトホールを形成し
てアルミニウム、アルミニウム合金等を蒸着してパター
ニングし、ソース及びドレイン電極１６を形成して、薄
膜トランジスタが完成する。
【００２７】本実施例によれば、ブロッキング層を酸化
膜と窒化膜の多層構造としたため、ブロッキング層をド
ライエッチングで加工可能となった。これにより、ブロ
ッキング層をパターニングする際にＢＨＦを使用する必
要がなくなり、ゲート絶縁層３を高品質に維持すること
ができ、その結果、製造される薄膜トランジスタの特性
が良好となり、しかも、歩留率が高くなる。また、製造
工程の間、半導体層４が酸化膜（第１のブロッキング層
１１）により覆われ、保護されているため、半導体層４
への不純物の侵入が防止され、不純物に強いプロセスと
なっている。
膜と窒化膜の多層構造としたため、ブロッキング層をド
ライエッチングで加工可能となった。これにより、ブロ
ッキング層をパターニングする際にＢＨＦを使用する必
要がなくなり、ゲート絶縁層３を高品質に維持すること
ができ、その結果、製造される薄膜トランジスタの特性
が良好となり、しかも、歩留率が高くなる。また、製造
工程の間、半導体層４が酸化膜（第１のブロッキング層
１１）により覆われ、保護されているため、半導体層４
への不純物の侵入が防止され、不純物に強いプロセスと
なっている。
【００２８】本実施例による効果を確認するための実験
を行った。この実験は、図８に示すように、ガラス基板
２１上にアルミニウム電極２２、シリコン窒化膜２３、
半導体層（厚さ５０nmのアモルファスシリコン層）２
４、上部アルミニウム電極２５を形成した構成におい
て、上部電極２５と下部電極２２の間に電圧を印加し、
この間に流れる電流から、シリコン窒化膜２３の欠陥密
度（個／cm2)を測定したものである。図９の破線のグラ
フはシリコン窒化膜２３とアモルファスシリコン層２４
を形成した後、この構造体を１：６のＢＨＦ液に２分間
浸した後、上部電極２５を形成した場合の特性、実線は
ＢＨＦ液による処理を実施しなかった場合の特性であ
る。
を行った。この実験は、図８に示すように、ガラス基板
２１上にアルミニウム電極２２、シリコン窒化膜２３、
半導体層（厚さ５０nmのアモルファスシリコン層）２
４、上部アルミニウム電極２５を形成した構成におい
て、上部電極２５と下部電極２２の間に電圧を印加し、
この間に流れる電流から、シリコン窒化膜２３の欠陥密
度（個／cm2)を測定したものである。図９の破線のグラ
フはシリコン窒化膜２３とアモルファスシリコン層２４
を形成した後、この構造体を１：６のＢＨＦ液に２分間
浸した後、上部電極２５を形成した場合の特性、実線は
ＢＨＦ液による処理を実施しなかった場合の特性であ
る。
【００２９】図９から明らかなように、厚さ５０nmのア
モルファスシリコン層２４が配置されているにもかかわ
らず、ＢＨＦ処理を行ったシリコン窒化膜２３の欠陥密
度はＢＨＦ処理を行わないシリコン窒化膜２３の欠陥密
度より非常に大きい。本実施例では、ＢＨＦ処理を行わ
ないので、シリコン窒化膜２３の欠陥が非常に少なくな
る。
モルファスシリコン層２４が配置されているにもかかわ
らず、ＢＨＦ処理を行ったシリコン窒化膜２３の欠陥密
度はＢＨＦ処理を行わないシリコン窒化膜２３の欠陥密
度より非常に大きい。本実施例では、ＢＨＦ処理を行わ
ないので、シリコン窒化膜２３の欠陥が非常に少なくな
る。
【００３０】上記実施例においては、アクティブマトリ
クス液晶表示の駆動回路部を構成する薄膜トランジスタ
の製造方法を説明した。この発明はこれに限定されな
い。ゲートラインとデータラインと画素電極とに接続さ
れた表示画素用の薄膜トランジスタ（表示用薄膜トラン
ジスタ）を同様の製造方法により製造してもよい。この
場合、例えば、第１のブロッキング層１１と半導体層４
を素子形状にパターニングした後で、第１のブロッキン
グ層１１のソース領域上の部分を一部エッチングする。
次に、透明基板１全面上にＩＴＯ（インジウム−チン酸
化物）等からなる透明導電膜を形成し、これをエッチン
グして図１０に示すように、ソース領域に接続された画
素電極（表示電極）１９を形成する。その後、保護層１
５を形成し（画素電極１９上は除去する）、ドレイン電
極１６を形成する。なお、表示用薄膜トランジスタを形
成する場合には、レーザーアニールを行わず半導体層４
をアモルファスシリコンのままとすることが望ましい。
オフ時の漏れ電流を低減するためである。
クス液晶表示の駆動回路部を構成する薄膜トランジスタ
の製造方法を説明した。この発明はこれに限定されな
い。ゲートラインとデータラインと画素電極とに接続さ
れた表示画素用の薄膜トランジスタ（表示用薄膜トラン
ジスタ）を同様の製造方法により製造してもよい。この
場合、例えば、第１のブロッキング層１１と半導体層４
を素子形状にパターニングした後で、第１のブロッキン
グ層１１のソース領域上の部分を一部エッチングする。
次に、透明基板１全面上にＩＴＯ（インジウム−チン酸
化物）等からなる透明導電膜を形成し、これをエッチン
グして図１０に示すように、ソース領域に接続された画
素電極（表示電極）１９を形成する。その後、保護層１
５を形成し（画素電極１９上は除去する）、ドレイン電
極１６を形成する。なお、表示用薄膜トランジスタを形
成する場合には、レーザーアニールを行わず半導体層４
をアモルファスシリコンのままとすることが望ましい。
オフ時の漏れ電流を低減するためである。
【００３１】上記実施例では、フォトレジスト層６を基
板裏面側より露光することによりゲート電極２に対し自
己整合的にレジストパターンを形成する例を示したが、
露光は所定の露光マスクを用いて基板表面側より行って
もよい（この場合は、ソース・ドレイン領域もゲート電
極に対し自己整合的に形成されなくなる）。上記実施例
では、第１のブロッキング層１１を最後まで残存させた
が、第２のブロッキング層１２と共に或いはそれを除去
した後で、除去してもよい。上記実施例では、第１、第
２のブロッキング層１１、１２として酸化膜と窒化膜を
それぞれ使用したが、例えば、第１のブロッキング層１
１として窒化膜を、第２のブロッキング層１２として酸
化膜を使用してもよい。
板裏面側より露光することによりゲート電極２に対し自
己整合的にレジストパターンを形成する例を示したが、
露光は所定の露光マスクを用いて基板表面側より行って
もよい（この場合は、ソース・ドレイン領域もゲート電
極に対し自己整合的に形成されなくなる）。上記実施例
では、第１のブロッキング層１１を最後まで残存させた
が、第２のブロッキング層１２と共に或いはそれを除去
した後で、除去してもよい。上記実施例では、第１、第
２のブロッキング層１１、１２として酸化膜と窒化膜を
それぞれ使用したが、例えば、第１のブロッキング層１
１として窒化膜を、第２のブロッキング層１２として酸
化膜を使用してもよい。
【００３２】
【発明の効果】以上説明したように、この発明によれ
ば、ゲート絶縁層を高品質に維持したまま、薄膜トラン
ジスタを製造することができ、結果として、高性能の薄
膜トランジスタを高い歩留率で製造できる。
ば、ゲート絶縁層を高品質に維持したまま、薄膜トラン
ジスタを製造することができ、結果として、高性能の薄
膜トランジスタを高い歩留率で製造できる。
【図１】この発明の一実施例にかかる薄膜トランジスタ
の製造方法による薄膜トランジスタの製造工程を示す断
面図である。
の製造方法による薄膜トランジスタの製造工程を示す断
面図である。
【図２】薄膜トランジスタの製造工程を示す断面図であ
り、図１に示す工程の次の工程を示す断面図である。
り、図１に示す工程の次の工程を示す断面図である。
【図３】薄膜トランジスタの製造工程を示す断面図であ
り、図２に示す工程の次の工程を示す断面図である。
り、図２に示す工程の次の工程を示す断面図である。
【図４】薄膜トランジスタの製造工程を示す断面図であ
り、図３に示す工程の次の工程を示す断面図である。
り、図３に示す工程の次の工程を示す断面図である。
【図５】薄膜トランジスタの製造工程を示す断面図であ
り、図４に示す工程の次の工程を示す断面図である。
り、図４に示す工程の次の工程を示す断面図である。
【図６】薄膜トランジスタの製造工程を示す断面図であ
り、図５に示す工程の次の工程を示す断面図である。
り、図５に示す工程の次の工程を示す断面図である。
【図７】この発明の一実施例にかかる薄膜トランジスタ
の製造方法により製造された薄膜トランジスタの構造を
示す断面図である。
の製造方法により製造された薄膜トランジスタの構造を
示す断面図である。
【図８】本発明の一実施例にかかる薄膜トランジスタの
製造方法による効果を確認するために使用した装置の構
造を示す断面図である。
製造方法による効果を確認するために使用した装置の構
造を示す断面図である。
【図９】図８に示す構造体を用いて、窒化膜の欠陥密度
を測定した場合の特性図であり、破線はＢＨＦ処理を行
った場合の測定結果、実線はＢＨＦ処理を行わなかった
場合の測定結果である。
を測定した場合の特性図であり、破線はＢＨＦ処理を行
った場合の測定結果、実線はＢＨＦ処理を行わなかった
場合の測定結果である。
【図１０】この発明の一実施例により製造された表示用
薄膜トランジスタの構造を示す断面図である
薄膜トランジスタの構造を示す断面図である
【図１１】従来のボトムゲート型薄膜トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１２】従来のボトムゲート型薄膜トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１３】従来のボトムゲート型薄膜トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１４】従来のボトムゲート型薄膜トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１５】従来のボトムゲート型薄膜トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１６】従来のボトムゲート型薄膜トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１７】従来のボトムゲート型薄膜トランジスタの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
１・・・透明基板、２・・・ゲート電極、３・・・ゲート絶縁層
（ＳｉＮ）、４・・・半導体層（Ｓｉ）、６・・・フォトレジ
スト層、１１・・・第１のブロッキング層（ＳｉＯ）、１
２・・・第２のブロッキング層（ＳｉＮ）、１５・・・層間絶
縁層、１６・・・ソース・ドレイン電極、１９・・・画素電
極、２１・・・ガラス基板、２２・・・下部電極、２３・・・シ
リコン窒化膜、２４・・・アモルファスシリコン層、２５・
・・上部電極、１０１・・・透明基板、１０２・・・ゲート電
極、１０３・・・ゲート絶縁層、１０４・・・半導体層、１０
５・・・ブロッキング層、１０６・・・フォトレジスト層
（ＳｉＮ）、４・・・半導体層（Ｓｉ）、６・・・フォトレジ
スト層、１１・・・第１のブロッキング層（ＳｉＯ）、１
２・・・第２のブロッキング層（ＳｉＮ）、１５・・・層間絶
縁層、１６・・・ソース・ドレイン電極、１９・・・画素電
極、２１・・・ガラス基板、２２・・・下部電極、２３・・・シ
リコン窒化膜、２４・・・アモルファスシリコン層、２５・
・・上部電極、１０１・・・透明基板、１０２・・・ゲート電
極、１０３・・・ゲート絶縁層、１０４・・・半導体層、１０
５・・・ブロッキング層、１０６・・・フォトレジスト層
Claims (9)
- 【請求項１】基板上にゲート電極、ゲート絶縁層、半導
体層、第１の絶縁層、前記第１の絶縁層と材質の異なる
第２の絶縁層を順次形成する工程と、 前記第１の絶縁層により前記半導体層を保護しつつ前記
第２の絶縁層をドライエッチングにより所定形状にパタ
ーニングするドライエッチング工程と、 パターニングされた前記第２の絶縁層をマスクとして、
前記半導体層中に不純物を拡散する拡散工程と、 前記半導体層を所定の素子形状にパターニングする工程
と、 パターニングされた前記半導体層上に絶縁性の保護層を
形成する工程と、 該保護層にコンタクトホールを形成し、このコンタクト
ホールを介して前記半導体層のソース領域及びドレイン
領域に接続されたソース電極及びドレイン電極を形成す
る工程とを備えることを特徴とする薄膜トランジスタの
製造方法。 - 【請求項２】前記ゲート絶縁層は窒化シリコンから形成
され、前記半導体層はシリコンから構成され、前記第１
の絶縁層は酸化シリコンから形成され、前記第２の絶縁
層は窒化シリコンから形成され、前記ドライエッチング
工程は反応ガスとしてＣＦ4＋Ｏ2を使用することを特徴
とする請求項１記載の薄膜トランジスタの製造方法。 - 【請求項３】前記ゲート絶縁層は窒化シリコンから形成
され、前記第１の絶縁層は厚さ１０〜３０nmの酸化シリ
コンから形成され、前記第２の絶縁層は厚さ１００〜２
００nmの窒化シリコンから形成され、前記ドライエッチ
ング工程は反応ガスとしてＣＦ4＋Ｏ2を使用することを
特徴とする請求項１記載の薄膜トランジスタの製造方
法。 - 【請求項４】前記半導体層をパターニングする工程は、
前記第１の絶縁層と前記半導体層を同一のエッチングマ
スクを用いて実質的に同一形状にパターニングする工程
を含み、 前記保護層を形成する工程は、前記第１の絶縁層を残存
したまま、前記第１の絶縁層上に前記保護層を形成する
工程であることを特徴とする請求項１、２又は３に記載
の薄膜トランジスタの製造方法。 - 【請求項５】前記拡散工程は、前記第１の絶縁層を貫通
して前記半導体層中に不純物を注入する工程であり、 さらに、前記第１の絶縁層を介して不純物が注入された
前記半導体層をアニールする工程を含むことを特徴とす
る請求項１、２、３又は４に記載の薄膜トランジスタの
製造方法。 - 【請求項６】前記半導体層はアモルファスシリコンから
形成され、 更に、前記第１の絶縁層を介して前記不純物が注入され
た半導体層にレーザを照射して、前記アモルファスシリ
コンをポリシリコンに変換する工程を含むことを特徴と
する請求項１ないし５の何れか１つに記載の薄膜トラン
ジスタの製造方法。 - 【請求項７】前記第２の絶縁層上にフォトレジスト層を
形成する工程と、 前記ゲート電極をマスクとして使用して、前記フォトレ
ジスト層を前記基板側より露光する工程とをさらに含
み、 前記ドライエッチング工程は、露光された前記フォトレ
ジスト層をマスクとして用いて前記第２の絶縁層をドラ
イエッチングすることにより、前記ゲート電極に対して
自己整合された第２の絶縁層を残存させる工程であるこ
とを特徴とする請求項１ないし６の何れか１つに記載の
薄膜トランジスタの製造方法。 - 【請求項８】基板上にゲート電極、ゲート絶縁層、半導
体層、第１の絶縁層、前記第１の絶縁層と材質の異なる
第２の絶縁層、フォトレジスト層を形成する工程と、 前記フォトレジスト層を前記基板側から露光し、現像す
ることにより、前記ゲート電極に対し自己整合的に形成
されたフォトレジストパターンを形成する工程と、 前記フォトレジストパターンをマスクとして、前記第１
と第２の絶縁層に対し異なったエッチングレートを有す
る反応ガスを用いて前記第２の絶縁層をドライエッチン
グすることにより前記ゲート電極に対し自己整合的に形
成された絶縁層パターンを形成する工程と、 前記絶縁層パターンをマスクとして、前記半導体層中に
不純物を注入する不純物注入工程と、 前記第１の絶縁層と前記半導体層を素子形状にパターニ
ングする工程と、 前記第１の絶縁層上に層間絶縁層を形成する工程と、 前記層間絶縁層を介して前記半導体層に接続された電極
を形成する工程を有することを特徴とする半導体素子の
製造方法。 - 【請求項９】前記ゲート絶縁層は窒化シリコンから形成
され、前記半導体層はアモルファスシリコンから構成さ
れ、前記第１の絶縁層は厚さ１０〜３０nmの酸化シリコ
ンから形成され、前記第２の絶縁層は厚さ１００〜２０
０nmの窒化シリコンから形成され、前記ドライエッチン
グ工程は反応ガスとしてＣＦ4＋Ｏ2を使用し、前記不純
物注入工程は、前記第１の絶縁層を貫通して前記半導体
層中に不純物を注入し、 さらに、前記第１の絶縁層を介して前記半導体層をレー
ザーアニールする工程を含むことを特徴とする請求項８
記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8359394A JP3358284B2 (ja) | 1994-03-31 | 1994-03-31 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8359394A JP3358284B2 (ja) | 1994-03-31 | 1994-03-31 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273342A true JPH07273342A (ja) | 1995-10-20 |
| JP3358284B2 JP3358284B2 (ja) | 2002-12-16 |
Family
ID=13806795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8359394A Expired - Fee Related JP3358284B2 (ja) | 1994-03-31 | 1994-03-31 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3358284B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001291870A (ja) * | 2000-04-06 | 2001-10-19 | Sony Corp | 薄膜トランジスタ及びその製造方法 |
| JP2006100760A (ja) * | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7320905B2 (en) | 1998-08-21 | 2008-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same |
| JP2015167262A (ja) * | 2015-06-22 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1994
- 1994-03-31 JP JP8359394A patent/JP3358284B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7320905B2 (en) | 1998-08-21 | 2008-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same |
| JP2001291870A (ja) * | 2000-04-06 | 2001-10-19 | Sony Corp | 薄膜トランジスタ及びその製造方法 |
| JP2006100760A (ja) * | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JP2015167262A (ja) * | 2015-06-22 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3358284B2 (ja) | 2002-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100285020B1 (ko) | 반도체장치 제작방법 | |
| JP3398453B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH07335906A (ja) | 薄膜状半導体装置およびその作製方法 | |
| JP2905680B2 (ja) | 薄膜トランジスターの製造方法 | |
| KR0178775B1 (ko) | 액티브매트릭스 기판의 제조방법 | |
| JP3412277B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3282582B2 (ja) | トップゲート型薄膜トランジスタ及びその製造方法 | |
| JP3122177B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JPH09139503A (ja) | 逆スタガ型薄膜トランジスタおよびその製造方法と、それを用いた液晶表示装置 | |
| JP3358284B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS6113670A (ja) | 薄膜電界効果トランジスタの製造方法およびその方法によつて得られるトランジスタ | |
| JPH05152325A (ja) | 薄膜トランジスタの製造方法 | |
| JP3210196B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JP3398665B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2630195B2 (ja) | 薄膜電界効果トランジスタとその製造方法 | |
| JP3923600B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2004336073A (ja) | トップゲート型薄膜トランジスタ及びその製造方法 | |
| JP4160174B2 (ja) | 半導体装置 | |
| JP3146636B2 (ja) | 低濃度不純物導入領域を備える薄膜トランジスタの製造方法 | |
| JP2716035B2 (ja) | 薄膜電界効果トランジスタ | |
| JPH09326495A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2002026332A (ja) | 薄膜トランジスタの製造方法 | |
| JPH06252402A (ja) | 薄膜トランジスタの製造方法 | |
| KR0172880B1 (ko) | 액정표시장치의 제조방법 | |
| JPH09213962A (ja) | 薄膜トランジスタおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |