JPH07273619A - バッファ回路 - Google Patents
バッファ回路Info
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- JPH07273619A JPH07273619A JP6063809A JP6380994A JPH07273619A JP H07273619 A JPH07273619 A JP H07273619A JP 6063809 A JP6063809 A JP 6063809A JP 6380994 A JP6380994 A JP 6380994A JP H07273619 A JPH07273619 A JP H07273619A
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Abstract
(57)【要約】
【目的】スキューの発生を防止し、タイミングマージン
を小さくすることができ、高速化を図ることができるバ
ッファ回路を実現する。 【構成】入力ゲート段を構成するＣＭＯインバータ１の
出力と同相出力ゲート段であるＣＭＯＳインバータ２の
入力との間に、信号経路としてＣＭＯＳインバータ３と
並列的に、ＣＭＯＳインバータ１の出力信号と同相の信
号を出力するプッシュプル回路２０を設け、同相出力と
逆相出力へのゲート段数を共に３段と等しくする。その
結果、同相出力および逆相出力の遅延時間差をなくすこ
とができ、スキューの発生を防止できる。
を小さくすることができ、高速化を図ることができるバ
ッファ回路を実現する。 【構成】入力ゲート段を構成するＣＭＯインバータ１の
出力と同相出力ゲート段であるＣＭＯＳインバータ２の
入力との間に、信号経路としてＣＭＯＳインバータ３と
並列的に、ＣＭＯＳインバータ１の出力信号と同相の信
号を出力するプッシュプル回路２０を設け、同相出力と
逆相出力へのゲート段数を共に３段と等しくする。その
結果、同相出力および逆相出力の遅延時間差をなくすこ
とができ、スキューの発生を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、デコーダ回路等に適用
されるバッファ回路に関するものである。
されるバッファ回路に関するものである。
【０００２】
【従来の技術】図８は、従来のバッファ回路の構成例を
示す回路図である。このバッファ回路は、電源電圧ＶDD
の供給ラインと接地ラインとの間に直列に接続され、ゲ
ート同士が接続されたＰＭＯＳトランジスタＰＴおよび
ＮＭＯＳトランジスタＮＴからなるゲート回路としての
ＣＭＯＳインバータ１、２、３および４により構成され
ている。
示す回路図である。このバッファ回路は、電源電圧ＶDD
の供給ラインと接地ラインとの間に直列に接続され、ゲ
ート同士が接続されたＰＭＯＳトランジスタＰＴおよび
ＮＭＯＳトランジスタＮＴからなるゲート回路としての
ＣＭＯＳインバータ１、２、３および４により構成され
ている。
【０００３】ＣＭＯＳインバータ１に対してＣＭＯＳイ
ンバータ２と、ＣＭＯＳインバータ３およびＣＭＯＳイ
ンバータ４とが並列に接続されている。そして、入力信
号ＡがＣＭＯＳインバータ１に入力され、同相出力Ａが
ＣＭＯＳインバータ２の出力から得られる。また、ＣＭ
ＯＳインバータ１の出力とＣＭＯＳインバータ２の入力
との接続中点であるノードＮ１がＣＭＯＳインバータ３
の入力に接続され、逆相出力Ａ がＣＭＯＳインバータ
４の出力から得られる。
ンバータ２と、ＣＭＯＳインバータ３およびＣＭＯＳイ
ンバータ４とが並列に接続されている。そして、入力信
号ＡがＣＭＯＳインバータ１に入力され、同相出力Ａが
ＣＭＯＳインバータ２の出力から得られる。また、ＣＭ
ＯＳインバータ１の出力とＣＭＯＳインバータ２の入力
との接続中点であるノードＮ１がＣＭＯＳインバータ３
の入力に接続され、逆相出力Ａ がＣＭＯＳインバータ
４の出力から得られる。
【０００４】このように図８のバッファ回路では、入力
信号ＡがＣＭＯＳインバータ１およびＣＭＯＳインバー
タ２の２段のゲート回路を通過することにより同相出力
Ａが得られ、ＣＭＯＳインバータ１、ＣＭＯＳインバー
タ３およびＣＭＯＳインバータ４の３段のゲート回路を
通過することにより逆相出力Ａ が得られる。
信号ＡがＣＭＯＳインバータ１およびＣＭＯＳインバー
タ２の２段のゲート回路を通過することにより同相出力
Ａが得られ、ＣＭＯＳインバータ１、ＣＭＯＳインバー
タ３およびＣＭＯＳインバータ４の３段のゲート回路を
通過することにより逆相出力Ａ が得られる。
【０００５】
【発明が解決しようとする課題】上述したように、従来
のバッファ回路は、信号が通過するゲート段数が同相出
力より逆相出力の方が１段多いことから、逆相出力はゲ
ート１段分遅延時間が大きくなる。その結果、スキュー
等の問題が生じる。以下に、この問題について、図８の
回路をデコーダ回路に適用した場合を例に、図９および
図１０を参照しながらより具体的に説明する。
のバッファ回路は、信号が通過するゲート段数が同相出
力より逆相出力の方が１段多いことから、逆相出力はゲ
ート１段分遅延時間が大きくなる。その結果、スキュー
等の問題が生じる。以下に、この問題について、図８の
回路をデコーダ回路に適用した場合を例に、図９および
図１０を参照しながらより具体的に説明する。
【０００６】図９は、図８のバッファ回路を２段並列に
配置して２入力Ａ０およびＡ１に対応したデコーダ回路
の構成例を示している。この回路では、図中下段側に位
置する信号Ａ０の入力段のＣＭＯＳインバータ４−０の
出力および図中上段側に位置する信号Ａ１の入力段のＣ
ＭＯＳインバータ４−１の出力が２入力ナンドゲート５
の入力にそれぞれ接続されている。また、信号Ａ０の入
力段のＣＭＯＳインバータ２ー０の出力および信号Ａ１
の入力段のＣＭＯＳインバータ４−１の出力が２入力ナ
ンドゲート６の入力にそれぞれ接続され、信号Ａ０の入
力段のＣＭＯＳインバータ４ー０の出力および信号Ａ１
の入力段のＣＭＯＳインバータ２−１の出力が２入力ナ
ンドゲート７の入力にそれぞれ接続され、信号Ａ０の入
力段のＣＭＯＳインバータ２ー０の出力および信号Ａ１
の入力段のＣＭＯＳインバータ２−１の出力が２入力ナ
ンドゲート８の入力にそれぞれ接続されている。そし
て、各ナンドゲート５〜８の出力はインバータ９〜１２
の入力にそれぞれ接続され、各インバータ９〜１２から
デコーダ出力Ｗ０〜Ｗ３が得られる。
配置して２入力Ａ０およびＡ１に対応したデコーダ回路
の構成例を示している。この回路では、図中下段側に位
置する信号Ａ０の入力段のＣＭＯＳインバータ４−０の
出力および図中上段側に位置する信号Ａ１の入力段のＣ
ＭＯＳインバータ４−１の出力が２入力ナンドゲート５
の入力にそれぞれ接続されている。また、信号Ａ０の入
力段のＣＭＯＳインバータ２ー０の出力および信号Ａ１
の入力段のＣＭＯＳインバータ４−１の出力が２入力ナ
ンドゲート６の入力にそれぞれ接続され、信号Ａ０の入
力段のＣＭＯＳインバータ４ー０の出力および信号Ａ１
の入力段のＣＭＯＳインバータ２−１の出力が２入力ナ
ンドゲート７の入力にそれぞれ接続され、信号Ａ０の入
力段のＣＭＯＳインバータ２ー０の出力および信号Ａ１
の入力段のＣＭＯＳインバータ２−１の出力が２入力ナ
ンドゲート８の入力にそれぞれ接続されている。そし
て、各ナンドゲート５〜８の出力はインバータ９〜１２
の入力にそれぞれ接続され、各インバータ９〜１２から
デコーダ出力Ｗ０〜Ｗ３が得られる。
【０００７】このような構成において、たとえば図１０
に示すように、ローレベルにあった入力信号Ａ０および
Ａ１が同時にハイレベルに遷移した場合、デコーダ出力
Ｗ０はハイレベルからローレベルに変化し、デコーダ出
力Ｗ３はローレベルからハイレベルに変化する。しか
し、デコーダ出力Ｗ０を得るための信号経路のゲート段
数は５段で、デコーダ出力Ｗ３を得るための信号経路の
ゲート段数は４段であることから、デコーダ出力はＷ３
が最も早く変化し、Ｗ０が最も遅く変化する。つまり、
スキューが存在することになる。
に示すように、ローレベルにあった入力信号Ａ０および
Ａ１が同時にハイレベルに遷移した場合、デコーダ出力
Ｗ０はハイレベルからローレベルに変化し、デコーダ出
力Ｗ３はローレベルからハイレベルに変化する。しか
し、デコーダ出力Ｗ０を得るための信号経路のゲート段
数は５段で、デコーダ出力Ｗ３を得るための信号経路の
ゲート段数は４段であることから、デコーダ出力はＷ３
が最も早く変化し、Ｗ０が最も遅く変化する。つまり、
スキューが存在することになる。
【０００８】実際この場合、全てのナンドゲート５〜８
の出力がハイレベルになる時間があり、図９に示すよう
に、デコーダ出力Ｗ１およびＷ２ではゲート遅延１段分
のグリッチが発生し、全てのデコーダ出力Ｗ０〜Ｗ３が
ハイレベルとなってしまう。したがって、デコーダ出力
Ｗ３が確定してからデコーダ出力Ｗ０が確定するまでの
期間は、デコーダ出力が確定しないことになる。このよ
うに、図９のデコーダ回路では、出力Ｗ０〜Ｗ３がアク
ティブあるいは非アクティブになるタイミングがばらつ
くことになることから、その分タイミングマージンをと
る必要、たとえばアドレス入力のホールドタイムをより
大きくしなければならないなど、高速化の妨げとなる。
の出力がハイレベルになる時間があり、図９に示すよう
に、デコーダ出力Ｗ１およびＷ２ではゲート遅延１段分
のグリッチが発生し、全てのデコーダ出力Ｗ０〜Ｗ３が
ハイレベルとなってしまう。したがって、デコーダ出力
Ｗ３が確定してからデコーダ出力Ｗ０が確定するまでの
期間は、デコーダ出力が確定しないことになる。このよ
うに、図９のデコーダ回路では、出力Ｗ０〜Ｗ３がアク
ティブあるいは非アクティブになるタイミングがばらつ
くことになることから、その分タイミングマージンをと
る必要、たとえばアドレス入力のホールドタイムをより
大きくしなければならないなど、高速化の妨げとなる。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、スキューの発生を防止し、タイ
ミングマージンを小さくすることができ、高速化を図る
ことができるバッファ回路を提供することにある。
のであり、その目的は、スキューの発生を防止し、タイ
ミングマージンを小さくすることができ、高速化を図る
ことができるバッファ回路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明のバッファ回路は、入力信号を受けて、当該
入力信号と逆相の信号を出力する第１のゲート回路と、
上記第１のゲート回路の出力信号を入力し、入力した信
号と逆相の信号を得、上記同相出力とする第２のゲート
回路と、上記第１のゲート回路の出力信号を入力し、入
力した信号と逆相の信号を出力する第３のゲート回路
と、上記第３のゲート回路の出力信号を入力し、入力し
た信号と逆相の信号を得、上記逆相出力とする第４のゲ
ート回路と、上記第１のゲート回路から上記第２のゲー
ト回路に出力された信号を、少なくとも上記第３のゲー
ト回路の信号通過時間に応じた時間だけ遅延させて上記
第２のゲート回路に入力させる時間調整回路とを有す
る。
め、本発明のバッファ回路は、入力信号を受けて、当該
入力信号と逆相の信号を出力する第１のゲート回路と、
上記第１のゲート回路の出力信号を入力し、入力した信
号と逆相の信号を得、上記同相出力とする第２のゲート
回路と、上記第１のゲート回路の出力信号を入力し、入
力した信号と逆相の信号を出力する第３のゲート回路
と、上記第３のゲート回路の出力信号を入力し、入力し
た信号と逆相の信号を得、上記逆相出力とする第４のゲ
ート回路と、上記第１のゲート回路から上記第２のゲー
ト回路に出力された信号を、少なくとも上記第３のゲー
ト回路の信号通過時間に応じた時間だけ遅延させて上記
第２のゲート回路に入力させる時間調整回路とを有す
る。
【００１１】また、本発明のバッファ回路の時間調整回
路は、第１のゲート回路の出力信号と同相の信号を出力
するバッファにより構成されている。
路は、第１のゲート回路の出力信号と同相の信号を出力
するバッファにより構成されている。
【００１２】
【作用】本発明のバッファ回路によれば、入力信号は第
１のゲート回路に入力され、第１のゲートから入力信号
と逆相の信号が時間調整回路および第３のゲート回路に
出力される。時間調整回路では、入力された第１のゲー
ト回路の出力信号が、少なくとも第３のゲート回路の信
号通過時間に応じた時間分遅延される。そして、遅延さ
れた信号は、第１のゲート回路の出力信号と同相の信号
で第２のゲート回路に入力される。第２のゲート回路で
は、入力された信号の逆相の信号が得られる。その結
果、第２のゲート回路からは入力信号と同相の信号が出
力される。また、第３の回路では、入力された第１のゲ
ート回路の出力信号と逆相の信号が得られ、この信号は
第４のゲート回路に出力される。第４のゲート回路で
は、入力された信号の逆相の信号が得られる。その結
果、第４のゲート回路からは入力信号と逆相の信号が出
力される。
１のゲート回路に入力され、第１のゲートから入力信号
と逆相の信号が時間調整回路および第３のゲート回路に
出力される。時間調整回路では、入力された第１のゲー
ト回路の出力信号が、少なくとも第３のゲート回路の信
号通過時間に応じた時間分遅延される。そして、遅延さ
れた信号は、第１のゲート回路の出力信号と同相の信号
で第２のゲート回路に入力される。第２のゲート回路で
は、入力された信号の逆相の信号が得られる。その結
果、第２のゲート回路からは入力信号と同相の信号が出
力される。また、第３の回路では、入力された第１のゲ
ート回路の出力信号と逆相の信号が得られ、この信号は
第４のゲート回路に出力される。第４のゲート回路で
は、入力された信号の逆相の信号が得られる。その結
果、第４のゲート回路からは入力信号と逆相の信号が出
力される。
【００１３】以上のように本バッファ回路では、信号入
力端から同相出力までの信号経路には、第１のゲート回
路、時間調整回路および第２のゲート回路の３段のゲー
ト回路が存在する。また、信号入力端から逆相出力まで
の信号経路には、第１のゲート回路、第３のゲート回路
および第４のゲート回路の３段のゲート回路が存在す
る。このように、本バッファ回路においては、同相出力
と逆相出力へのゲート段数が共に３段と等しくなってい
ることから、同相出力および逆相出力に遅延時間差がな
く、スキューの発生が防止される。
力端から同相出力までの信号経路には、第１のゲート回
路、時間調整回路および第２のゲート回路の３段のゲー
ト回路が存在する。また、信号入力端から逆相出力まで
の信号経路には、第１のゲート回路、第３のゲート回路
および第４のゲート回路の３段のゲート回路が存在す
る。このように、本バッファ回路においては、同相出力
と逆相出力へのゲート段数が共に３段と等しくなってい
ることから、同相出力および逆相出力に遅延時間差がな
く、スキューの発生が防止される。
【００１４】
【実施例１】図１は、本発明に係るバッファ回路の第１
の実施例を示す回路図であって、従来例を示す図８と同
一構成部分は同一符号をもって表す。すなわち、１〜４
はゲート回路としてのＣＭＯＳインバータ、２０は時間
調整回路としてのプッシュプル回路、３０はレベル調整
回路、ＶDDは電源電圧をそれぞれ示している。
の実施例を示す回路図であって、従来例を示す図８と同
一構成部分は同一符号をもって表す。すなわち、１〜４
はゲート回路としてのＣＭＯＳインバータ、２０は時間
調整回路としてのプッシュプル回路、３０はレベル調整
回路、ＶDDは電源電圧をそれぞれ示している。
【００１５】プッシュプル回路２０は、電源電圧ＶDDの
供給ラインと接地ラインとの間に直列に接続されたＮＭ
ＯＳトランジスタＮＴ２１およびＮＴ２２により構成さ
れ、入力ゲート段を構成するＣＭＯインバータ１の出力
と同相出力ゲート段であるＣＭＯＳインバータ２の入力
との間に、信号経路としてＣＭＯＳインバータ３と並列
的になるように接続されており、ＣＭＯＳインバータ１
の出力信号と同相の信号を出力する。
供給ラインと接地ラインとの間に直列に接続されたＮＭ
ＯＳトランジスタＮＴ２１およびＮＴ２２により構成さ
れ、入力ゲート段を構成するＣＭＯインバータ１の出力
と同相出力ゲート段であるＣＭＯＳインバータ２の入力
との間に、信号経路としてＣＭＯＳインバータ３と並列
的になるように接続されており、ＣＭＯＳインバータ１
の出力信号と同相の信号を出力する。
【００１６】プッシュプル回路２０のＮＭＯＳトランジ
スタＮＴ２１のゲートはＣＭＯＳインバータ１のＰＭＯ
ＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ
１のドレイン同士の接続中点に接続されるノードＮＤ１
に接続されている。このノードＮ１はＣＭＯＳインバー
タ３の入力であるＰＭＯＳトランジスタＰＴ３およびＮ
ＭＯＳトランジスタＮＴ３のゲート同士の接続中点に接
続されている。ＮＭＯＳトランジスタＮＴ２２のゲート
は入力信号Ａの入力ノードＮINに接続されている。そし
て、ＮＭＯＳトランジスタＮＴ２１とＮＴ２２との接続
中点がＣＭＯＳインバータ２の入力であるＰＭＯＳトラ
ンジスタＰＴ２およびＮＭＯＳトランジスタＮＴ２のゲ
ート同士の接続中点に接続されている。
スタＮＴ２１のゲートはＣＭＯＳインバータ１のＰＭＯ
ＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ
１のドレイン同士の接続中点に接続されるノードＮＤ１
に接続されている。このノードＮ１はＣＭＯＳインバー
タ３の入力であるＰＭＯＳトランジスタＰＴ３およびＮ
ＭＯＳトランジスタＮＴ３のゲート同士の接続中点に接
続されている。ＮＭＯＳトランジスタＮＴ２２のゲート
は入力信号Ａの入力ノードＮINに接続されている。そし
て、ＮＭＯＳトランジスタＮＴ２１とＮＴ２２との接続
中点がＣＭＯＳインバータ２の入力であるＰＭＯＳトラ
ンジスタＰＴ２およびＮＭＯＳトランジスタＮＴ２のゲ
ート同士の接続中点に接続されている。
【００１７】レベル調整回路３０は、電源電圧ＶDDの供
給ラインとプッシュプル回路２０の出力およびＣＭＯＳ
インバータ２の入力の接続中点であるノードＮ２との間
に接続されたＰＭＯＳトランジスタＰＴ３１により構成
され、プッシュプル回路２０のハイレベルの出力信号レ
ベルを電圧電圧ＶDDレベルに保持させてＣＭＯＳインバ
ータ２に入力させる。レベル調整回路３０のＰＭＯＳト
ランジスタＰＴ３１のゲートは逆相出力経路に配置され
たＣＭＯＳインバータ３の出力とＣＭＯＳインバータ４
の入力との接続中点であるノードＮ３に接続されてい
る。したがって、ＰＭＯＳトランジスタＰＴ３１は、Ｃ
ＭＯＳインバータ３の出力信号レベルがローレベル（接
地レベル）のときに導通状態となりノードＮ２に電源電
圧ＶDDを供給し、ＣＭＯＳインバータ２への入力信号レ
ベルをＶDDレベルに引き上げる。このとき、入力信号Ａ
はローレベルでＣＭＯＳインバータ１の出力信号レベル
はハイレベルにあることから、プッシュプル回路２０の
ＮＭＯＳトランジスタＮＴ２１が導通状態にあり、プッ
シュプル回路２０の出力レベルはハイレベルであるが、
実際のレベルは電源電圧ＶDDレベルからＮＭＯＳトラン
ジスタＮＴ２１のしきい値電圧ＶTH分下がったレベル
（ＶDD−ＶTH）である。
給ラインとプッシュプル回路２０の出力およびＣＭＯＳ
インバータ２の入力の接続中点であるノードＮ２との間
に接続されたＰＭＯＳトランジスタＰＴ３１により構成
され、プッシュプル回路２０のハイレベルの出力信号レ
ベルを電圧電圧ＶDDレベルに保持させてＣＭＯＳインバ
ータ２に入力させる。レベル調整回路３０のＰＭＯＳト
ランジスタＰＴ３１のゲートは逆相出力経路に配置され
たＣＭＯＳインバータ３の出力とＣＭＯＳインバータ４
の入力との接続中点であるノードＮ３に接続されてい
る。したがって、ＰＭＯＳトランジスタＰＴ３１は、Ｃ
ＭＯＳインバータ３の出力信号レベルがローレベル（接
地レベル）のときに導通状態となりノードＮ２に電源電
圧ＶDDを供給し、ＣＭＯＳインバータ２への入力信号レ
ベルをＶDDレベルに引き上げる。このとき、入力信号Ａ
はローレベルでＣＭＯＳインバータ１の出力信号レベル
はハイレベルにあることから、プッシュプル回路２０の
ＮＭＯＳトランジスタＮＴ２１が導通状態にあり、プッ
シュプル回路２０の出力レベルはハイレベルであるが、
実際のレベルは電源電圧ＶDDレベルからＮＭＯＳトラン
ジスタＮＴ２１のしきい値電圧ＶTH分下がったレベル
（ＶDD−ＶTH）である。
【００１８】次に、上記構成による動作を説明する。入
力ノードＮINに入力された信号Ａは、ＣＭＯＳインバー
タ１およびプッシュプル回路２０に入力される。
力ノードＮINに入力された信号Ａは、ＣＭＯＳインバー
タ１およびプッシュプル回路２０に入力される。
【００１９】ここで、たとえば入力信号Ａのレベルがロ
ーレベルの場合には、ＣＭＯＳインバータ１のＰＭＯＳ
トランジスタＰＴ１が導通状態となり、ＮＭＯＳトラン
ジスタＮＴ１が非導通状態となる。その結果、ＣＭＯＳ
インバータ１の出力はＶDDレベル、すなわちハイレベル
でプッシュプル回路２０およびＣＭＯＳインバータ３に
出力される。
ーレベルの場合には、ＣＭＯＳインバータ１のＰＭＯＳ
トランジスタＰＴ１が導通状態となり、ＮＭＯＳトラン
ジスタＮＴ１が非導通状態となる。その結果、ＣＭＯＳ
インバータ１の出力はＶDDレベル、すなわちハイレベル
でプッシュプル回路２０およびＣＭＯＳインバータ３に
出力される。
【００２０】プッシュプル回路２０では、ローレベルの
信号Ａの入力に伴いＮＭＯＳトランジスタＮＴ２２は非
導通状態に保持され、ハイレベルのＣＭＯＳインバータ
１の出力信号の入力に伴い、ＮＭＯＳトランジスタＮＴ
２１は導通状態となる。その結果、プッシュプル回路２
０の出力レベルはＣＭＯＳインバータ１の出力と同相
で、ハイレベルであるが、実際のレベルは電源電圧ＶDD
レベルからＮＭＯＳトランジスタＮＴ２１のしきい値電
圧ＶTH分下がったレベル（ＶDD−ＶTH）で出力される。
信号Ａの入力に伴いＮＭＯＳトランジスタＮＴ２２は非
導通状態に保持され、ハイレベルのＣＭＯＳインバータ
１の出力信号の入力に伴い、ＮＭＯＳトランジスタＮＴ
２１は導通状態となる。その結果、プッシュプル回路２
０の出力レベルはＣＭＯＳインバータ１の出力と同相
で、ハイレベルであるが、実際のレベルは電源電圧ＶDD
レベルからＮＭＯＳトランジスタＮＴ２１のしきい値電
圧ＶTH分下がったレベル（ＶDD−ＶTH）で出力される。
【００２１】また、ＣＭＯＳインバータ３では、ハイレ
ベルのＣＭＯＳインバータ１の出力信号の入力に伴い、
ＰＭＯＳトランジスタＰＴ３は非導通状態となり、ＮＭ
ＯＳトランジスタＮＴ３は導通状態となる。その結果、
ＣＭＯＳインバータ３の出力は接地レベル、すなわちロ
ーレベルでレベル調整回路３０およびＣＭＯＳインバー
タ４に出力される。
ベルのＣＭＯＳインバータ１の出力信号の入力に伴い、
ＰＭＯＳトランジスタＰＴ３は非導通状態となり、ＮＭ
ＯＳトランジスタＮＴ３は導通状態となる。その結果、
ＣＭＯＳインバータ３の出力は接地レベル、すなわちロ
ーレベルでレベル調整回路３０およびＣＭＯＳインバー
タ４に出力される。
【００２２】レベル調整回路３０では、ローレベルのＣ
ＭＯＳインバータ３の出力信号の入力に伴い、ＰＭＯＳ
トランジスタＰＴ３１が導通状態となる。その結果、ノ
ードＮ２に電源電圧ＶDDが供給され、プッシュプル回路
２０の出力信号レベル（ＶDD−ＶTH）がＶDDレベルに引
き上げられてＣＭＯＳインバータ２に入力される。
ＭＯＳインバータ３の出力信号の入力に伴い、ＰＭＯＳ
トランジスタＰＴ３１が導通状態となる。その結果、ノ
ードＮ２に電源電圧ＶDDが供給され、プッシュプル回路
２０の出力信号レベル（ＶDD−ＶTH）がＶDDレベルに引
き上げられてＣＭＯＳインバータ２に入力される。
【００２３】ＣＭＯＳインバータ２では、ハイレベルの
信号の入力に伴い、ＰＭＯＳトランジスタＰＴ２が非導
通状態となり、ＮＭＯＳトランジスタＮＴ２が導通状態
となる。その結果、ＣＭＯＳインバータ２からは入力信
号Ａと同相のローレベルの信号Ａが出力される。また、
ＣＭＯＳインバータ４では、ローレベルのＣＭＯＳイン
バータ３の出力信号の入力に伴い、ＰＭＯＳトランジス
タＰＴ４は導通状態となり、ＮＭＯＳトランジスタＮＴ
４は非導通状態となる。その結果、ＣＭＯＳインバータ
４からは入力信号Ａとは逆相のハイレベルの信号Ａ が
出力される。
信号の入力に伴い、ＰＭＯＳトランジスタＰＴ２が非導
通状態となり、ＮＭＯＳトランジスタＮＴ２が導通状態
となる。その結果、ＣＭＯＳインバータ２からは入力信
号Ａと同相のローレベルの信号Ａが出力される。また、
ＣＭＯＳインバータ４では、ローレベルのＣＭＯＳイン
バータ３の出力信号の入力に伴い、ＰＭＯＳトランジス
タＰＴ４は導通状態となり、ＮＭＯＳトランジスタＮＴ
４は非導通状態となる。その結果、ＣＭＯＳインバータ
４からは入力信号Ａとは逆相のハイレベルの信号Ａ が
出力される。
【００２４】一方、入力信号Ａのレベルがハイレベルの
場合には、ＣＭＯＳインバータ１のＰＭＯＳトランジス
タＰＴ１が非導通状態となり、ＮＭＯＳトランジスタＮ
Ｔ１が導通状態となる。その結果、ＣＭＯＳインバータ
１の出力は接地レベル、すなわちローレベルでプッシュ
プル回路２０およびＣＭＯＳインバータ３に出力され
る。
場合には、ＣＭＯＳインバータ１のＰＭＯＳトランジス
タＰＴ１が非導通状態となり、ＮＭＯＳトランジスタＮ
Ｔ１が導通状態となる。その結果、ＣＭＯＳインバータ
１の出力は接地レベル、すなわちローレベルでプッシュ
プル回路２０およびＣＭＯＳインバータ３に出力され
る。
【００２５】プッシュプル回路２０では、ハイレベルの
信号Ａの入力に伴いＮＭＯＳトランジスタＮＴ２２は導
通状態となり、ローレベルのＣＭＯＳインバータ１の出
力信号の入力に伴い、ＮＭＯＳトランジスタＮＴ２１は
非導通状態となる。その結果、プッシュプル回路２０の
出力レベルはＣＭＯＳインバータ１の出力と同相で、接
地レベルのローレベルで出力される。
信号Ａの入力に伴いＮＭＯＳトランジスタＮＴ２２は導
通状態となり、ローレベルのＣＭＯＳインバータ１の出
力信号の入力に伴い、ＮＭＯＳトランジスタＮＴ２１は
非導通状態となる。その結果、プッシュプル回路２０の
出力レベルはＣＭＯＳインバータ１の出力と同相で、接
地レベルのローレベルで出力される。
【００２６】また、ＣＭＯＳインバータ３では、ローレ
ベルのＣＭＯＳインバータ１の出力信号の入力に伴い、
ＰＭＯＳトランジスタＰＴ３は導通状態となり、ＮＭＯ
ＳトランジスタＮＴ３は非導通状態となる。その結果、
ＣＭＯＳインバータ３の出力はＶDDレベル、すなわちハ
イレベルでレベル調整回路３０およびＣＭＯＳインバー
タ４に出力される。
ベルのＣＭＯＳインバータ１の出力信号の入力に伴い、
ＰＭＯＳトランジスタＰＴ３は導通状態となり、ＮＭＯ
ＳトランジスタＮＴ３は非導通状態となる。その結果、
ＣＭＯＳインバータ３の出力はＶDDレベル、すなわちハ
イレベルでレベル調整回路３０およびＣＭＯＳインバー
タ４に出力される。
【００２７】レベル調整回路３０では、ハイレベルのＣ
ＭＯＳインバータ３の出力信号の入力に伴い、ＰＭＯＳ
トランジスタＰＴ３１が非導通状態とない、ノードＮ２
への電源電圧ＶDDの供給は行われない。
ＭＯＳインバータ３の出力信号の入力に伴い、ＰＭＯＳ
トランジスタＰＴ３１が非導通状態とない、ノードＮ２
への電源電圧ＶDDの供給は行われない。
【００２８】ＣＭＯＳインバータ２では、ローレベルの
信号の入力に伴い、ＰＭＯＳトランジスタＰＴ２が導通
状態となり、ＮＭＯＳトランジスタＮＴ２が非導通状態
となる。その結果、ＣＭＯＳインバータ２からは入力信
号Ａと同相のハイレベルの信号Ａが出力される。また、
ＣＭＯＳインバータ４では、ハイレベルのＣＭＯＳイン
バータ３の出力信号の入力に伴い、ＰＭＯＳトランジス
タＰＴ４は非導通状態となり、ＮＭＯＳトランジスタＮ
Ｔ４は導通状態となる。その結果、ＣＭＯＳインバータ
４からは入力信号Ａとは逆相のローレベルの信号Ａ が
出力される。
信号の入力に伴い、ＰＭＯＳトランジスタＰＴ２が導通
状態となり、ＮＭＯＳトランジスタＮＴ２が非導通状態
となる。その結果、ＣＭＯＳインバータ２からは入力信
号Ａと同相のハイレベルの信号Ａが出力される。また、
ＣＭＯＳインバータ４では、ハイレベルのＣＭＯＳイン
バータ３の出力信号の入力に伴い、ＰＭＯＳトランジス
タＰＴ４は非導通状態となり、ＮＭＯＳトランジスタＮ
Ｔ４は導通状態となる。その結果、ＣＭＯＳインバータ
４からは入力信号Ａとは逆相のローレベルの信号Ａ が
出力される。
【００２９】以上のように動作するバッファ回路では、
入力ノードＮINから同相出力Ａまでの信号経路には、Ｃ
ＭＯＳインバータ１、プッシュプル回路２０およびＣＭ
ＯＳインバータ２の３段のゲート回路が存在する。ま
た、入力ノードＮINから逆相出力Ａ までの信号経路に
は、ＣＭＯＳインバータ１、ＣＭＯＳインバータ３およ
びＣＭＯＳインバータ４の３段のゲート回路が存在す
る。このように、本バッファ回路においては、同相出力
と逆相出力へのゲート段数が共に３段と等しくなってい
ることから、同相出力および逆相出力に遅延時間差がな
く、スキューの発生が効果的に防止される。
入力ノードＮINから同相出力Ａまでの信号経路には、Ｃ
ＭＯＳインバータ１、プッシュプル回路２０およびＣＭ
ＯＳインバータ２の３段のゲート回路が存在する。ま
た、入力ノードＮINから逆相出力Ａ までの信号経路に
は、ＣＭＯＳインバータ１、ＣＭＯＳインバータ３およ
びＣＭＯＳインバータ４の３段のゲート回路が存在す
る。このように、本バッファ回路においては、同相出力
と逆相出力へのゲート段数が共に３段と等しくなってい
ることから、同相出力および逆相出力に遅延時間差がな
く、スキューの発生が効果的に防止される。
【００３０】図２は、図１および図８のバッファ回路を
用いてシミュレーションを行った結果を示す図で、横軸
は時間を、縦軸は電圧をそれぞれ表している。図２から
わかるように、本実施例による図１の回路は、従来の回
路に比べてスキューがほとんどない。
用いてシミュレーションを行った結果を示す図で、横軸
は時間を、縦軸は電圧をそれぞれ表している。図２から
わかるように、本実施例による図１の回路は、従来の回
路に比べてスキューがほとんどない。
【００３１】また、図３は図１のバッファ回路を２段並
列に配置して２入力Ａ０およびＡ１に対応したデコーダ
回路の構成例を示す図で、接続形態は従来回路を用いた
図９の回路と同様であるため、その詳細な説明はここで
は省略する。そして、図４は図３の回路の動作タイミン
グを示すタイミングチャートであり、図１０と対応して
いる。本バッファ回路を用いたデコーダ回路では、同相
出力経路と逆相出力経路とに配置されるゲート数が同じ
であることから、同相出力と逆相出力とは同じ遅延をも
って出力される。その結果、図４に示すように、デコー
ダ出力は全て同じタイミングで切り替わり、デコーダ出
力Ｗ１，Ｗ２にグリッチが発生することもなく、従来回
路のような不確定期間もなくなることから、高速動作を
実現できる。
列に配置して２入力Ａ０およびＡ１に対応したデコーダ
回路の構成例を示す図で、接続形態は従来回路を用いた
図９の回路と同様であるため、その詳細な説明はここで
は省略する。そして、図４は図３の回路の動作タイミン
グを示すタイミングチャートであり、図１０と対応して
いる。本バッファ回路を用いたデコーダ回路では、同相
出力経路と逆相出力経路とに配置されるゲート数が同じ
であることから、同相出力と逆相出力とは同じ遅延をも
って出力される。その結果、図４に示すように、デコー
ダ出力は全て同じタイミングで切り替わり、デコーダ出
力Ｗ１，Ｗ２にグリッチが発生することもなく、従来回
路のような不確定期間もなくなることから、高速動作を
実現できる。
【００３２】以上説明したように、本実施例によれば、
入力ゲート段を構成するＣＭＯインバータ１の出力と同
相出力ゲート段であるＣＭＯＳインバータ２の入力との
間に、信号経路としてＣＭＯＳインバータ３と並列的
に、ＣＭＯＳインバータ１の出力信号と同相の信号を出
力するプッシュプル回路２０を設けたので、同相出力と
逆相出力へのゲート段数が共に３段と等しくなり、その
結果、同相出力および逆相出力の遅延時間差をなくすこ
とができ、スキューの発生を防止できる。したがって、
タイミングマージンを小さくすることができ、回路の高
速化を図ることができる。また、プッシュプル回路２０
のハイレベルの出力信号レベルを電源電圧ＶDDレベルに
保持させてＣＭＯＳインバータ２に入力させるレベル調
整回路３０を設けたので、ＣＭＯＳインバータ２のＰＭ
ＯＳトランジスタＰＴ２およびＮＭＯＳトランジスタＮ
Ｔ２に貫通電流が流れることを防止できる。
入力ゲート段を構成するＣＭＯインバータ１の出力と同
相出力ゲート段であるＣＭＯＳインバータ２の入力との
間に、信号経路としてＣＭＯＳインバータ３と並列的
に、ＣＭＯＳインバータ１の出力信号と同相の信号を出
力するプッシュプル回路２０を設けたので、同相出力と
逆相出力へのゲート段数が共に３段と等しくなり、その
結果、同相出力および逆相出力の遅延時間差をなくすこ
とができ、スキューの発生を防止できる。したがって、
タイミングマージンを小さくすることができ、回路の高
速化を図ることができる。また、プッシュプル回路２０
のハイレベルの出力信号レベルを電源電圧ＶDDレベルに
保持させてＣＭＯＳインバータ２に入力させるレベル調
整回路３０を設けたので、ＣＭＯＳインバータ２のＰＭ
ＯＳトランジスタＰＴ２およびＮＭＯＳトランジスタＮ
Ｔ２に貫通電流が流れることを防止できる。
【００３３】
【実施例２】図５は、本発明に係るバッファ回路の第２
の実施例を示す回路図である。本実施例が上述の実施例
１と異なる点は、プッシュプル回路を２つのＮＭＯＳト
ランジスタで構成する代わりに、２つのＰＭＯＳトラン
ジスタＰＴ２１，ＰＴ２２により構成し、それに応じて
レベル調整回路を電源電圧ＶDDの供給ラインとノードＮ
２との間に接続されたＰＭＯＳトランジスタの代わり
に、ノードＮ２と接地ラインとの間に接続されたＮＭＯ
ＳトランジスタＮＴ３１により構成したことにある。
の実施例を示す回路図である。本実施例が上述の実施例
１と異なる点は、プッシュプル回路を２つのＮＭＯＳト
ランジスタで構成する代わりに、２つのＰＭＯＳトラン
ジスタＰＴ２１，ＰＴ２２により構成し、それに応じて
レベル調整回路を電源電圧ＶDDの供給ラインとノードＮ
２との間に接続されたＰＭＯＳトランジスタの代わり
に、ノードＮ２と接地ラインとの間に接続されたＮＭＯ
ＳトランジスタＮＴ３１により構成したことにある。
【００３４】そして、プッシュプル回路２０ａを構成す
るＰＭＯＳトランジスタＰＴ２１のゲートが入力ノード
ＮINに接続され、ＰＭＯＳトランジスタＰＴ２２のゲー
トがノードＮ１に接続されている。
るＰＭＯＳトランジスタＰＴ２１のゲートが入力ノード
ＮINに接続され、ＰＭＯＳトランジスタＰＴ２２のゲー
トがノードＮ１に接続されている。
【００３５】このような構成においては、プッシュプル
回路２０ａの出力信号がローレベルの場合、レベル調整
回路３０ａのＮＭＯＳトランジスタＮＴ３１により確実
に接地レベルに引き下げられてＣＭＯＳインバータ２に
入力される。
回路２０ａの出力信号がローレベルの場合、レベル調整
回路３０ａのＮＭＯＳトランジスタＮＴ３１により確実
に接地レベルに引き下げられてＣＭＯＳインバータ２に
入力される。
【００３６】本実施例においても、上述した実施例１の
効果と同様の効果を得ることができる。
効果と同様の効果を得ることができる。
【００３７】
【実施例３】図６は、本発明に係るバッファ回路の第３
の実施例を示す回路図である。本実施例が上述の実施例
１と異なる点は、プッシュプル回路のＮＭＯＳトランジ
スタＮＴ２１の代わりに、しきい値電圧ＶTHL がさらに
低い、零近傍値に設定されたＮＭＯＳトランジスタＮＴ
２３を用いたことにある。
の実施例を示す回路図である。本実施例が上述の実施例
１と異なる点は、プッシュプル回路のＮＭＯＳトランジ
スタＮＴ２１の代わりに、しきい値電圧ＶTHL がさらに
低い、零近傍値に設定されたＮＭＯＳトランジスタＮＴ
２３を用いたことにある。
【００３８】これにより、プッシュプル回路２０ｂのハ
イレベルの出力時のレベル（ＶDD−ＶTHL ）は図１の回
路の比べて高くなることから、図１の回路では不向きで
あった低電圧動作を実現できる。
イレベルの出力時のレベル（ＶDD−ＶTHL ）は図１の回
路の比べて高くなることから、図１の回路では不向きで
あった低電圧動作を実現できる。
【００３９】
【実施例４】図７は、本発明に係るバッファ回路の第４
の実施例を示す回路図である。本実施例が上述の実施例
１と異なる点は、レベル調整回路３０のＰＭＯＳトラン
ジスタＰＴ３１のゲートをＣＭＯＳインバータ３の出力
に接続されたノードＮ３ではなく、ＣＭＯＳインバータ
２の出力に接続された同相出力ノードＮOUT に接続した
ことにある。
の実施例を示す回路図である。本実施例が上述の実施例
１と異なる点は、レベル調整回路３０のＰＭＯＳトラン
ジスタＰＴ３１のゲートをＣＭＯＳインバータ３の出力
に接続されたノードＮ３ではなく、ＣＭＯＳインバータ
２の出力に接続された同相出力ノードＮOUT に接続した
ことにある。
【００４０】本実施例においても、上述した実施例１の
効果と同様の効果を得ることができる。
効果と同様の効果を得ることができる。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
同相出力と逆相出力へのゲート段数を同じにすることが
できるので、スキューの発生を防止でき、タイミングマ
ージンを小さくすることができる。その結果、動作速度
の高速化を図ることができる。
同相出力と逆相出力へのゲート段数を同じにすることが
できるので、スキューの発生を防止でき、タイミングマ
ージンを小さくすることができる。その結果、動作速度
の高速化を図ることができる。
【図１】本発明に係るバッファ回路の第１の実施例を示
す回路図である。
す回路図である。
【図２】図１および図８の回路の動作波形を示す図であ
る。
る。
【図３】図１の回路を適用したデコーダ回路の構成例を
示す回路図である。
示す回路図である。
【図４】図３の回路の動作波形を示す図である。
【図５】本発明に係るバッファ回路の第２の実施例を示
す回路図である。
す回路図である。
【図６】本発明に係るバッファ回路の第３の実施例を示
す回路図である。
す回路図である。
【図７】本発明に係るバッファ回路の第４の実施例を示
す回路図である。
す回路図である。
【図８】従来のバッファ回路の構成例を示す回路図であ
る。
る。
【図９】図８の回路を適用したデコーダ回路を示す回路
図である。
図である。
【図１０】図９の回路の動作波形を示す図である。
１〜４…ＣＭＯＳインバータ ２０，２０ａ，２０ｂ…時間調整回路 ＮＴ２１〜ＮＴ２３…ＮＭＯＳトランジスタ ＰＴ２１，ＰＴ２２…ＰＭＯＳトランジスタ ３０，３０ａ…レベル調整回路 ＰＴ３１…ＰＭＯＳトランジスタ ＮＴ３１…ＮＭＯＳトランジスタ
Claims (2)
- 【請求項１】 入力信号に対する同相出力および逆相出
力を得るバッファ回路であって、 上記入力信号を受けて、当該入力信号と逆相の信号を出
力する第１のゲート回路と、 上記第１のゲート回路の出力信号を入力し、入力した信
号と逆相の信号を得、上記同相出力とする第２のゲート
回路と、 上記第１のゲート回路の出力信号を入力し、入力した信
号と逆相の信号を出力する第３のゲート回路と、 上記第３のゲート回路の出力信号を入力し、入力した信
号と逆相の信号を得、上記逆相出力とする第４のゲート
回路と、 上記第１のゲート回路から上記第２のゲート回路に出力
された信号を、少なくとも上記第３のゲート回路の信号
通過時間に応じた時間だけ遅延させて上記第２のゲート
回路に入力させる時間調整回路とを有するバッファ回
路。 - 【請求項２】 上記時間調整回路は、第１のゲート回路
の出力信号と同相の信号を出力するバッファにより構成
されている請求項１記載のバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063809A JPH07273619A (ja) | 1994-03-31 | 1994-03-31 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063809A JPH07273619A (ja) | 1994-03-31 | 1994-03-31 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273619A true JPH07273619A (ja) | 1995-10-20 |
Family
ID=13240081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6063809A Pending JPH07273619A (ja) | 1994-03-31 | 1994-03-31 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273619A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1699135A2 (en) | 2005-03-01 | 2006-09-06 | NEC Electronics Corporation | Low amplitude differential output circuit and serial transmission interface using the same |
| JP2025069219A (ja) * | 2019-05-05 | 2025-04-30 | 長江存儲科技有限責任公司 | 正確なデューティサイクル制御を実装するダブルデータレート回路およびデータ生成方法 |
-
1994
- 1994-03-31 JP JP6063809A patent/JPH07273619A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1699135A2 (en) | 2005-03-01 | 2006-09-06 | NEC Electronics Corporation | Low amplitude differential output circuit and serial transmission interface using the same |
| EP1699135A3 (en) * | 2005-03-01 | 2008-07-09 | NEC Electronics Corporation | Low amplitude differential output circuit and serial transmission interface using the same |
| US7741875B2 (en) | 2005-03-01 | 2010-06-22 | Nec Electronics Corporation | Low amplitude differential output circuit and serial transmission interface using the same |
| JP2025069219A (ja) * | 2019-05-05 | 2025-04-30 | 長江存儲科技有限責任公司 | 正確なデューティサイクル制御を実装するダブルデータレート回路およびデータ生成方法 |
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