JPH07273625A - リンギング防止回路 - Google Patents
リンギング防止回路Info
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- JPH07273625A JPH07273625A JP6056417A JP5641794A JPH07273625A JP H07273625 A JPH07273625 A JP H07273625A JP 6056417 A JP6056417 A JP 6056417A JP 5641794 A JP5641794 A JP 5641794A JP H07273625 A JPH07273625 A JP H07273625A
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- 230000002265 prevention Effects 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 abstract description 5
- 230000007257 malfunction Effects 0.000 abstract description 4
- 230000006378 damage Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
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- 230000007704 transition Effects 0.000 description 1
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 トランジスタ出力回路の出力端子に寄生する
容量やインダクタンスによりリンギングが生ずることを
防止する。 【構成】 ＮチャンネルＭＯＳトランジスタ３のドレイ
ン出力７に寄生する容量とインダクタンス及びプルアッ
プ抵抗５等によりＬＣＲ発振回路が形成され、トランジ
スタ３のオン時に容量１０の充電電圧の放電電流が大と
なってリンギングが出力に生ずるが、トランジスタ３の
ソースに挿入された定電流源２１にてこの放電電流を小
に制限してリンギングを抑止する。
容量やインダクタンスによりリンギングが生ずることを
防止する。 【構成】 ＮチャンネルＭＯＳトランジスタ３のドレイ
ン出力７に寄生する容量とインダクタンス及びプルアッ
プ抵抗５等によりＬＣＲ発振回路が形成され、トランジ
スタ３のオン時に容量１０の充電電圧の放電電流が大と
なってリンギングが出力に生ずるが、トランジスタ３の
ソースに挿入された定電流源２１にてこの放電電流を小
に制限してリンギングを抑止する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の出力
部のリンギング防止回路に関し、特に、半導体集積回路
装置の出力端子部に寄生する容量成分とインダクタンス
成分とに起因するリンギングの抑止をなすリンギング防
止回路に関する。
部のリンギング防止回路に関し、特に、半導体集積回路
装置の出力端子部に寄生する容量成分とインダクタンス
成分とに起因するリンギングの抑止をなすリンギング防
止回路に関する。
【０００２】
【従来の技術】従来のこの種の出力回路の基本構成を図
３に示している。図３において、入力端子１からの入力
信号はインバータ２を介して出力トランジスタ（Ｎチャ
ンネルＭＯＳトランジスタ）３のゲートへ印加される。
このトランジスタ３のドレイレン出力は回路出力端子７
へ供給されて外部へ導出されることになる。
３に示している。図３において、入力端子１からの入力
信号はインバータ２を介して出力トランジスタ（Ｎチャ
ンネルＭＯＳトランジスタ）３のゲートへ印加される。
このトランジスタ３のドレイレン出力は回路出力端子７
へ供給されて外部へ導出されることになる。
【０００３】尚、このトランジスタ３のソースは基準電
位点であるアースに接続されており、出力端子７にはプ
ルアップ用抵抗５が接続され、正電源ＶDDへプルアップ
されている。この抵抗５は伝送線路のインピーダンス整
合用でもある。
位点であるアースに接続されており、出力端子７にはプ
ルアップ用抵抗５が接続され、正電源ＶDDへプルアップ
されている。この抵抗５は伝送線路のインピーダンス整
合用でもある。
【０００４】ここで、正電源ＶDDの電位を５Ｖ、負電源
をアースとして０Ｖとすると、入力端子１の電位がハイ
レベルで５Ｖの場合、インバータ２の出力は０Ｖとなっ
て、トランジスタ３はオフとなり、抵抗５を介して、出
力端子７に寄生する負荷容量（回路パッケージ等に寄生
する）１０が充電されることにより、出力端子７の電位
はローレベルの０Ｖとなる。
をアースとして０Ｖとすると、入力端子１の電位がハイ
レベルで５Ｖの場合、インバータ２の出力は０Ｖとなっ
て、トランジスタ３はオフとなり、抵抗５を介して、出
力端子７に寄生する負荷容量（回路パッケージ等に寄生
する）１０が充電されることにより、出力端子７の電位
はローレベルの０Ｖとなる。
【０００５】入力端子１の電位がローレベルの０Ｖにな
ると、インバータ２の出力は０Ｖから５Ｖとなってトラ
ンジスタ３はオフからオンへ変化し、負荷容量１０に充
電されていた電荷はこのオン状態のトランジスタ３を介
して放電され、ローレベル出力電圧は、抵抗５の抵抗値
ＲL とトランジスタ３のオン抵抗ＲONとにより決定さ
れ、 ＶDD×ＲON／（ＲL ＋ＲON） で表わされる。
ると、インバータ２の出力は０Ｖから５Ｖとなってトラ
ンジスタ３はオフからオンへ変化し、負荷容量１０に充
電されていた電荷はこのオン状態のトランジスタ３を介
して放電され、ローレベル出力電圧は、抵抗５の抵抗値
ＲL とトランジスタ３のオン抵抗ＲONとにより決定さ
れ、 ＶDD×ＲON／（ＲL ＋ＲON） で表わされる。
【０００６】ここで、出力端子７とアースとの間には容
量１０の他に寄生インダクタンス成分１１が存在するた
めに、容量１０の放電時には、このインダクタンス１１
に電流が流れ、よって出力波形にリンギングが発生す
る。
量１０の他に寄生インダクタンス成分１１が存在するた
めに、容量１０の放電時には、このインダクタンス１１
に電流が流れ、よって出力波形にリンギングが発生す
る。
【０００７】この様な出力回路部の寄生容量と寄生イン
ダクタンスとに起因するリンギングの発生を防止する技
術として、特開平４−２８７４１５号公報に記載の回路
があり、図４にその一例を示している。図４において、
図３と同等部分は同一符号にて示されている。
ダクタンスとに起因するリンギングの発生を防止する技
術として、特開平４−２８７４１５号公報に記載の回路
があり、図４にその一例を示している。図４において、
図３と同等部分は同一符号にて示されている。
【０００８】入力端子１からの信号はインバータ２を介
して回路出力端子２へ導出されている。寄生容量１０と
寄生インダクタンス１１とによるリンギング抑止のため
に、ＮチャンネルＭＯＳトランジスタ８とＰチャンネル
ＭＯＳトランジスタ９とが設けられている。
して回路出力端子２へ導出されている。寄生容量１０と
寄生インダクタンス１１とによるリンギング抑止のため
に、ＮチャンネルＭＯＳトランジスタ８とＰチャンネル
ＭＯＳトランジスタ９とが設けられている。
【０００９】トランジスタ８は出力線と正電源ＶDDとの
間に設けられ、ゲートはアースされている。トランジス
タ９は出力線とアースとの間に設けられ、ゲートは正電
源ＶDDによりバイアスされている。そして、両トランジ
スタ８，９のバックゲートは共に出力線に接続されてい
る。
間に設けられ、ゲートはアースされている。トランジス
タ９は出力線とアースとの間に設けられ、ゲートは正電
源ＶDDによりバイアスされている。そして、両トランジ
スタ８，９のバックゲートは共に出力線に接続されてい
る。
【００１０】従って、出力線におけるリンギングの発生
により、出力端子７の電圧が高くなればトランジスタ９
がオンとなり、また低くなればトランジスタ８がオンと
なって、リンギングによるオーバシュート及びアンダシ
ュートがこれ等両トランジスタ８，９により抑止される
ようになっている。
により、出力端子７の電圧が高くなればトランジスタ９
がオンとなり、また低くなればトランジスタ８がオンと
なって、リンギングによるオーバシュート及びアンダシ
ュートがこれ等両トランジスタ８，９により抑止される
ようになっている。
【００１１】この図４の構成は出力端子に寄生する容量
とインダクタンスとに起因するリンギングの発生を抑止
する技術であるが、出力端子に寄生する容量によるレベ
ル遷移の遅延を防止する技術を、特開平４−３７２１６
５号を引用して説明する。図５はその回路例を示す図で
ある。
とインダクタンスとに起因するリンギングの発生を抑止
する技術であるが、出力端子に寄生する容量によるレベ
ル遷移の遅延を防止する技術を、特開平４−３７２１６
５号を引用して説明する。図５はその回路例を示す図で
ある。
【００１２】図５において、入力端子１からの入力信号
はインバータ２を介して正逆相信号となり、電流切替え
型ロジック（ＣＭＬ）部４０の相補入力となる。このＣ
ＭＬ部４０は、互いにソース共通とされた一対のＮチャ
ンネルＭＯＳトランジスタ３ａ，３ｂと、このソース共
通接続点に動作電流を供給する電流源２０とからなって
おり、トランジスタ３ａ，３ｂの各ゲートに入力信号の
正逆相信号が印加されている。
はインバータ２を介して正逆相信号となり、電流切替え
型ロジック（ＣＭＬ）部４０の相補入力となる。このＣ
ＭＬ部４０は、互いにソース共通とされた一対のＮチャ
ンネルＭＯＳトランジスタ３ａ，３ｂと、このソース共
通接続点に動作電流を供給する電流源２０とからなって
おり、トランジスタ３ａ，３ｂの各ゲートに入力信号の
正逆相信号が印加されている。
【００１３】これ等トランジスタ３ａ，３ｂのドレイン
電極から一対の相補信号が出力され回路出力端子７ａ，
７ｂへ導出される。これ等出力端子７ａ，７ｂと正電源
ＶDDとの間には、伝送路との整合を図る抵抗５ａ，５ｂ
が設けられており、ＣＭＬ部４０の一対のトランジスタ
３ａ，３ｂのドレイン負荷抵抗となっている。
電極から一対の相補信号が出力され回路出力端子７ａ，
７ｂへ導出される。これ等出力端子７ａ，７ｂと正電源
ＶDDとの間には、伝送路との整合を図る抵抗５ａ，５ｂ
が設けられており、ＣＭＬ部４０の一対のトランジスタ
３ａ，３ｂのドレイン負荷抵抗となっている。
【００１４】これ等抵抗５ａ，５ｂには寄生容量６ａ，
６ｂが並列に付加されることになることから、トランジ
スタ３ａや３ｂのオン時に容量６ａや６ｂに充電されて
いた電荷が、トランジスタ３ａや３ｂのオフ時には、抵
抗５ａや５ｂにより放電されるので、出力端子７ａや７
ｂの立上りが当該放電時定数の分だけ遅くなる。
６ｂが並列に付加されることになることから、トランジ
スタ３ａや３ｂのオン時に容量６ａや６ｂに充電されて
いた電荷が、トランジスタ３ａや３ｂのオフ時には、抵
抗５ａや５ｂにより放電されるので、出力端子７ａや７
ｂの立上りが当該放電時定数の分だけ遅くなる。
【００１５】そこで、図に示す如く、各トランジスタ３
ａ，３ｂのドレインと正電源ＶDDとの間に、Ｐチャンネ
ルＭＯＳトランジスタ４ａ，４ｂを設けて、トランジス
タ３ａや３ｂがオフになるときに、トランジスタ４ａや
４ｂをオン制御して当該容量６ａや６ｂの充電電荷を速
やかに放電させ、出力端子７ａ，７ｂの立上がり時間を
速くするようにしている。
ａ，３ｂのドレインと正電源ＶDDとの間に、Ｐチャンネ
ルＭＯＳトランジスタ４ａ，４ｂを設けて、トランジス
タ３ａや３ｂがオフになるときに、トランジスタ４ａや
４ｂをオン制御して当該容量６ａや６ｂの充電電荷を速
やかに放電させ、出力端子７ａ，７ｂの立上がり時間を
速くするようにしている。
【００１６】
【発明が解決しようとする課題】図４に示したリンギン
グ防止回路では、オーバシュートとアンダシュートの両
者を抑止する手段を、出力信号線の上下に設ける必要が
あり、ハードウェア的には得策ではないという欠点があ
る。
グ防止回路では、オーバシュートとアンダシュートの両
者を抑止する手段を、出力信号線の上下に設ける必要が
あり、ハードウェア的には得策ではないという欠点があ
る。
【００１７】また、図５に示した出力立上がり遅延防止
回路では、出力端子に寄生する容量とインダクタンスと
によるリンギングの防止をなすものではないために、出
力回路が高速動作をする様に設計されている場合には、
定電流源２０の電流値が大に設計されるので、寄生容量
の放電電流がそれに伴って大となり、リンギングのピー
ク値が大きくなる。よって、データ変化時に発生される
出力波形のリンギングにより素子の破壊や誤動作が生ず
るという欠点がある。
回路では、出力端子に寄生する容量とインダクタンスと
によるリンギングの防止をなすものではないために、出
力回路が高速動作をする様に設計されている場合には、
定電流源２０の電流値が大に設計されるので、寄生容量
の放電電流がそれに伴って大となり、リンギングのピー
ク値が大きくなる。よって、データ変化時に発生される
出力波形のリンギングにより素子の破壊や誤動作が生ず
るという欠点がある。
【００１８】本発明の目的は、データ変化時における出
力波形のリンギングを有効に防止して素子破壊や誤動作
の発生を防止可能な出力回路を提供することである。
力波形のリンギングを有効に防止して素子破壊や誤動作
の発生を防止可能な出力回路を提供することである。
【００１９】
【課題を解決するための手段】本発明によれば、出力ト
ランジスタのドレイン出力を回路出力端子を介して導出
するようにした出力回路のリンギング防止回路であっ
て、前記出力トランジスタのソース電極と基準電位点と
の間に、前記回路出力端子に寄生する寄生容量の放電電
流値を制限する制限手段を設けたことを特徴とするリン
ギング防止回路が得られる。
ランジスタのドレイン出力を回路出力端子を介して導出
するようにした出力回路のリンギング防止回路であっ
て、前記出力トランジスタのソース電極と基準電位点と
の間に、前記回路出力端子に寄生する寄生容量の放電電
流値を制限する制限手段を設けたことを特徴とするリン
ギング防止回路が得られる。
【００２０】
【作用】出力トランジスタがオンとなったときに、出力
寄生容量の充電電荷の放電電流がこの出力トランジスタ
を通って基準電位側へ流れるが、この放電電流を制限す
べく、この出力トランジスタのソースと基準電位との間
にリンギングが生じない程度の電流値を有する定電流源
を接続して、リンギングを抑止する。
寄生容量の充電電荷の放電電流がこの出力トランジスタ
を通って基準電位側へ流れるが、この放電電流を制限す
べく、この出力トランジスタのソースと基準電位との間
にリンギングが生じない程度の電流値を有する定電流源
を接続して、リンギングを抑止する。
【００２１】
【実施例】以下、図面を用いて本発明の実施例について
説明する。
説明する。
【００２２】図１は本発明の一実施例の回路図であり、
図３〜５と同等部分は同一符号にて示している。尚、本
例は図３の回路に適用した実施例である。
図３〜５と同等部分は同一符号にて示している。尚、本
例は図３の回路に適用した実施例である。
【００２３】入力端子１から入力された信号はインバー
タ２を介して出力トランジスタであるＮチャンネルＭＯ
Ｓトランジスタ３のゲートへ入力される。トランジスタ
３のドレイン電極からの出力が回路出力端子７へ導出さ
れ、伝送路とのインピーダンス整合抵抗５により正電源
ＶDDにプルアップされている。
タ２を介して出力トランジスタであるＮチャンネルＭＯ
Ｓトランジスタ３のゲートへ入力される。トランジスタ
３のドレイン電極からの出力が回路出力端子７へ導出さ
れ、伝送路とのインピーダンス整合抵抗５により正電源
ＶDDにプルアップされている。
【００２４】トランジスタ３のソース電極とアースとの
間には定電流源２１が設けられており、この電流値は、
寄生容量１０の放電電流を制限する値に設定されるもの
とする。
間には定電流源２１が設けられており、この電流値は、
寄生容量１０の放電電流を制限する値に設定されるもの
とする。
【００２５】いま、正電源ＶDDの電位を５Ｖ、負電源を
アースとすると、入力端子１の電位が５Ｖのとき、イン
バータ２の出力は０Ｖ、トランジスタ３はオフとなる。
よって、抵抗５を介して容量１０に電荷が充電されて出
力端子７は５Ｖとなる。
アースとすると、入力端子１の電位が５Ｖのとき、イン
バータ２の出力は０Ｖ、トランジスタ３はオフとなる。
よって、抵抗５を介して容量１０に電荷が充電されて出
力端子７は５Ｖとなる。
【００２６】入力端子１が５Ｖから０Ｖへ変化すると、
インバータ２の出力は０Ｖから５Ｖへ変化し、トランジ
スタ３はオフからオンに変化する。よって、容量１０の
充電電荷はトランジスタ３を介して放電されるが、この
ときの放電電流は定電流源２１により制御されるので、
放電電流の時間的変化率（ｄｉ／ｄｔ）が抑えられ、出
力端子７に発生するリンギングが低減されるのである。
インバータ２の出力は０Ｖから５Ｖへ変化し、トランジ
スタ３はオフからオンに変化する。よって、容量１０の
充電電荷はトランジスタ３を介して放電されるが、この
ときの放電電流は定電流源２１により制御されるので、
放電電流の時間的変化率（ｄｉ／ｄｔ）が抑えられ、出
力端子７に発生するリンギングが低減されるのである。
【００２７】図２は本発明の他の実施例を示す回路図で
あり、図１と同等部分は同一符号により示している。本
例では、図１の構成に更にＮチャンネルＭＯＳトランジ
スタ１２を付加し、そのゲートへ入力端子１の信号を印
加し、出力端子７をトランジスタ３と１２とによるプッ
シュプル駆動する構成としている。
あり、図１と同等部分は同一符号により示している。本
例では、図１の構成に更にＮチャンネルＭＯＳトランジ
スタ１２を付加し、そのゲートへ入力端子１の信号を印
加し、出力端子７をトランジスタ３と１２とによるプッ
シュプル駆動する構成としている。
【００２８】こうすることにより、入力端子１の信号が
５Ｖのハイレベルのとき（トランジスタ３がオフのと
き）、トランジスタ１２をオンとして寄生容量１０をこ
のオントランジスタ１２にて充電するようにして、出力
端子の立上りの高速化を図るものである。
５Ｖのハイレベルのとき（トランジスタ３がオフのと
き）、トランジスタ１２をオンとして寄生容量１０をこ
のオントランジスタ１２にて充電するようにして、出力
端子の立上りの高速化を図るものである。
【００２９】
【発明の効果】以上述べた如く、本発明によれば、出力
トランジスタがオンのときの寄生容量の放電電流を制限
する様にしたので、出力波形にリンギングが生ずるのを
抑止でき、素子の破壊や誤動作が防止できるという効果
がある。
トランジスタがオンのときの寄生容量の放電電流を制限
する様にしたので、出力波形にリンギングが生ずるのを
抑止でき、素子の破壊や誤動作が防止できるという効果
がある。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来の出力回路の例を示す図である。
【図４】従来の出力回路のリンギング防止例を示す図で
ある。
ある。
【図５】従来の出力回路の立上りの高速化を図った例を
示す図である。
示す図である。
１ 入力端子 ２ インバータ ３、１２ ＮチャンネルＭＯＳトランジスタ ５ 抵抗 １０ 寄生容量 １１ 寄生インダクタンス生成 ２１ 定電流源
Claims (2)
- 【請求項１】 出力トランジスタのドレイン出力を回路
出力端子を介して導出するようにした出力回路のリンギ
ング防止回路であって、前記出力トランジスタのソース
電極と基準電位点との間に、前記回路出力端子に寄生す
る寄生容量の放電電流値を制限する制限手段を設けたこ
とを特徴とするリンギング防止回路。 - 【請求項２】 前記制限手段は定電流源であることを特
徴とする請求項１記載のリンギング防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6056417A JPH07273625A (ja) | 1994-03-28 | 1994-03-28 | リンギング防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6056417A JPH07273625A (ja) | 1994-03-28 | 1994-03-28 | リンギング防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273625A true JPH07273625A (ja) | 1995-10-20 |
Family
ID=13026549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6056417A Withdrawn JPH07273625A (ja) | 1994-03-28 | 1994-03-28 | リンギング防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273625A (ja) |
-
1994
- 1994-03-28 JP JP6056417A patent/JPH07273625A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |