JPH07273668A - マルチプレクサ回路およびデマルチプレクサ回路 - Google Patents

Abstract

(57)【要約】 【目的】 ハードウエアの数が少ないマルチプレクサ回
路およびデマルチプレクサ回路を提供する。 【構成】 カウンタ回路２は、１／４周期Ｔｃずつ順次
ハイレベルとなる周期４Ｔｃのセレクト信号ＳＥＬ０〜
ＳＥＬ３を出力する。４入力セレクタ回路８は、周期４
Ｔｃのデータ信号Ｉ０〜Ｉ３を受け、セレクト信号ＳＥ
Ｌ０〜ＳＥＬ３がハイレベルになったことに応じてデー
タ信号Ｉ０〜Ｉ３を１／４周期Ｔｃずつ順に出力させ
る。フリップフロップ回路９は、クロック信号Ｃ０に同
期してセレクタ回路８の出力を取込み出力させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はマルチプレクサ回路お
よびデマルチプレクサ回路に関し、特に、クロック信号
に同期してＭビットの並列データ信号をＭビットの直列
データ信号に変換するマルチプレクサ回路、およびクロ
ック信号に同期してＭビットの直列データ信号をＭビッ
トの並列データ信号に変換するデマルチプレクサ回路に
関する。

【０００２】

【従来の技術】図１４はたとえばＩＥＥＥ １９９１
Ｂｉｐｏｌａｒ Ｃｉｒｃｕｉｔｓａｎｄ Ｔｅｃｈｎ
ｏｌｏｇｙ Ｍｅｅｔｉｎｇ ｐｐ３５−３８に記載さ
れている従来のシフトレジスタ型４：１マルチプレクサ
回路１００の構成を示すブロック図、図１５はその動作
を示すタイムチャートである。図１４を参照して、この
マルチプレクサ回路１００は、クロック信号入力端子
Ｃ′、データ信号入力端子Ｄ０′〜Ｄ３′およびデータ
信号出力端子Ｑ′を含む。クロック信号入力端子Ｃ′に
はクロック信号Ｃ０が入力される。クロック信号Ｃ０
は、図１５（ｃ）に示すように、半周期Ｔｃ／２ずつロ
ウレベルまたはハイレベルになる。データ信号入力端子
Ｄ０′〜Ｄ３′には、それぞれ４ビットの並列データ信
号の各データ信号Ｉ０〜Ｉ３が入力される。データ信号
Ｉ０〜Ｉ３は、図１５（ａ）（ｂ）に示すように、クロ
ック信号Ｃ０の立下りに同期してクロック信号Ｃ０の４
倍の周期でハイレベルまたはロウレベルに変化する。

【０００３】また、このマルチプレクサ回路１００は、
フリップフロップ回路１０２〜１０４，１０６〜１０
９、セレクタ回路１１０〜１１２および３入力ＯＲゲー
ト１０５を含む。

【０００４】まず、各構成要素について説明する。図１
６はフリップフロップ回路１０２の構成を示す回路図、
図１７はその動作を示すタイムチャートである。図１６
を参照して、このフリップフロップ回路１０２は、クロ
ック信号入力端子Ｃ、データ信号入力端子Ｄ、データ信
号出力端子Ｑ，ＱＢ、第１および第２の基準電位端子Ｖ
Ｂ１，ＶＢ２ならびに第１および第２の電源端子Ｖｃ
ｃ，Ｖｅｅを含む。

【０００５】クロック信号入力端子Ｃにはクロック信号
Ｃ０が入力される。クロック信号Ｃ０が、図１７（ｂ）
に示すように、半周期Ｔｃ／２ずつロウレベルまたはハ
イレベルになる。データ信号入力端子Ｄにはデータ信号
Ｉが入力される。データ信号Ｉは、図１７（ａ）に示す
ように、クロック信号Ｃ０の立下りに同期してクロック
信号Ｃ０と同周期でハイレベルまたはロウレベルに変化
する。

【０００６】第１の基準電位端子ＶＢ１には、データ信
号入力端子Ｄに入力されるデータ信号Ｉの論理振幅のし
きい値電位が印加される。第２の基準電位端子ＶＢ２に
は、クロック信号入力端子Ｃに入力されるクロック信号
Ｃ０の論理振幅のしきい値電位が印加される。第１の電
源端子Ｖｃｃには第１の電源電位が印加される。第２の
電源端子Ｖｅｅには第１の電源電位よりも低い第２の電
源電位が印加される。

【０００７】また、このフリップフロップ回路１０２
は、マスタ回路およびスレーブ回路を含む。マスタ回路
は、抵抗Ｒ４，Ｒ５、バイポーラトランジスタＱ３１〜
Ｑ３８および定電流源ＣＳ１２〜ＣＳ１４を含む。トラ
ンジスタＱ３１，Ｑ３２のベースはそれぞれデータ信号
入力端子Ｄおよび第１の基準電位端子ＶＢ１に接続さ
れ、そのコレクタはそれぞれ抵抗Ｒ４，Ｒ５を介して第
１の電源端子Ｖｃｃに接続され、そのエミッタは共通接
続されるとともにトランジスタＱ３３のコレクタに接続
される。トランジスタＱ３４，Ｑ３５のベースはそれぞ
れトランジスタＱ３２，Ｑ３１のコレクタに接続され、
そのコレクタはそれぞれトランジスタＱ３１，Ｑ３２の
コレクタに接続され、そのエミッタは共通接続されると
ともにトランジスタＱ３６のコレクタに接続される。ト
ランジスタＱ３３，Ｑ３６のベースはそれぞれクロック
信号入力端子Ｃおよび第２の基準電位端子ＶＢ２に接続
され、そのエミッタは共通接続されるとともに定電流源
ＣＳ１２を介して第２の電源端子Ｖｅｅに接続される。
トランジスタＱ３７，Ｑ３８のベースはそれぞれトラン
ジスタＱ３２，Ｑ３１のコレクタに接続され、そのコレ
クタはともに第１の電源端子Ｖｃｃに接続され、そのエ
ミッタはそれぞれ定電流源ＣＳ１３，ＣＳ１４を介して
第２の電源端子Ｖｅｅに接続される。

【０００８】また、スレーブ回路は、抵抗Ｒ６，Ｒ７、
バイポーラトランジスタＱ３９〜Ｑ４６および定電流源
ＣＳ１５〜ＣＳ１７を含む。トランジスタＱ３９，Ｑ４
０のベースはそれぞれトランジスタＱ３７，Ｑ３８のエ
ミッタに接続され、そのコレクタはそれぞれ抵抗Ｒ６，
Ｒ７を介して第１の電源端子Ｖｃｃに接続され、そのエ
ミッタは共通接続されるとともにトランジスタＱ４１の
コレクタに接続される。トランジスタＱ４２，Ｑ４３の
ベースはそれぞれトランジスタＱ４０，Ｑ３９のコレク
タに接続され、そのコレクタはそれぞれトランジスタＱ
４０，Ｑ３９のコレクタに接続され、そのエミッタは共
通接続されるとともにトランジスタＱ４４のコレクタに
接続される。トランジスタＱ４１，Ｑ４４のベースはそ
れぞれ第２の基準電位端子ＶＢ２およびクロック信号入
力端子Ｃに接続され、そのエミッタは共通接続されると
ともに定電流源ＣＳ１５を介して第２の電源端子Ｖｅｅ
に接続される。トランジスタＱ４５，Ｑ４６のベースは
それぞれトランジスタＱ４０，Ｑ３９のコレクタに接続
され、そのコレクタはともに第１の電源端子Ｖｃｃに接
続され、そのエミッタはそれぞれデータ信号出力端子
Ｑ，ＱＢに接続されるとともに、それぞれ定電流源ＣＳ
１６，ＣＳ１７を介して第２の電源端子Ｖｅｅに接続さ
れる。

【０００９】バイポーラトランジスタＱ３１とＱ３２、
Ｑ３９とＱ４０はそれぞれデータ書込回路、バイポーラ
トランジスタＱ３４とＱ３５、Ｑ４２とＱ４３はそれぞ
れデータ保持回路を構成する。

【００１０】次に、図１６のフリップフロップ回路１０
２の動作について説明する。データ信号入力端子Ｃに入
力されるクロック信号Ｃ０がハイレベルのときは、バイ
ポーラトランジスタＱ３３，Ｑ４４がオンし、マスタ回
路のデータ書込回路とスレーブ回路のデータ保持回路が
オンする。トランジスタＱ３６，Ｑ４１がオフし、マス
タ回路のデータ保持回路とスレーブ回路のデータ書込回
路はオフ状態になる。このときトランジスタＱ３１に入
力されるデータ信号（ＩＤ１とする）がハイレベルであ
ればトランジスタＱ３１がオンし、トランジスタＱ３２
がオフし、定電流源ＣＳ１２によって設定されている電
流はトランジスタＱ３１，Ｑ３３を介して抵抗Ｒ４を流
れる。したがって、抵抗Ｒ４の電圧降下でトランジスタ
Ｑ３８のベース電位が下降し、トランジスタＱ３８がオ
フし、トランジスタＱ３８はロウレベルを出力する。ト
ランジスタＱ３２はオフしているので抵抗Ｒ５には電流
が流れず、トランジスタＱ３７はオンしハイレベルを出
力する。このようにしてマスタ回路ではデータ書込が行
なわれる。スレーブ回路ではデータ保持回路がオンして
いるので、前のデータ信号（ＩＤ０とする）が保持され
ており、トランジスタＱ４５，Ｑ４６を介して出力され
ている。トランジスタＱ３７とＱ３８と同様にトランジ
スタＱ４５とＱ４６は互いに相補の関係にある信号を出
力する。

【００１１】クロック信号入力端子Ｃに入力されるクロ
ック信号Ｃ０がハイレベルからロウレベルに変わったと
きには（図１７中の時刻ｔ２）、バイポーラトランジス
タＱ３６，Ｑ４１がオンし、マスタ回路のデータ保持回
路とスレーブ回路のデータ書込回路がオンする。トラン
ジスタＱ３３，Ｑ４４はオフし、マスタ回路のデータ書
込回路とスレーブ回路のデータ保持回路はオフ状態にな
る。バイポーラトランジスタＱ３４とＱ３５はベース端
子とコレクタ端子が互いにクロスカップルされており、
クロック信号Ｃ０がハイレベルのときに入力されていた
データ信号ＩＤ１によりトランジスタＱ３４がオンし、
トランジスタＱ３５はオフし、データ信号ＩＤ１が保持
される。したがって、トランジスタＱ３７，Ｑ３８はク
ロック信号Ｃ０がハイレベルのときと同じ値をスレーブ
回路に出力し続ける。

【００１２】スレーブ回路のデータ書込回路はオンして
おり、トランジスタＱ３７はハイレベル、トランジスタ
Ｑ３８はロウレベルを出力しているため、トランジスタ
Ｑ３９はオンし、トランジスタＱ４０はオフする。した
がって、定電流源ＣＳ１５によって設定されている電流
はトランジスタＱ３９，Ｑ４１を介して抵抗Ｒ６を流れ
る。このためトランジスタＱ４６はロウレベルを出力す
る。トランジスタＱ４０はオフしているので抵抗Ｒ７に
は電流が流れず、トランジスタＱ４５はハイレベルを出
力する。このようにしてスレーブ回路ではデータが更新
される。データ信号入力端子Ｄの入力データがロウレベ
ルのときにも同様に振る舞うが、この場合にはトランジ
スタＱ４６はハイレベルをトランジスタＱ４５はロウレ
ベルを出力する。

【００１３】このようにフリップフロップ回路１０２で
はクロック信号Ｃ０がハイレベルのときにマスタ回路の
データを取込み、クロック信号Ｃ０がロウレベルのとき
にスレーブ回路がデータを更新する。

【００１４】なお、このフリップフロップ回路１０２で
はエミッタ端子が互いに接続されたバイポーラトランジ
スタＱ３１，Ｑ３２と、エミッタ端子が互いに接続され
たバイポーラトランジスタＱ３３，Ｑ３６が電源端子Ｖ
ｃｃ，Ｖｅｅ間に２つ直列に接続されているが、このよ
うな回路構成を２段のシリーズゲート型回路という。

【００１５】図１８は２入力セレクタ回路１１０の構成
を示す回路図である。図１８を参照して、この２入力セ
レクタ回路１１０は、セレクト信号入力端子Ｓ、第１お
よび第２のデータ信号入力端子Ｄ１，Ｄ２、データ信号
出力端子Ｑ、第１および第２の基準電位端子ＶＢ１，Ｖ
Ｂ２ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅ
を含む。第１の基準電位端子ＶＢ１には、第１および第
２のデータ信号入力端子Ｄ１，Ｄ２に入力される信号の
論理振幅のしきい値電位が印加される。第２の基準電位
端子ＶＢ２には、バイポーラトランジスタＱ５０に与え
られる信号の論理振幅のしきい値電位が印加される。

【００１６】また、この２入力セレクタ回路１１０は、
抵抗Ｒ８、バイポーラトランジスタＱ４７〜Ｑ５４およ
び定電流源ＣＳ１８〜ＣＳ２０を含む。トランジスタＱ
４７のベースはセレクト信号入力端子Ｓに接続され、そ
のコレクタは第１の電源端子Ｖｃｃに接続され、そのエ
ミッタは定電流源ＣＳ１８を介して第２の電源端子Ｖｅ
ｅに接続される。トランジスタＱ４８，Ｑ５２のベース
はそれぞれ第１および第２のデータ信号入力端子Ｄ１，
Ｄ２に接続され、そのコレクタはともに第１の電源端子
Ｖｃｃに接続され、そのエミッタはそれぞれトランジス
タＱ５０，Ｑ５３のコレクタに接続される。トランジス
タＱ４９，Ｑ５１のベースはともに第１の基準電位端子
ＶＢ１に接続され、そのコレクタはともに抵抗Ｒ８を介
して第１の電源端子Ｖｃｃに接続され、そのエミッタは
それぞれトランジスタＱ５０，Ｑ５３のコレクタに接続
される。トランジスタＱ５０，Ｑ５３のベースはそれぞ
れトランジスタＱ４７のエミッタおよび第２の基準電位
端子ＶＢ２に接続され、そのエミッタは共通接続される
とともに、定電流源ＣＳ１９を介して第２の電源端子Ｖ
ｅｅに接続される。トランジスタＱ５４のベースはトラ
ンジスタＱ４９のコレクタに接続され、そのコレクタは
第１の電源端子Ｖｃｃに接続され、そのエミッタはデー
タ信号出力端子Ｑに接続されるとともに、定電流源ＣＳ
２０を介して第２の電源端子Ｖｅｅに接続される。

【００１７】次に、図１８の２入力セレクタ回路１１０
の動作について説明する。セレクト信号入力端子Ｓに与
えられる信号がハイレベルのとき、バイポーラトランジ
スタＱ５０がオンし、バイポーラトランジスタＱ５３が
オフする。このとき、データ信号入力端子Ｄ１にハイレ
ベルの信号が与えられているものとすると、トランジス
タＱ４８がオンし、トランジスタＱ４９がオフし、定電
流源ＣＳ１９の電流はトランジスタＱ４８，Ｑ５０を介
して流れる。したがって、抵抗Ｒ８には電流が流れずト
ランジスタＱ５４はハイレベルを出力する。

【００１８】セレクト信号入力端子Ｓに与えられる信号
がロウレベルのときには、トランジスタＱ５０がオフ
し、トランジスタＱ５３がオンする。このときデータ信
号入力端子Ｄ２にハイレベルの信号が与えられているも
のとすると、トランジスタＱ５２がオンし、トランジス
タＱ５１がオフし、定電流源ＣＳ１９の電流はトランジ
スタＱ５２，Ｑ５３を介して流れる。したがって、抵抗
Ｒ８には電流が流れず、トランジスタＱ５４はハイレベ
ルを出力する。

【００１９】データ入力端子Ｄ１とＤ２に与えられる信
号がロウレベルのときにも同様に、セレクト信号がハイ
レベルのときには、データ入力端子Ｄ１に与えられるデ
ータ信号が、セレクト信号がロウレベルのときにはデー
タ入力端子Ｄ２に与えられるデータ信号の内容がトラン
ジスタＱ５４を介して出力される。

【００２０】このように２入力セレクタ回路１１０で
は、セレクト信号がハイレベルのときにはデータ信号入
力端子Ｄ１に与えられる信号を、セレクト信号がロウレ
ベルのときにはデータ信号入力端子Ｄ２に与えられた信
号を出力する。

【００２１】図１９は３入力ＮＯＲゲート１０５の構成
を示す回路図である。図１９を参照して、この３入力Ｎ
ＯＲゲート１０５は、データ信号入力端子Ｄ０〜Ｄ２、
データ信号出力端子Ｑ、第１の基準電位端子ＶＢ１なら
びに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを含む。
第１の基準電位端子ＶＢ１には、データ信号Ｄ０〜Ｄ２
に入力される信号の論理振幅のしきい値電位が印加され
る。

【００２２】また、この３入力ＮＯＲゲート１０５は、
バイポーラトランジスタＱ５５〜Ｑ５９、抵抗Ｒ９およ
び定電流源ＣＳ２１，ＣＳ２２を含む。トランジスタＱ
５５〜Ｑ５７のベースはそれぞれデータ信号入力端子Ｄ
２，Ｄ１，Ｄ０に接続され、そのコレクタは共通接続さ
れるとともに、抵抗Ｒ９を介して第１の電源端子Ｖｃｃ
に接続され、そのエミッタは共通接続されるとともに、
定電流源ＣＳ２１を介して第２の電源端子Ｖｅｅに接続
される。トランジスタＱ５８のベースは第１の基準電位
端子ＶＢ１に接続され、そのコレクタは第１の電源端子
Ｖｃｃに接続され、そのエミッタはトランジスタＱ５５
〜Ｑ５７のエミッタに接続される。トランジスタＱ５９
のベースはトランジスタＱ５５〜Ｑ５７のコレクタに接
続され、そのコレクタは第１の電源端子Ｖｃｃに接続さ
れ、そのエミッタはデータ信号出力端子Ｑに接続される
とともに、定電流源ＣＳ２２を介して第２の電源端子Ｖ
ｅｅに接続される。

【００２３】次に、図１９の３入力ＮＯＲゲート１０５
の動作について説明する。この回路では、データ信号入
力端子Ｄ０〜Ｄ２に与えられる信号のうち、いずれか１
つのデータがハイレベルであればバイポーラトランジス
タＱ５８がオフする。このため定電流源ＣＳ２１による
電流はトランジスタＱ５５〜Ｑ５７のうちオンしている
トランジスタを介して抵抗Ｒ９に流れ、データ信号出力
端子Ｑはロウレベルを出力する。

【００２４】データ信号入力端子Ｄ０〜Ｄ２に与えられ
る信号がすべてロウレベルであれば、バイポーラトラン
ジスタＱ５８がオンする。このため定電流源ＣＳ２１に
よる電流はトランジスタＱ５８を介して流れ、抵抗Ｒ９
には電流が流れず、データ信号出力端子Ｑはハイレベル
を出力する。このように、このゲートは３入力のＮＯＲ
論理を構成する。

【００２５】図１４ではフリップフロップ回路１０２〜
１０４と３入力ＮＯＲゲート１０５で４ビットのカウン
タ回路１０１を構成する。４ビットのカウンタ回路１０
１では、フリップフロップ回路１０２，１０３の出力Ｑ
を次段のフリップフロップ回路１０３，１０４の入力Ｄ
に順次入力しているのでデータはクロック信号Ｃ０の周
期ごとにシフトされる。３入力ＮＯＲゲート１０５は、
３つのフリップフロップ回路１０２〜１０４の出力Ｑを
入力としているため、クロック信号Ｃ０の４周期ごとに
１周期だけハイレベルを出力する。したがって、４ビッ
トカウンタにおいてフリップフロップ回路１０２の反転
出力ＱＢを取れば、図１５（ｄ）に示すように、クロッ
ク信号Ｃ０の４周期ごとに１周期だけロウレベルを出力
するセレクト信号ＳＥＬが得られる。この信号は２入力
セレクタ回路１１０〜１１２のセレクト信号入力端子Ｓ
に入力される。

【００２６】外部から与えられるデータ信号Ｉ０〜Ｉ２
はセレクタ回路１１２，１１１，１１０のデータ信号入
力端子Ｄ１に、外部から与えられるデータＩ３はフリッ
プフロップ回路１０６のデータ信号入力端子Ｄに入力さ
れる。フリップフロップ回路１０６〜１０８の出力Ｑは
セレクタ回路１１０〜１１２のデータ信号入力端子Ｄ２
に接続される。セレクタ回路１１０〜１１２は、セレク
ト信号ＳＥＬがロウレベルのときには入力端子Ｄ２のデ
ータを、ハイレベルのときは入力端子Ｄ１のデータを出
力する。したがって、外部から与えられた並列データ信
号Ｉ０〜Ｉ３はセレクト信号ＳＥＬがロウレベルのとき
にフリップフロップ回路に取込まれ、ハイレベルのとき
にフリップフロップ回路でシフト、保持され、図１５
（ｅ）に示すような直列データ信号Ｚとしてフリップフ
ロップ回路１０９から出力される。

【００２７】図２０はたとえばＩＥＥＥ １９９１ Ｂ
ｉｐｏｌａｒ Ｃｉｒｃｕｉｔｓａｎｄ Ｔｅｃｈｎｏ
ｌｏｇｙ Ｍｅｅｔｉｎｇ ｐｐ３５−３８に記載され
ている従来のインターリーブ方式１：４デマルチプレク
サ回路１１０の構成を示すブロック図、図２１はその動
作を示すタイムチャートである。図２０を参照して、こ
のデマルチプレクサ回路１１０は、クロック信号入力端
子Ｃ′、データ信号入力端子Ｄ′およびデータ信号出力
端子Ｑ０′〜Ｑ３′を含む。クロック信号入力端子Ｃ′
にはクロック信号Ｃ０が入力される。クロック信号Ｃ０
は、図２１（ｂ）に示すように、半周期Ｔｃ／２ずつハ
イレベルまたはロウレベルになる。データ信号入力端子
Ｄ′には直列データ信号Ｉが入力される。データ信号Ｉ
は、図２１（ａ）に示すように、クロック信号Ｃ０の立
上りに同期してクロック信号Ｃ０と同周期でハイレベル
またはロウレベルに変わる。

【００２８】また、このデマルチプレクサ回路１１０
は、フリップフロップ回路１１２，１１５〜１２６およ
びラッチ回路１１３，１１４を含む。

【００２９】まず、ラッチ回路１１３について説明す
る。図２２はラッチ回路１１３の構成を示す回路図、図
２３はその動作を示すタイムチャートである。図２２を
参照して、このラッチ回路１１３は、クロック信号入力
端子Ｃ、データ信号入力端子Ｄ、データ信号出力端子
Ｑ，ＱＢ、第１および第２の基準電位端子ＶＢ１，ＶＢ
２ならびに第１および第２の電源端子Ｖｃｃ，Ｖｅｅを
含む。

【００３０】クロック信号入力端子Ｃにはクロック信号
Ｃ０が入力される。クロック信号Ｃ０は、図２３（ｃ）
に示すように、半周期Ｔｃ／２ずつロウレベルまたはハ
イレベルとなる。データ信号入力端子Ｄにはデータ信号
Ｉが入力される。データ信号Ｉは、図２３（ａ）に示す
ように、クロック信号Ｃ０の立下りに同期してクロック
信号Ｃ０と同周期でハイレベルまたはロウレベルに変化
する。

【００３１】第１の基準電位端子ＶＢ１にはデータ信号
Ｉの論理振幅のしきい値電位が印加される。第２の基準
電位端子ＶＢ２にはクロック信号Ｃ０の論理振幅のしき
い値電位が印加される。

【００３２】また、このラッチ回路１１３は、バイポー
ラトランジスタＱ６０〜Ｑ６７、抵抗Ｒ１０，Ｒ１１お
よび定電流源ＣＳ２３〜ＣＳ２５を含む。トランジスタ
Ｑ６０，Ｑ６１のベースはそれぞれデータ信号入力端子
Ｄおよび第１の基準電位端子ＶＢ１に接続され、そのコ
レクタは抵抗Ｒ１０，Ｒ１１を介して第１の電源端子Ｖ
ｃｃに接続され、そのエミッタは共通接続されるととも
にトランジスタＱ６２のコレクタに接続される。トラン
ジスタＱ６３，Ｑ６４のベースはそれぞれトランジスタ
Ｑ６１，Ｑ６０のコレクタに接続され、そのコレクタは
トランジスタＱ６０，Ｑ６１のコレクタに接続され、そ
のエミッタは共通接続されるとともに、トランジスタＱ
６５のコレクタに接続される。トランジスタＱ６２，Ｑ
６５のベースはそれぞれ第２の基準電位端子ＶＢ２およ
びクロック信号入力端子Ｃに接続され、そのエミッタは
共通接続されるとともに定電流源ＣＳ２３を介して第２
の電源端子Ｖｅｅに接続される。トランジスタＱ６６，
Ｑ６７のベースはそれぞれトランジスタＱ６１，Ｑ６０
のコレクタに接続され、そのコレクタはともに第１の電
源端子Ｖｃｃに接続され、そのエミッタはそれぞれデー
タ信号出力端子Ｑ，ＱＢに接続されるとともに、それぞ
れ定電流源ＣＳ２０，ＣＳ２５を介して第２の電源端子
Ｖｅｅに接続される。

【００３３】ラッチ回路１１３は、図１６に示したフリ
ップフロップ回路１０２のマスタ回路部分と同じ回路構
成であり、バイポーラトランジスタＱ６０とＱ６１はデ
ータ書込回路を構成し、バイポーラトランジスタＱ６３
とＱ６４はデータ保持回路を構成する。

【００３４】次に、図２２のラッチ回路１１３の動作に
ついて説明する。クロック信号入力端子Ｃに入力される
クロック信号Ｃ０がハイレベルのときにはバイポーラト
ランジスタＱ６２がオンし、データ書込回路がオンす
る。バイポーラトランジスタＱ６５はオフし、データ保
持回路はオフ状態になる。このときトランジスタＱ６０
に入力されるデータ信号（ＩＤ１とする）がハイレベル
であればトランジスタＱ６０がオンし、トランジスタＱ
６１がオフし、定電流源ＣＳ２３によって設定されてい
る電流はＱ６０，Ｑ６２を介して抵抗Ｒ１０を流れる。
したがって、トランジスタＱ６７はロウレベルを出力す
る。トランジスタＱ６１はオフしているので抵抗Ｒ１１
には電流が流れず、トランジスタＱ６６はハイレベルを
出力する。

【００３５】クロック信号入力端子Ｃに入力されるクロ
ック信号Ｃ０がハイレベルからロウレベルに変わったと
きには（図２３中の時刻ｔ１）、バイポーラトランジス
タＱ６５がオンし、データ保持回路がオンする。バイポ
ーラトランジスタＱ６２はオフし、データ書込回路がオ
フ状態になる。バイポーラトランジスタＱ６３とＱ６４
はベース端子とコレクタ端子が互いにクロスカップルさ
れており、クロック信号Ｃ０がハイレベルのときに入力
されていたデータ信号ＩＤ１によりトランジスタＱ６３
はオンし、トランジスタＱ６４はオフし、データ信号Ｉ
Ｄ１は保持される。したがって、トランジスタＱ６６，
Ｑ６７はクロック信号Ｃ０がハイレベルのときと同じ値
を出力し続ける。

【００３６】このようにこのラッチ回路１１３ではクロ
ック信号Ｃ０がハイレベルのときにデータを取込み、ク
ロック信号Ｃ０がロウレベルのときにデータを保持す
る。

【００３７】図２０ではフリップフロップ回路１１２と
ラッチ回路１１３，１１４で内部クロック生成回路１１
１を構成する。フリップフロップ回路１１２は反転出力
ＱＢがデータ入力端子Ｄに接続されているため、クロッ
ク出力端子Ｃ′に入力された信号を１／２分周してデー
タ出力端子Ｑから出力する。ラッチ回路１１４は、ラッ
チ回路１１３に対してデータ取込みとデータ保持の動作
が１８０°反転する構成で、反転出力ＱＢはラッチ回路
１１３のデータ入力端子Ｄに接続されている。したがっ
て、ラッチ回路１１３，１１４は、フリップフロップ回
路１１２の出力信号をさらに１／２分周する。このよう
に内部クロック生成回路１１１は１／４分周器の機能を
持っており、ラッチ回路１１３の相補出力とラッチ回路
１１４の相補出力を取れば、図２１（ｃ）〜（ｆ）に示
すような、クロック入力端子Ｃ′に与えられたクロック
信号Ｃ０の４倍の周期で位相が９０°ずつ異なる４相の
オーバラップ信号（互いにハイレベルもしくはロウレベ
ルが重なる信号）が得られる。

【００３８】この４相のオーバラップ信号Ｃ（０°）〜
Ｃ（２７０°）は、データ信号入力端子Ｄ′に並列に４
つ接続されているフリップフロップ回路１１５〜１１８
のクロック信号となる。データ入力端子Ｄ′にシリアル
に入力されたデータＩは、９０°ずつ異なる位相を持つ
４相のオーバラップ信号Ｃ（０°）〜Ｃ（２７０°）に
より、フリップフロップ回路１１５〜１１８に取込まれ
る。

【００３９】フリップフロップ回路１１９〜１２２は、
それぞれフリップフロップ回路１１５〜１１８の出力に
接続されている。フリップフロップ回路１１５〜１１８
に取込まれたデータは、フリップフロップ回路１１９〜
１２２のクロック入力端子Ｃに入力された信号に従って
シフトおよび保持される。その後フリップフロップ回路
１１９〜１２２に保持されているデータは、クロック信
号Ｃ（２７０°）に同期してフリップフロップ回路１２
３〜１２６に取込まれパラレルに出力される。

【００４０】

【発明が解決しようとする課題】しかしながら、従来の
マルチプレクサ回路１００では、カウンタ回路１１０で
生成した１相のセレクト信号ＳＥＬのみを用いていた。
このため、データの選択とシフト動作に４つのフリップ
フロップ回路１０６〜１０９と３つのセレクタ回路１１
０〜１１２が必要であり、ハードウエアが多かった。し
たがって、消費電力が多く、レイアウト面積が大きかっ
た。

【００４１】また、従来のデマルチプレクサ回路１１０
では、内部クロック生成回路１１１により生成した４相
のオーバラップ信号Ｃ（０°）〜Ｃ（２７０°）のみを
用いて、１：４デマルチプレクサ回路を構成していた。
このためシリアルに入力されたデータＩの選択とシフト
動作には１ビット当たり３つのフリップフロップ回路が
必要であり、ハードウエアが多かった。したがって、消
費電力が多く、レイアウト面積が大きかった。

【００４２】それゆえに、この発明の主たる目的は、ハ
ードウエアが少ないマルチプレクサ回路およびデマルチ
プレクサ回路を提供することである。

【００４３】

【課題を解決するための手段】請求項１の発明のマルチ
プレクサ回路は、クロック信号に同期してＭビットの並
列データ信号をＭビットの直列データ信号に変換するマ
ルチプレクサ回路において、前記クロック信号を受け
て、この受けたクロック信号のＭ倍の周期をもつ、それ
ぞれが位相の異なるＭ相のセレクト信号を生成するセレ
クト信号生成回路と、前記Ｍビットの並列データ信号お
よび前記Ｍ相のセレクト信号を受け、入力されたＭ相の
セレクト信号に基づいて、Ｍビットの並列データ信号を
１ビットずつ選択し、Ｍビットの直列データ信号として
出力するためのセレクタ回路とを備えたことを特徴とし
ている。

【００４４】また、前記セレクタ回路からの直列データ
信号を受け、前記クロック信号に同期して前記直列デー
タ信号を一旦保持した後、出力する保持回路を備えても
よい。

【００４５】また、請求項３の発明のマルチプレクサ回
路は、クロック信号に同期してＭビットの並列データ信
号をＭビットの直列データ信号に変換するマルチプレク
サ回路において、前記クロック信号を受けて、この受け
たクロック信号のＭ倍の周期をもつ、それぞれが位相の
異なるＭ相のセレクト信号を生成するセレクト信号生成
回路と、それぞれが前記Ｍビットの並列データ信号のう
ちのＭ／Ｎビットの並列データ信号、および前記Ｍ相の
セレクト信号のうちのＭ／Ｎ相のセレクト信号を受け、
入力されたＭ／Ｎ相のセレクト信号に基づいて、Ｍ／Ｎ
ビットの並列データ信号を１ビットずつ選択し、Ｍ／Ｎ
ビットの直列データ信号として出力するためのＮ個のセ
レクタ回路と、前記クロック信号を受け、前記Ｎ個のセ
レクタ回路の出力を順次切換えるための切換信号を生成
する切換信号生成回路と、前記Ｎ個のセレクタ回路の出
力および前記切換信号を受け、前記Ｎ個のセレクタ回路
の出力の各々を順次切換え、Ｍビットの直列データ信号
として出力するための切換回路とを備えたことを特徴と
している。

【００４６】また、前記セレクト信号生成回路は、それ
ぞれがそのクロックノードに前記クロック信号を受け、
それぞれがその反転出力ノードから前記セレクト信号を
出力する直列接続された第１ないし第Ｍのフリップフロ
ップ回路と、前記第１ないし第Ｍ−１のフリップフロッ
プ回路の反転出力を受け、その論理和を第１のフリップ
フロップ回路の入力ノードに出力する論理和回路とを含
むこととしてもよい。

【００４７】また、請求項５の発明のマルチプレクサ回
路は、クロック信号に同期してＭビットの並列データ信
号をＭビットの直列データ信号に変換するマルチプレク
サ回路において、前記クロック信号のＭ倍の周期をも
つ、それぞれが位相の異なるＭ／Ｎ相のセレクト信号を
生成するセレクト信号生成回路と、それぞれが前記Ｍビ
ットの並列データ信号のうちのＭ／Ｎビットの並列デー
タ信号および前記Ｍ／Ｎ相のセレクト信号を受け、入力
されたＭ／Ｎ相のセレクト信号に基づいて、Ｍ／Ｎビッ
トの並列データ信号を１ビットずつ選択し、Ｍ／Ｎビッ
トの直列データ信号として出力するためのＮ個のセレク
タ回路と、前記クロック信号を受け、前記Ｎ個のセレク
タ回路の出力を順次切換えるための切換信号を生成する
切換信号生成回路と、前記Ｎ個のセレクタ回路の出力お
よび前記切換信号を受け、Ｎ個のセレクタ回路の出力の
各々を順次切換え、Ｍビットの直列データ信号として出
力するための切換回路とを備えたことを特徴としてい
る。

【００４８】また、前記セレクト信号生成回路は、それ
ぞれがそのクロックノードに前記クロック信号を受け、
それぞれがその反転出力ノードから前記セレクト信号を
出力する直列接続された第１ないし第Ｍ／Ｎのフリップ
フロップ回路と、前記第１ないし第Ｍ／Ｎ−１のフリッ
プフロップ回路の反転出力を受け、その論理和を第１の
フリップフロップ回路の入力ノードに出力する論理和回
路とを含むこととしてもよい。

【００４９】また、前記切換回路からの直列データ信号
を受け、前記クロック信号に同期して前記直列データ信
号を一旦保持した後、出力する保持回路を備えてもよ
い。また、請求項８の発明のデマルチプレクサ回路は、
クロック信号に同期して入力端子に受けたＭビットの直
列データ信号を、Ｍビットの並列データ信号に変換して
Ｍ個の出力端子に出力するデマルチプレクサ回路におい
て、前記クロック信号を受けて、この受けたクロックの
Ｍ倍の周期をもち、かつそれぞれが位相の異なるＭ相の
内部クロック信号を出力するとともに、前記受けたクロ
ック信号のＭ倍の周期をもつ第２の内部クロック信号を
出力する内部クロック生成回路と、前記Ｍ個の出力端子
に対応して設けられ、それぞれが前記入力端子に受けた
Ｍビットの直列データ信号を受けるとともに、前記内部
クロック生成回路からのＭ個の第１の内部クロック信号
のうちの１つの第１の内部クロック信号と第２の内部ク
ロック信号とを受け、受けた第１の内部クロック信号に
基づいて受けたＭビットの直列データ信号のうちの１ビ
ットのデータ信号を取込み、この取込んだ１ビットのデ
ータ信号を前記第２の内部クロック信号に基づいて前記
対応の出力端子にＭビットの並列データ信号のうちの１
ビットのデータ信号として出力するＭ個のデータ変換部
とを備えたことを特徴としている。

【００５０】また、請求項９の発明のデマルチプレクサ
回路は、クロック信号に同期して入力端子に受けたＭビ
ットの直列データ信号を、Ｍビットの並列データ信号に
変換してＭ個の出力端子に出力するデマルチプレクサ回
路において、前記クロック信号を受けて、この受けたク
ロック信号のＭ倍の周期をもち、かつそれぞれが前記Ｍ
個の出力端子それぞれに対応し、位相の異なるＭ相の第
１の内部クロック信号を出力するとともに、前記受けた
クロック信号のＭ倍の周期をもつ第２の内部クロック信
号を出力する内部クロック生成回路と、前記Ｍ個の出力
端子に対応して設けられ、それぞれが、入力ノードが前
記入力端子に接続され、前記内部クロック生成回路から
の対応した出力端子に対応する第１の内部クロック信号
をクロックノードに受けるＭ個のフリップフロップ回路
と、前記Ｍ個の出力端子に対応して設けられ、それぞれ
が、入力ノードが対応する出力端子に対応するフリップ
フロップ回路の出力ノードに接続されるとともに出力ノ
ードが対応する出力端子に接続され、前記内部クロック
生成回路からの第２の内部クロック信号をクロックノー
ドに受けるＭ個のラッチ回路とを備えたことを特徴とし
ている。

【００５１】また、前記内部クロック生成回路は、その
クロックノードに前記クロック信号を受け、その入力ノ
ードにその反転出力を受けるフリップフロップ回路と、
それぞれがそのクロックノードに前記フリップフロップ
回路の出力を受け、それぞれがその出力ノードおよび反
転出力ノードから前記第１の内部クロック信号を出力す
る直列接続された第１ないし第Ｍ／２のラッチ回路と、
前記Ｍ相の第１の内部クロック信号のうちの所定のＭ−
２相の第１の内部クロック信号および前記クロック信号
を受け、その論理和信号を前記第２の内部クロック信号
として出力する論理和回路とを含み、前記第１のラッチ
回路はその入力ノードに前記第Ｍ／２のラッチ回路の反
転出力を受けることとしてもよい。

【００５２】また、前記内部クロック生成回路は、それ
ぞれがそのクロックノードに前記クロック信号を受け、
それぞれがその反転出力ノードから前記第１のクロック
信号を出力する直列接続された第１ないし第Ｍのフリッ
プフロップ回路と、前記第１ないし第Ｍ−１のフリップ
フロップ回路の反転出力を受け、その論理和信号を第１
のフリップフロップ回路の入力ノードに出力する論理和
回路と、前記第Ｍのフリップフロップ回路の反転出力お
よび前記クロック信号を受け、その論理積信号を前記第
２のクロック信号として出力する論理積回路とを含むこ
ととしてもよい。

【００５３】

【作用】請求項１の発明のマルチプレクサ回路にあって
は、セレクト信号生成回路が互いに位相の異なるＭ相の
セレクト信号を生成し、セレクタ回路がＭ相のセレクト
信号に基づいて、Ｍビットの並列データ信号を１ビット
ずつ選択し、Ｍビットの直列データ信号として出力す
る。したがって、セレクト信号生成回路が１相のセレク
ト信号のみを生成し、複数のフリップフロップ回路およ
び２入力セレクタ回路は並列データ信号の選択およびシ
フト動作を行なっていた従来に比べ、ハードウエアの数
を減らすことができる。

【００５４】また、クロック信号に同期してセレクタ回
路の出力を一旦保持した後出力する保持回路を備えれ
ば、出力をクロック信号に精度よく同期させることがで
きる。

【００５５】また、請求項３の発明のマルチプレクサ回
路にあっては、セレクト信号生成回路が互いに位相の異
なるＭ相のセレクト信号を生成し、切換信号生成回路が
切換信号を生成する。セレクタ回路はＭ／Ｎ相のセレク
ト信号に基づいてＭ／Ｎビットの並列データ信号を１ビ
ットずつ選択し、Ｍ／Ｎビットの直列データ信号として
出力する。切換回路は切換信号に基づいてＮ個のセレク
タ回路の出力を切換え、Ｍビットの直列データ信号とし
て出力する。したがって、請求項１の発明のマルチプレ
クサ回路と同様、従来よりハードウエア数の低減を図る
ことができる他、セレクタ回路を複数に分割したのでビ
ット数の増大にも容易に対応できる。

【００５６】また、セレクト信号生成回路を直列接続さ
れたＭ個のフリップフロップ回路および論理和回路で構
成すれば、クロック信号のＭ倍の周期をもつ、ハイレベ
ルおよびロウレベルが互いにオーバラップしないＭ相の
セレクト信号を容易に得ることができる。

【００５７】また、請求項５の発明のマルチプレクサ回
路にあっては、セレクト信号生成回路が互いに位相が異
なるＭ／Ｎ相のセレクト信号を生成し、切換信号生成回
路が切換信号を生成する。セレクタ回路はＭ／Ｎ相のセ
レクト信号に基づいて、Ｍ／Ｎビットの並列データ信号
を１ビットずつ選択し、Ｍ／Ｎビットの直列データ信号
として出力する。切換回路は切換信号に基づいてＮ個の
セレクタ回路に出力を切換え、Ｍビットの直列データ信
号として出力する。したがって、請求項３の発明のマル
チプレクサ回路と同様にハードウエア数の低減とビット
数の増大を図ることができる他、セレクト信号生成回路
がＭ／Ｎ相のセレクト信号を生成することとしたので、
セレクト信号生成回路の小型化を図ることができる。

【００５８】また、セレクト信号生成回路を直列接続さ
れたＭ／Ｎ個のフリップフロップ回路および論理和回路
で構成すれば、クロック信号のＭ倍の周期をもつハイレ
ベルおよびロウレベルが互いにオーバラップしないＭ／
Ｎ相のセレクト信号を容易に得ることができる。

【００５９】また、内部クロック信号に同期してセレク
タ回路の出力を一旦保持した後出力する保持回路を備え
れば、出力をクロック信号に精度よく同期させることが
できる。

【００６０】また、請求項８の発明のデマルチプレクサ
回路にあっては、内部クロック生成回路が互いに位相の
異なるＭ相の第１の内部クロック信号および第２の内部
クロック信号を生成する。データ変換部は、それぞれ第
１および第２の内部クロック信号を受け、第１の内部ク
ロック信号に基づいてＭビットの直列データ信号のうち
の１ビットのデータ信号を取込み、第２の内部クロック
信号に基づいてそのデータ信号をＭビットの並列データ
信号のうちの１ビットのデータ信号として出力する。し
たがって、内部クロック生成回路が複数相の第１の内部
クロック信号のみを生成し、１ビット当り３つのフリッ
プフロップ回路を用いていた従来に比べ、ハードウエア
の数を減らすことができる。

【００６１】また、請求項９の発明のデマルチプレクサ
回路にあっては、内部クロック生成回路が互いに位相の
ことなるＭ相の第１の内部クロック信号および第２の内
部クロック信号を生成する。フリップフロップ回路は、
それぞれ対応する内部クロック信号に基づいてＭビット
の直列データ信号のうちの１ビットのデータ信号を取込
む。ラッチ回路は、第２の内部クロック信号に基づいて
対応するフリップフロップ回路の出力を取込み出力す
る。したがって、請求項８の発明のデマルチプレクサ回
路と同様、従来に比べハードウエアの数を減らすことが
できる。

【００６２】また、内部クロック生成回路をフリップフ
ロップ回路、直列接続されたＭ／２個のラッチ回路、お
よび論理和回路で構成すれば、クロック信号のＭ倍の周
期をもつハイレベルおよびロウレベルが互いにオーバラ
ップするＭ相の第１の内部クロック信号および第２の内
部クロック信号を容易に得ることができる。

【００６３】また、内部クロック生成回路を直列接続さ
れたＭ個のフリップフロップ回路、論理和回路および論
理積回路で構成すれば、クロック信号のＭ倍の周期をも
つハイレベルおよびロウレベルが互いにオーバラップし
ないＭ相の第１の内部クロック信号、および第２の内部
クロック信号を容易に得ることができる。

【００６４】

【実施例】

［実施例１］図１はこの発明の１実施例による４：１マ
ルチプレクサ回路１の構成を示すブロック図、図２はそ
の動作を示すタイムチャートである。図１を参照して、
この４：１マルチプレクサ回路１は、クロック信号入力
端子Ｃ′、データ信号入力端子Ｄ０′〜Ｄ３′およびデ
ータ信号出力端子Ｑ′を含む。クロック信号入力端子
Ｃ′には、クロック信号Ｃ０を与えるものとする。クロ
ック信号Ｃ０は、図２（ｇ）に示すように、半周期Ｔｃ
／２ずつロウレベルまたはハイレベルとなる。データ信
号入力端子Ｄ０′〜Ｄ３′には、それぞれデータ信号Ｉ
０〜Ｉ３を与えるものとする。データ信号Ｉ０〜Ｉ３
は、図２（ａ），（ｂ）に示すように、クロック信号Ｃ
０の立下りに同期してクロック信号Ｃ０の４倍の周期４
Ｔｃでハイレベルまたはロウレベルに変化する。

【００６５】また、この４：１マルチプレクサ回路１
は、フリップフロップ回路３〜６，９、３入力ＯＲゲー
ト７および４入力セレクタ回路８を含む。

【００６６】まず、各構成要素について説明する。図３
は４入力セレクタ回路８の構成を示す回路図である。図
３を参照して、この４入力セレクタ回路８は、４つのセ
レクト信号入力端子Ｓ０〜Ｓ３、４つのデータ信号入力
端子Ｄ０〜Ｄ３、データ信号出力端子Ｑ、第１および第
２の基準電位端子ＶＢ１，ＶＢ２、ならびに第１および
第２の電源端子Ｖｃｃ，Ｖｅｅを含む。データ信号入力
端子Ｄ０〜Ｄ３には、それぞれデータ信号が入力され
る。セレクト信号入力端子Ｓ０〜Ｓ３には、ハイレベル
がオーバラップしない４相の信号が入力される（後述す
るが、この実施例においてはカウンタ回路２からのセレ
クト信号ＳＥＬ０〜ＳＥＬ３が入力される）。

【００６７】第１の基準電位端子ＶＢ１には、データ信
号入力端子Ｄ０〜Ｄ３に入力されるデータ信号の論理振
幅のしきい値電位が印加される。また、第２の基準電圧
信号ＶＢ２には、セレクト信号入力端子Ｓ０〜Ｓ３に入
力される信号の論理振幅のしきい値電位が印加される。

【００６８】また、この４入力セレクタ回路８は、バイ
ポーラトランジスタＱ１〜Ｑ１８、抵抗Ｒ１および定電
流源ＣＳ１〜ＣＳ６を含む。トランジスタＱ１〜Ｑ４の
ベースはそれぞれセレクト信号入力端子Ｓ３，Ｓ２，Ｓ
１，Ｓ０に接続され、そのコレクタはともに第１の電源
端子Ｖｃｃに接続され、そのエミッタはそれぞれ定電流
源ＣＳ１〜ＣＳ４を介して第１の電源電位Ｖｅｅに接続
される。トランジスタＱ５〜Ｑ８のベースはそれぞれデ
ータ信号入力端子Ｄ３，Ｄ２，Ｄ１，Ｄ０に接続され、
そのコレクタはともに第１の電源端子Ｖｃｃに接続さ
れ、そのエミッタはそれぞれトランジスタＱ１６，Ｑ１
５，Ｑ１４，Ｑ１３のエミッタと共通接続されるととも
に、それぞれトランジスタＱ９〜Ｑ１２のコレクタに接
続される。トランジスタＱ１３〜Ｑ１６のベースはとも
に第１の基準電位端子ＶＢ１に接続され、そのコレクタ
はともに抵抗Ｒ１を介して第１の電源端子Ｖｃｃに接続
される。

【００６９】トランジスタＱ９〜Ｑ１２のベースはそれ
ぞれトランジスタＱ１〜Ｑ４のエミッタに接続され、そ
のエミッタは共通接続されるとともに、定電流源ＣＳ５
を介して第２の電源端子Ｖｅｅに接続される。トランジ
スタＱ１７のベースは第１の基準電圧端子ＶＢ２に接続
され、そのコレクタは第１の電源端子Ｖｃｃに接続さ
れ、そのエミッタはトランジスタＱ９〜Ｑ１２のエミッ
タに接続される。トランジスタＱ１８のベースはトラン
ジスタＱ１３〜Ｑ１６のコレクタに接続され、そのコレ
クタは第１の電源端子Ｖｃｃに接続され、そのエミッタ
はデータ信号出力端子Ｑに接続されるともに、定電流源
ＣＳ６を介して第２の電源端子Ｖｅｅに接続される。

【００７０】次に図３の４入力セレクタ回路の動作につ
いて説明する。たとえばセレクト信号入力端子Ｓ０にハ
イレベルの信号が与えられたときには、バイポーラトラ
ンジスタＱ１２がオンし、トランジスタＱ９〜Ｑ１１，
Ｑ１７はオフする。このときデータ信号入力端子Ｄ０に
ハイレベルの信号が与えられていれば、トランジスタＱ
８がオンし、トランジスタＱ１３がオフし、定電流源Ｃ
Ｓ５によって定められた電流はトランジスタＱ８，Ｑ１
２を介して流れる。トランジスタＱ１３には電流が流れ
ず、したがってトランジスタＱ１８のベース電位はハイ
レベルになり、データ信号出力端子Ｑはハイレベルを出
力する。

【００７１】データ信号入力端子Ｄ０にロウレベルの信
号が与えられたときには、トランジスタＱ８がオフし、
トランジスタＱ１３がオンし、定電流源ＣＳ５による電
流はトランジスタＱ１２，Ｑ１３を介して抵抗Ｒ１を流
れる。したがって、トランジスタＱ１８のベース電位は
ロウレベルになり、データ信号出力端子Ｑはロウレベル
を出力する。

【００７２】同様に、セレクト信号入力端子Ｓ１がハイ
レベルのときには、バイポーラトランジスタＱ１１がオ
ンし、バイポーラトランジスタＱ９，Ｑ１０，Ｑ１２，
Ｑ１７がオフする。データ信号入力端子Ｄ１に入力され
た信号はトランジスタＱ１８を介してデータ信号出力端
子Ｑに出力される。セレクト信号入力端子Ｓ２がハイレ
ベルのときには、データ信号入力端子Ｄ２に与えられた
信号が、セレクト信号入力端子Ｓ３がハイレベルのとき
には、データ信号入力端子Ｄ３に与えられた信号がデー
タ信号出力端子Ｑに出力される。このようにして４入力
セレクタ回路８では、セレクト信号によって入力データ
信号を選択し出力する。

【００７３】また、図４は３入力ＯＲゲート７の構成を
示す回路図である。図４を参照して、この３入力ＯＲゲ
ート７は、データ信号入力端子Ｄ０〜Ｄ２、データ信号
出力端子Ｑ、第１の基準電位端子ＶＢ１ならびに第１お
よび第２の電源端子Ｖｃｃ，Ｖｅｅを含む。第１の基準
電位端子ＶＢ１には、データ信号入力端子Ｄ０〜Ｄ２に
入力される信号の論理振幅のしきい値電位が印加され
る。

【００７４】また、この３入力ＯＲゲート７は、バイポ
ーラトランジスタＱ１９〜Ｑ２３、抵抗Ｒ２および定電
流源ＣＳ７，ＣＳ８を含む。トランジスタＱ１９〜Ｑ２
１のベースはそれぞれデータ信号入力端子Ｄ２，Ｄ１，
Ｄ０に接続され、そのコレクタはともに第１の電源端子
Ｖｃｃに接続され、そのエミッタは共通接続されるとと
もに、定電流源ＣＳ７を介して第２の電源端子Ｖｅｅに
接続される。トランジスタＱ２２のベースは第１の基準
電位端子ＶＢ１に接続され、そのコレクタは抵抗Ｒ２を
介して第１の電源端子Ｖｃｃに接続され、そのエミッタ
はトランジスタＱ１９〜Ｑ２１のエミッタに接続され
る。トランジスタＱ２３のベースはトランジスタＱ２２
のコレクタに接続され、そのコレクタは第１の電源端子
Ｖｃｃに接続され、そのエミッタはデータ信号出力端子
Ｑに接続されるとともに、定電流源ＣＳ８を介して第２
の電源端子Ｖｅｅに接続される。

【００７５】次に、図４の３入力ＯＲゲート７の動作に
ついて説明する。この回路ではデータ信号入力端子Ｄ０
〜Ｄ２に与えられる信号のうち、いずれか１つのデータ
がハイレベルであれば定電流源ＣＳ７による電流がトラ
ンジスタＱ１９〜Ｑ２１のうちオンしているトランジス
タを介して流れ、トランジスタＱ２２はオフし抵抗Ｒ２
には電流が流れず、データ信号出力端子Ｑはハイレベル
を出力する。このようにして、このゲートは３入力のＯ
Ｒ論理を構成する。

【００７６】図１ではフリップフロップ回路３〜６と３
入力ＯＲゲート７で４ビット（パラレルに入力されるデ
ータ信号のビット数と同じビット数）のカウンタ回路２
を構成する。つまり、このカウンタ回路２は、図２
（ｃ）〜（ｆ）に示すように、図２の（ｇ）に示すクロ
ック信号Ｃ０を受けて、このクロック信号の４倍の周期
をもつ４相のノンオーバラップ信号（ハイレベルまたは
ロウレベルの一方が重ならない信号。実施例においては
ハイレベルが重ならない。）からなる４つのセレクト信
号ＳＥＬ０〜ＳＥＬ３を出力するものである。そして、
カウンタ回路２を構成するフリップフロップ回路３〜５
の出力Ｑを次段のフリップフロップ回路４〜６の入力Ｄ
に順次入力しているので、データはクロック信号Ｃ０の
周期ごとにシフトされる。フリップフロップ回路６はフ
リップフロップ回路５のデータをクロック信号Ｃ０の１
周期分だけシフトする。３入力ＯＲゲート７は、３つの
フリップフロップ回路３〜５の反転出力ＱＢを入力とし
ているため、クロック信号Ｃ０の４周期に１周期だけロ
ウレベルを出力する。したがって、４ビットカウンタ２
において各フリップフロップ回路６，５，４，３の反転
出力５ＱＢを取れば、図２（ｃ）〜（ｆ）に示すよう
に、ハイレベルがオーバラップしない４相のセレクト信
号ＳＥＬ０〜ＳＥＬ３が得られる。

【００７７】この４相のセレクト信号ＳＥＬ０〜ＳＥＬ
３は４入力セレクタ回路８のセレクト信号入力端子Ｓ０
〜Ｓ３にそれぞれ入力される。したがって、データ信号
入力端子Ｄ０′〜Ｄ３′にパラレルに入力されたデータ
信号Ｉ０〜Ｉ３はセレクタ回路８で順次セレクトされ、
シリアルデータとして出力される。４入力セレクタ回路
８の出力Ｑはフリップフロップ回路９の入力Ｄに接続さ
れており、フリップフロップ回路９を介してデータＺは
出力される。つまり、４入力セレクタ回路８は、４ビッ
トのデータ信号Ｉ０〜Ｉ３とカウンタ回路２からの４ビ
ットのデータ信号に対応する４ビットのセレクト信号Ｓ
ＥＬ０〜ＳＥＬ３を受け、受けたセレクト信号に対応し
て対応するデータ信号をデータ出力端子Ｑに出力するも
のである。

【００７８】この実施例においては、カウンタ回路３〜
６が４相のセレクト信号ＳＥＬ０〜ＳＥＬ３を出力し、
４入力セレクタ回路８を駆動させる。したがって、カウ
ンタ回路１０１が１相のセレクタ信号ＳＥＬを出力し、
３つの２入力セレクタ回路１１０〜１１２を駆動させて
いた従来の比べ、ハードウエアの数を減らすことができ
る。よって、消費電力を減らすことができ、また、レイ
アウト面積を縮小化することができる。

【００７９】なお、この実施例では４ビットカウンタ回
路２のフリップフロップ回路６，５，４，３の反転出力
ＱＢ、すなわちハイレベルがオーバラップしない４相の
セレクト信号ＳＥＬ０〜ＳＥＬ３を用いたが、フリップ
フロップ回路６，５，４，３の出力Ｑであるロウレベル
がオーバラップしない４相のセレクト信号を用いてもよ
い。この場合には、図３の４入力セレクタ回路８におい
て、トランジスタＱ１と定電流源ＣＳ１、トランジスタ
Ｑ２と定電流源ＣＳ２、トランジスタＱ３と定電流源Ｃ
Ｓ３、トランジスタＱ４と定電流源ＣＳ４から構成され
ていた４つのエミッタフォロワ回路をそれぞれインバー
タ回路の置き換えればよい。

【００８０】また、図１のフリップフロップ回路９はフ
リップフロップ回路３〜６と同じ回路構成としている
が、フリップフロップ回路９の構成をクロック信号Ｃ０
がロウレベルのときにマスタ回路のデータを取込み、ク
ロック信号Ｃ０がハイレベルのときにスレーブ回路がデ
ータを更新するようにクロック信号Ｃ０に対して位相を
１８０°変えてもよい。この場合フリップフロップ回路
９の出力は図２（ｉ）に示すＺ１のようになる。

【００８１】また、この実施例では、４：１マルチプレ
クサ回路の例を示したが、同様の構成で８ビットカウン
タと８入力セレクタ回路を用いることにより８：１マル
チプレクサ回路、１６ビットカウンタと１６入力セレク
タ回路を用いることにより、１６：１のマルチプレクサ
回路などにも適用できる。

【００８２】また、この実施例では、半導体デバイスと
してバイポーラトランジスタを用いたものを示したが、
ＭＯＳトランジスタやＧａＡｓトランジスタで構成して
もよい。

【００８３】［実施例２］図５はこの発明の実施例２と
なる８：１マルチプレクサ回路１０の構成を示す回路
図、図６はその動作を示すタイムチャートである。図５
を参照して、この８：１マルチプレクサ回路１０は、ク
ロック信号入力端子Ｃ′、データ信号入力端子Ｄ０′〜
Ｄ７′およびデータ信号出力端子Ｑ′を含む。クロック
信号入力端子Ｃ′はクロック信号Ｃ０を受ける。クロッ
ク信号Ｃ０は、図６（ｇ）に示すように、半周期Ｔｃ／
２ずつロウレベルまたはハイレベルとなる。データ信号
入力端子Ｄ０′〜Ｄ７′は、それぞれデータ信号Ｉ０〜
Ｉ７を受ける。データ信号Ｉ０〜Ｉ７は、図６（ａ）
（ｂ）に示すように、クロック信号Ｃ０の立下りに同期
してクロック信号Ｃ０の８倍の周期８Ｔｃでハイレベル
またはロウレベルに変化する。

【００８４】また、この８：１マルチプレクサ回路１０
は、図１６に示した構成をもつフリップフロップ回路１
１，１３〜１６，２０〜２３，２７、図４に示した構成
をもつ３入力ＯＲゲート１７，２４、図３に示した構成
をもつ４入力セレクタ回路１８，２５および図１８に示
した構成をもつ２入力セレクタ回路２６を含む。

【００８５】次に動作について説明する。この８：１マ
ルチプレクサ回路１０は、図１に示した４：１マルチプ
レクサ回路１を２つ並列に用いたものである。フリップ
フロップ回路１１はクロック信号入力端子Ｃ′に与えら
れたクロック信号Ｃ０を１／２分周して出力する。デー
タ信号入力端子Ｄ１′，Ｄ３′，Ｄ５′，Ｄ７′に与え
られたデータ信号Ｉ１，Ｉ３，Ｉ５，Ｉ７は、４入力セ
レクタ回路２５によってシリアルデータに変換される。
データ信号入力端子Ｄ０′，Ｄ２′，Ｄ４′，Ｄ６′に
与えられたデータ信号Ｉ０，Ｉ２，Ｉ４，Ｉ６は、４入
力セレクタ回路１８によってシリアルデータに変換され
る。

【００８６】４入力セレクタ回路２５，１８のデータ信
号出力端子Ｑは、それぞれ２入力セレクタ回路２６のデ
ータ信号入力端子Ｄ１，Ｄ２に接続されており、２入力
セレクタ回路２６に入力されるクロック信号Ｃ１がハイ
レベルのときにはデータ信号入力端子Ｄ１に入力されて
いる信号が、クロック信号Ｃ１がロウレベルのときには
データ信号入力端子Ｄ２に入力されている信号が選択さ
れ出力される。したがって、データ信号入力端子Ｄ１と
Ｄ２に入力されている信号は交互に選択される。２入力
セレクタ回路２６の出力Ｑはフリップフロップ回路２７
の入力Ｄに接続されており、フリップフロップ回路２７
に入力されるクロック信号Ｃ０の立下りに同期してシリ
アルデータＺが出力される。

【００８７】この実施例においては、カウンタ回路１
２，１９が４相のセレクト信号ＳＥＬ０〜ＳＥＬ３を出
力し、４入力セレクタ回路１８，２５を駆動させる。し
たがって、カウンタ回路１０１が１相のセレクト信号Ｓ
ＥＬのみを出力し、複数の２入力セレクタ回路を駆動さ
せていた従来に比べ、ハードウエアの数を減らすことが
できる。よって、消費電力を減らすことができ、レイア
ウト面積を縮小化することができる。

【００８８】なお、実施例１と同様にフリップフロップ
回路２７の構成をクロック信号Ｃ０がロウレベルのとき
にマスタ回路にデータを取込み、クロック信号Ｃ０がハ
イレベルのときにスレーブ回路がデータを更新するよう
にクロック信号Ｃ０に対して位相を１８０°変えてもよ
い。この場合フリップフロップ回路２７の出力は図６
（ｇ）に示すＺ１のようになる。

【００８９】［実施例３］図７はこの発明の実施例３と
なる８：１マルチプレクサ回路２８の構成を示す回路
図、図８はその動作を示すタイムチャートである。図７
を参照して、この８：１マルチプレクサ回路２８は、ク
ロック信号入力端子Ｃ′、データ信号入力端子Ｄ０′〜
Ｄ７′およびデータ信号出力端子Ｑ′を含む。クロック
信号入力端子Ｃ′にはクロック信号Ｃ０が与えられ、デ
ータ信号入力端子Ｄ０′〜Ｄ７′にはデータ信号Ｉ０〜
Ｉ７がそれぞれ与えられる。クロック信号Ｃ０は、図８
（ｇ）に示すように、半周期Ｔｃ／２ずつロウレベルま
たはハイレベルとなる。データ信号入力端子Ｉ０′〜Ｉ
７′は、図８（ａ）（ｂ）に示すように、クロック信号
Ｃ０の立下りに同期してクロック信号Ｃ０の８倍の周期
Ｔｃでハイレベルまたはロウレベルに変化する。

【００９０】また、この８：１マルチプレクサ回路２８
は、図１６に示す構成をもつフリップフロップ回路３０
〜３７，４２〜４４，４６、図４に示す構成と同様であ
り入力のトランジスタが図４が３入力有するのに対して
７入力有する７入力ＯＲゲート３８、図３に示す構成を
もつ４入力セレクタ回路３９，４０および図１８に示す
構成をもつ２入力セレクタ回路４５を含む。

【００９１】フリップフロップ回路３０〜３７と７入力
ＯＲゲート３８で８ビットのカウンタ回路２９を構成す
る。フリップフロップ回路４２〜４４は、１／８分周器
４１を構成し、フリップフロップ回路４２に入力された
クロック信号Ｃ０を１／８分周してクロック信号Ｃ２を
出力する。データ信号入力端子Ｄ０′〜Ｄ３′に入力さ
れたデータ信号Ｉ０〜Ｉ３は４入力セレクタ回路３９に
よってシリアルデータに変換される。データ信号入力端
子Ｄ４′，Ｄ７′に入力されたデータ信号Ｉ４〜Ｉ７は
４入力セレクタ回路４０によってシリアルデータに変換
される。

【００９２】４入力セレクタ回路３９，４０のデータ信
号出力端子Ｑは、２入力セレクタ回路４５のデータ信号
入力端子Ｄ２，Ｄ１にそれぞれ接続されており、２入力
セレクタ回路４５に入力されるクロック信号Ｃ２がハイ
レベルのときにはデータ信号入力端子Ｄ１に入力されて
いる信号が、クロック信号Ｃ２がロウレベルのときには
データ信号入力端子Ｄ２に入力されている信号が選択さ
れ出力される。したがって、データ信号入力端子Ｄ１と
Ｄ２に入力されている信号は４ビットごとに交互に選択
される。２入力セレクタ回路４５の出力Ｑはフリップフ
ロップ回路４６の入力Ｄに接続されており、フリップフ
ロップ回路１２に入力されるクロック信号Ｃ０の立下り
に同期してシリアルデータＺが出力される。

【００９３】この実施例においては、カウンタ回路２９
が８相のセレクト信号ＳＥＬ０〜ＳＥＬ７を出力し、４
入力セレクタ回路３９，４０を駆動させる。したがっ
て、カウンタ回路１０１が１相のセレクト信号ＳＥＬの
みを出力し、複数の２入力セレクタ回路を駆動させてい
た従来に比べ、ハードウエアの数を減らすことができ
る。よって、消費電力を減らすことができ、レイアウト
面積を縮小化することができる。

【００９４】なお、この実施例においても、実施例１と
同様にフリップフロップ回路４６の構成をクロック信号
がロウレベルのときにマスタ回路にデータを取込み、ク
ロック信号がハイレベルのときにスレーブ回路がデータ
を更新するようにクロック信号に対して位相を１８０°
変えてもよい。この場合フリップフロップ回路４６の出
力は図６（ｊ）に示すＺ１のようになる。

【００９５】［実施例４］図９はこの発明の実施例４と
なる１：４デマルチプレクサ回路４７の構成を示すブロ
ック図、図１０はその動作を示すタイムチャートであ
る。図９を参照して、この１：４デマルチプレクサ回路
４７は、クロック信号入力端子Ｃ′、データ信号入力端
子Ｄ′、およびデータ信号出力端子Ｑ０′〜Ｑ３′を含
む。クロック信号入力端子Ｃ′はクロック信号Ｃ０を受
け、データ信号入力端子Ｄ′はデータ信号Ｉを受ける。
クロック信号Ｃ０は、図１０（ｂ）に示すように、半周
期Ｔｃ／２ずつハイレベルまたはロウレベルとなる。デ
ータ信号Ｉは、図１０（ａ）に示すように、クロック信
号Ｃ０の立上りに同期してクロック信号Ｃ０と同周期Ｔ
ｃでハイレベルまたはロウレベルに変化する。

【００９６】また、この１：４デマルチプレクサ回路４
７は、図１６に示す構成をもつフリップフロップ回路４
９，５３〜５６、図２２に示す構成をもつラッチ回路５
０，５１，５７〜６０および図４に示す構成をもつ３入
力ＯＲゲート５２を含む。フリップフロップ回路４９、
ラッチ回路５０，５１および３入力ＯＲゲート５２は、
内部クロック生成回路４８を構成する。フリップフロッ
プ回路４９は、クロック信号入力端子Ｃ′に入力された
クロック信号Ｃ０を１／２分周してラッチ回路５０に出
力する。ラッチ回路５１はラッチ回路５０に対してデー
タ取込みとデータ保持の動作が１８０°反転する構成と
する。ラッチ回路５１の反転出力Ｑはラッチ回路５０の
データ入力Ｄに接続されており、ラッチ回路５０の出力
とラッチ回路５１の出力を取れば図１０（ｃ）〜（ｆ）
に示すように、クロック信号入力端子Ｃ′に与えられた
クロック信号Ｃ０の４倍の周期で位相が９０°ずつ異な
る４相のオーバラップ信号（互いにハイレベルおよびロ
ウレベルが重なる信号）が得られる。

【００９７】３入力ＯＲゲート５２は入力にラッチ回路
５０の出力Ｃ（０°）に対して９０°位相の異なる信号
Ｃ（９０°）と１８０°位相の異なる信号Ｃ（１８０
°）とデータ信号入力端子Ｃ′に与えられたクロック信
号Ｃ０を持っている。したがって、４相のオーバラップ
信号Ｃ（０°）〜Ｃ（２７０°）と同じ周期４Ｔｃを持
ち、この周期内でクロック信号Ｃ０がロウレベルのとき
に一度だけロウレベルになるラッチ信号ＬＣを出力す
る。つまり、内部クロック生成回路４８は、４ビットの
シリアルなデータ信号に対して、入力されるクロック信
号Ｃ０から４相のオーバラップ信号からなる４つの第１
の内部クロック信号を出力するとともに、クロック信号
Ｃ０の４倍の周期をもつ第２の内部クロック信号を出力
するものである。

【００９８】この４相のオーバラップ信号Ｃ（０°）〜
Ｃ（２７０°）は、データ信号入力端子Ｄ′に並列に４
つ接続されているフリップフロップ回路５３〜５６のク
ロック信号となっており、シリアルに入力されたデータ
信号Ｉは９０°ずつことなる４相のオーバラップ信号Ｃ
（０°）〜Ｃ（２７０°）によりフリップフロップ回路
５３〜５６に取込まれ３６０°、すなわち４ビットごと
にデータは更新される。

【００９９】フリップフロップ回路５３〜５６の出力Ｑ
はそれぞれラッチ回路５７〜６０の入力Ｄに接続されて
おり、ラッチ信号ＬＣによってラッチ回路５７〜６０は
データをフリップフロップ回路５３〜５６から取込み、
データＺ０〜Ｚ３をそれぞれデータ信号出力端子Ｑ１′
〜Ｑ３′，Ｑ０′に出力する。このようにして１：４デ
マルチプレクサ回路４７では４ビットのシリアルデータ
Ｉを４ビットのパラレルデータＺ０〜Ｚ３に変換する。

【０１００】この実施例においては、内部クロック生成
回路４８が４相の内部クロック信号Ｃ（０°）〜Ｃ（２
７０°）を出力してフリップフロップ回路５３〜５６を
駆動させ、ＡＮＤゲート５２がラッチ信号ＬＣを出力し
てラッチ回路５７〜６０を駆動させる。したがって、内
部クロック生成回路１１１が４相の内部クロック信号Ｃ
（０°）〜Ｃ（２７０°）のみを出力してフリップフロ
ップ回路１１５〜１２６を駆動させていた従来に比べ、
ハードウエアの数を減らすことができる。よって、消費
電力を減らすことができ、また、レイアウト面積を減ら
すことができる。

【０１０１】なお、この実施例では１：４デマルチプレ
クサ回路４７の例を示したが、同様の構成で位相が４５
°ずつ異なる８相のオーバラップ信号と、８ビットのシ
リアルデータごとに一度ハイレベルもしくはロウレベル
になる内部信号を用いることにより、１：８デマルチプ
レクサ回路などにも適用できる。

【０１０２】［実施例５］実施例４では４相のオーバラ
ップ信号Ｃ（０°）〜Ｃ（２７０°）とクロック信号Ｃ
０の４倍の周期を持つラッチ信号ＬＣを用いて構成した
１：４デマルチプレクサ回路４７を示したが、４相のノ
ンオーバラップ信号Ｃ１〜Ｃ４とクロック信号Ｃ０の４
倍の周期を持つラッチ信号ＬＣを用いても構成できる。
図１１はそのような１：４デマルチプレクサ回路６１の
構成を示すブロック図である。図１１を参照して、この
１：４デマルチプレクサ回路６１は、クロック信号入力
端子Ｃ′、データ信号入力端子Ｄ′、およびデータ信号
出力端子Ｑ０′〜Ｑ１′を含む。クロック信号入力端子
Ｃ′はクロック信号Ｃ０を受け、データ信号入力端子
Ｄ′はデータ信号Ｉを受ける。クロック信号Ｃ０は、図
１２（ｂ）に示すように、半周期Ｔｃ／２ずつハイレベ
ルまたはロウレベルとなる。データ信号Ｉは、図１２
（ａ）に示すように、クロック信号Ｃ０の立上りに同期
してクロック信号Ｃ０と同周期Ｔｃでハイレベルまたは
ロウレベルに変化する。

【０１０３】また、この１：４デマルチプレクサ回路６
１は、図１６に示す構成をもつフリップフロップ回路６
３〜６６，６９〜７２、図４に示す構成をもつ３入力Ｏ
Ｒゲート６７、図１３に示す構成をもつ２入力ＡＮＤゲ
ート６８および図２２に示す構成をもつラッチ回路７３
〜７６を含む。フリップフロップ回路６３〜６６および
３入力ＯＲゲート６７および２入力ＡＮＤゲート６８
は、内部クロック生成回路６２を構成する。内部クロッ
ク生成回路６２では、フリップフロップ回路６３〜６５
の出力Ｑを次段のフリップフロップ回路６４〜６６の入
力Ｄに順次入力しているのでクロック信号入力端子Ｃ′
に入力されるクロック信号Ｃ０の周期ごとにデータはシ
フトされる。３入力ＯＲゲート６７は、３つのフリップ
フロップ回路６３〜６５の反転出力ＱＢを入力としてい
るため、クロック信号Ｃ０の４周期ごとに１周期だけロ
ウレベルを出力する。したがって、各フリップフロップ
回路６３〜６６の反転出力ＱＢを取れば、図１２（ｃ）
〜（ｆ）に示すように、ハイレベルがオーバラップしな
い４相の内部クロック信号Ｃ１〜Ｃ４が得られる。

【０１０４】また、２入力ＡＮＤゲート６８は、入力に
フリップフロップ回路６６の反転出力ＱＢとクロック信
号入力端子Ｃ′に入力されたクロック信号Ｃ０を持って
おり、図１２（ｇ）に示すように、クロック信号Ｃ０の
４倍の周期を持つラッチ信号ＬＣを生成する。つまり、
内部クロック生成回路６２は、４ビットのシリアルなデ
ータ信号に対して、入力されるクロック信号Ｃ０から４
相のノンオーバラップ信号からなる４つの第１の内部ク
ロック信号を出力するとともに、クロック信号Ｃ０の４
倍の周期をもつ第２の内部クロック信号を出力するもの
である。

【０１０５】４相の内部クロック信号Ｃ１〜Ｃ０はデー
タ信号入力端子Ｄ′に並列に接続されている４つのフリ
ップフロップ回路６９〜７２のクロック信号となってお
り、シリアルに入力されたデータ信号Ｉは４相の内部ク
ロック信号Ｃ１〜Ｃ４に応じてフリップフロップ回路６
９〜７２に取込まれる。

【０１０６】フリップフロップ回路６９〜７２の出力Ｑ
はそれぞれラッチ回路６３〜７６の入力Ｄに接続されて
おり、ラッチ信号ＬＣによってラッチ回路７３〜７６は
データをフリップフロップ回路６９〜７２から取込み、
データＺ０〜Ｚ３をそれぞれデータ信号出力端子Ｑ１′
〜Ｑ３′，Ｑ０′に出力する。このようにして１：４デ
マルチプレクサ回路６１は４ビットのシリアルデータＩ
を４ビットのパラレルデータＺ０〜Ｚ３に変換する。

【０１０７】この実施例においては、内部クロック生成
回路６２が４相の内部クロック信号Ｃ１〜Ｃ４を出力し
てフリップフロップ回路６９〜７２を駆動させ、ＡＮＤ
ゲート６８がラッチ信号ＬＣを出力してラッチ回路７３
〜７６を駆動させる。したがって、内部クロック生成回
路１１１が４相の内部クロック信号Ｃ（０°）〜Ｃ（２
７０°）のみを出力してフリップフロップ回路１１５〜
１２６を駆動させていた従来に比べ、ハードウエアの数
を減らすことができる。よって、消費電力を減らすこと
ができ、また、レイアウト面積を減らすことができる。

【０１０８】なお、この実施例では１：４デマルチプレ
クサ回路の例を示したが、同様の構成で８相のノンオー
バラップ信号と、８ビットのシリアルデータごとに一度
ハイレベルもしくはロウレベルになる内部信号を用いる
ことにより、１：８デマルチプレクサ回路などにも適用
できる。

【０１０９】

【発明の効果】以上のように、請求項１の発明のマルチ
プレクサ回路にあっては、セレクト信号生成回路によっ
てＭ相のセレクト信号を生成し、このＭ相のセレクト信
号によってセレクト回路を駆動するので、セレクト信号
生成回路によって１相のセレクト信号のみを生成し、複
数のフリップフロップ回路および２入力セレクタ回路を
駆動していた従来に比べ、ハードウエアの数を減らすこ
とができる。

【０１１０】また、クロック信号に同期してセレクタ回
路の出力を一旦保持した後出力する保持回路を備えれ
ば、出力をクロック信号に精度よく同期させることがで
きる。

【０１１１】また、請求項３の発明のマルチプレクサ回
路にあっては、セレクト信号生成回路および切換信号生
成回路によってＭ相のセレクト信号および切換信号を生
成し、これらの信号によってＮ個のセレクタ回路および
切換回路を駆動するので、請求項１の発明のマルチプレ
クサ回路と同様にハードウエアの数を減らすことができ
る他、セレクト回路を複数に分割したので、ビット数の
増大にも容易に対応できる。

【０１１２】また、セレクト信号生成回路を直列接続さ
れたＭ個のフリップフロップ回路および論理和回路で構
成すれば、クロック信号のＭ倍の周期をもつ、ハイレベ
ルおよびロウレベルが互いにオーバラップしないＭ相の
セレクト信号を容易に得ることができる。

【０１１３】また、請求項５の発明のマルチプレクサに
あっては、セレクト信号生成回路および切換信号生成回
路によってＭ／Ｎ相のセレクト信号および内部クロック
信号を生成し、これらの信号によってＮ個のセレクタ回
路および切換回路を駆動するので、請求項３の発明のマ
ルチプレクサ回路と同様にハードウエア数の低減とビッ
ト数の増大を図ることができる他、セレクト信号生成回
路Ｍ／Ｎ相のセレクト信号を生成するのでセレクト信号
生成回路の小型化を図ることができる。

【０１１４】また、セレクト信号生成回路を直列接続さ
れたＭ／Ｎ個のフリップフロップ回路および論理和回路
で構成すれば、クロック信号のＭ倍の周期をもつ、ハイ
レベルおよびロウレベルが互いにオーバラップしないＭ
／Ｎ相のセレクト信号を容易に得ることができる。

【０１１５】また、クロック信号に同期して切換回路の
出力を一旦保持した後出力する保持回路を備えれば、出
力をクロック信号に精度よく同期させることができる。
また、請求項８の発明のデマルチプレクサにあっては、
内部クロック生成回路によってＭ相の第１の内部クロッ
ク信号および第２の内部クロック信号を生成し、これら
の信号によってＭ個のデータ変換部を駆動する。したが
って、内部クロック生成回路によって複数相の第１の内
部クロック信号のみを生成し、これらの信号によって１
ビット当り３つのフリップフロップ回路を駆動していた
従来に比べ、ハードウエアの数を減らすことができ、ひ
いては低消費電力化・省面積化を図ることができる。

【０１１６】また、請求項９の発明のデマルチプレクサ
にあっては、内部クロック生成回路によってＭ相の第１
の内部クロック信号および第２の内部クロック信号を生
成し、これらの信号によってＭ個のフリップフロップ回
路およびＭ個のラッチ回路を駆動する。したがって、請
求項８の発明のデマルチプレクサ回路と同様、従来に比
べハードウエアの数を減らすことができ、ひいては低消
費電力化・省面積化を図ることができる。

【０１１７】また、内部クロック生成回路をフリップフ
ロップ回路、直列接続されたＭ／２個のラッチ回路、お
よび論理和回路で構成すれば、クロック信号のＭ倍の周
期をもつ、ハイレベルおよびロウレベルが互いにオーバ
ラップするＭ相の第１の内部クロック信号および第２の
内部クロック信号を容易に得ることができる。

【０１１８】また、内部クロック生成回路を直列接続さ
れたＭ個のフリップフロップ回路、論理和回路および論
理積回路で構成すれば、クロック信号のＭ倍の周期をも
つ、ハイレベルおよびロウレベルが互いにオーバラップ
しないＭ相の第１の内部クロック信号および第２の内部
クロック信号を容易に得ることができる。

【図面の簡単な説明】

【図１】この発明の実施例１となる４：１マルチプレク
サ回路の構成を示すブロック図である。

【図２】図１に示した４：１マルチプレクサ回路の動作
を示すタイムチャートである。

【図３】図１に示した４：１マルチプレクサ回路の４入
力セレクタ回路の構成を示す回路図である。

【図４】図１に示した４：１マルチプレクサ回路の３Ｏ
Ｒゲートの構成を示す回路図である。

【図５】この発明の実施例２となる８：１マルチプレク
サ回路の構成を示すブロック図である。

【図６】図５に示した８：１マルチプレクサ回路の動作
を示すタイムチャートである。

【図７】この発明の実施例３となる８：１マルチプレク
サ回路の構成を示すブロック図である。

【図８】図７に示した８：１マルチプレクサ回路の動作
を示すタイムチャートである。

【図９】この発明の実施例４となる１：４デマルチプレ
クサ回路の構成を示すブロック図である。

【図１０】図９に示した１：４デマルチプレクサ回路の
動作を示すタイムチャートである。

【図１１】この発明の実施例５となる１：４デマルチプ
レクサ回路の構成を示すブロック図である。

【図１２】図１１に示した１：４デマルチプレクサ回路
の動作を示すタイムチャートである。

【図１３】図１１に示した１：４デマルチプレクサ回路
の２入力ＡＮＤゲートの構成を示す回路図である。

【図１４】従来の４：１マルチプレクサ回路の構成を示
すブロック図である。

【図１５】図１４に示した４：１マルチプレクサ回路の
動作を示すタイムチャートである。

【図１６】図１４に示した４：１マルチプレクサ回路の
フリップフロップ回路の構成を示す回路図である。

【図１７】図１６に示したフリップフロップ回路の動作
を示すタイムチャートである。

【図１８】図１４に示した４：１マルチプレクサ回路の
２入力セレクタ回路の構成を示す回路図である。

【図１９】図１４に示した４：１マルチプレクサ回路の
３入力ＮＯＲゲートの構成を示す回路図である。

【図２０】従来の１：４デマルチプレクサ回路の構成を
示すブロック図である。

【図２１】図２０に示した１：４デマルチプレクサ回路
の動作を示すタイムチャートである。

【図２２】図２０に示した１：４デマルチプレクサ回路
のラッチ回路の構成を示す回路図である。

【図２３】図２２に示したラッチ回路の動作を示すタイ
ムチャートである。

【符号の説明】

１，１０，２８ マルチプレクサ回路 ２，１２，１９，２９ カウンタ回路 ３〜６，９，１１，１３〜１６，２０〜２３，２７，３
０〜３７，４２〜４４，４６，４９，５３〜５６，６３
〜６６，６９〜７２ フリップフロップ回路 ７，１７，２４，５２，６７ ３入力ＯＲゲート ８，１８，２５，３９，４０ ４入力セレクタ回路 ２６，４５ ２入力セレクタ回路 ３８ ７入力ＯＲゲート ４７，６１ デマルチプレクサ回路 ４８，６２ 分周器 ５０，５１，５７〜６０，７３〜７６ ラッチ回路 ６８ ２入力ＡＮＤゲート

Claims (11)

【特許請求の範囲】
1. 【請求項１】 クロック信号に同期してＭビット（Ｍは
   ２以上の整数である）の並列データ信号をＭビットの直
   列データ信号に変換するマルチプレクサ回路において、 前記クロック信号を受けて、この受けたクロック信号の
   Ｍ倍の周期をもつ、それぞれが位相の異なるＭ相のセレ
   クト信号を生成するセレクト信号生成回路と、 前記Ｍビットの並列データ信号および前記Ｍ相のセレク
   ト信号を受け、入力されたＭ相のセレクト信号に基づい
   て、Ｍビットの並列データ信号を１ビットずつ選択し、
   Ｍビットの直列データ信号として出力するためのセレク
   タ回路とを備えたことを特徴とする、マルチプレクサ回
   路。
2. 【請求項２】 前記セレクタ回路からの直列データ信号
   を受け、前記クロック信号に同期して前記直列データ信
   号を一旦保持した後、出力する保持回路を備えたことを
   特徴とする、請求項１に記載のマルチプレクサ回路。
3. 【請求項３】 クロック信号に同期してＭビットの並列
   データ信号をＭビットの直列データ信号に変換するマル
   チプレクサ回路において、 前記クロック信号を受けて、この受けたクロック信号の
   Ｍ倍の周期をもつ、それぞれが位相の異なるＭ相のセレ
   クト信号を生成するセレクト信号生成回路と、 それぞれが前記Ｍビットの並列データ信号のうちのＭ／
   Ｎビットの並列データ信号、および前記Ｍ相のセレクト
   信号のうちのＭ／Ｎ相のセレクト信号を受け、入力され
   たＭ／Ｎ相のセレクト信号に基づいて、Ｍ／Ｎビットの
   並列データ信号を１ビットずつ選択し、Ｍ／Ｎビットの
   直列データ信号として出力するためのＮ個のセレクタ回
   路と、 前記クロック信号を受け、前記Ｎ個のセレクタ回路の出
   力を順次切換えるための切換信号を生成する切換信号生
   成回路と、 前記Ｎ個のセレクタ回路の出力および前記切換信号を受
   け、前記Ｎ個のセレクタ回路の出力の各々を順次切換
   え、Ｍビットの直列データ信号として出力するための切
   換回路とを備えたことを特徴とする、マルチプレクサ回
   路。
4. 【請求項４】 前記セレクト信号生成回路は、 それぞれがそのクロックノードに前記クロック信号を受
   け、それぞれがその反転出力ノードから前記セレクト信
   号を出力する直列接続された第１ないし第Ｍのフリップ
   フロップ回路と、 前記第１ないし第Ｍ−１のフリップフロップ回路の反転
   出力を受け、その論理和を第２のフリップフロップ回路
   の入力ノードに出力する論理和回路とを含むことを特徴
   とする、請求項１ないし３のいずれかに記載のマルチプ
   レクサ回路。
5. 【請求項５】 クロック信号に同期してＭビットの並列
   データ信号をＭビットの直列データ信号に変換するマル
   チプレクサ回路において、 前記クロック信号のＭ倍の周期をもつ、それぞれが位相
   の異なるＭ／Ｎ相のセレクト信号を生成するセレクト信
   号生成回路と、 それぞれが前記Ｍビットの並列データ信号のうちのＭ／
   Ｎビットの並列データ信号および前記Ｍ／Ｎ相のセレク
   ト信号を受け、入力されたＭ／Ｎ相のセレクト信号に基
   づいて、Ｍ／Ｎビットの並列データ信号を１ビットずつ
   選択し、Ｍ／Ｎビットの直列データ信号として出力する
   ためのＮ個のセレクタ回路と、 前記クロック信号を受け、前記Ｎ個のセレクタ回路の出
   力を順次切換えるための切換信号を生成する切換信号生
   成回路と、 前記Ｎ個のセレクタ回路の出力および前記切換信号を受
   け、前記Ｎ個のセレクタ回路の出力の各々を順次切換
   え、Ｍビットの直列データ信号として出力するための切
   換回路とを備えたことを特徴とする、マルチプレクサ回
   路。
6. 【請求項６】 前記セレクト信号生成回路は、 それぞれがそのクロックノードに前記クロック信号を受
   け、それぞれがその反転出力ノードから前記セレクト信
   号を出力する直列接続された第１ないし第Ｍ／Ｎのフリ
   ップフロップ回路と、 前記第１ないし第Ｍ／Ｎ−１のフリップフロップ回路の
   反転出力を受け、その論理和を第１のフリップフロップ
   回路の入力ノードに出力する論理和回路とを含むことを
   特徴とする、請求項５に記載のマルチプレクサ回路。
7. 【請求項７】 前記切換回路からの直列データ信号を受
   け、前記クロック信号に同期して前記直列データ信号を
   一旦保持した後、出力する保持回路を備えたことを特徴
   とする、請求項３ないし６のいずれかに記載のマルチプ
   レクサ回路。
8. 【請求項８】 クロック信号に同期して入力端子に受け
   たＭビットの直列データ信号を、Ｍビットの並列データ
   信号に変換してＭ個の出力端子に出力するデマルチプレ
   クサ回路において、 前記クロック信号を受けて、その受けたクロックのＭ倍
   の周期をもち、かつそれぞれが位相の異なるＭ相の内部
   クロック信号を出力するとともに、前記受けたクロック
   信号のＭ倍の周期をもつ第２の内部クロック信号を出力
   する内部クロック生成回路と、 前記Ｍ個の出力端子に対応して設けられ、それぞれが前
   記入力端子に受けたＭビットの直列データ信号を受ける
   とともに、前記内部クロック生成回路からのＭ個の第１
   の内部クロック信号のうちの１つの第１の内部クロック
   信号と第２の内部クロック信号とを受け、受けた第１の
   内部クロック信号に基づいて受けたＭビットの直列デー
   タ信号のうちの１ビットのデータ信号を取込み、この取
   込んだ１ビットのデータ信号を前記第２の内部クロック
   信号に基づいて前記対応の出力端子にＭビットの並列デ
   ータ信号のうちの１ビットのデータ信号として出力する
   Ｍ個のデータ変換部とを備えたことを特徴とする、デマ
   ルチプレクサ回路。
9. 【請求項９】 クロック信号に同期して入力端子に受け
   たＭビットの直列データ信号を、Ｍビットの並列データ
   信号に変換してＭ個の出力端子に出力するデマルチプレ
   クサ回路において、 前記クロック信号を受けて、この受けたクロック信号の
   Ｍ倍の周期をもち、かつそれぞれが前記Ｍ個の出力端子
   それぞれに対応し、位相の異なるＭ相の第１の内部クロ
   ック信号を出力するとともに、前記受けたクロック信号
   のＭ倍の周期をもつ第２の内部クロックを生成する内部
   クロック生成回路と、 前記Ｍ個の出力端子に対応して設けられ、それぞれが、
   入力ノードが前記入力端子に接続され、前記内部クロッ
   ク生成回路からの対応した出力端子に対応する第１の内
   部クロック信号をクロックノードに受けるＭ個のフリッ
   プフロップ回路と、 前記Ｍ個の出力端子に対応して設けられ、それぞれが、
   入力ノードが対応する出力端子に対応するフリップフロ
   ップ回路の出力ノードに接続されるとともに出力ノード
   が対応する出力端子に接続され、前記内部クロック生成
   回路からの第２の内部クロック信号をクロックノードに
   受けるＭ個のラッチ回路とを備えたことを特徴とする、
   デマルチプレクサ回路。
10. 【請求項１０】 前記内部クロック生成回路は、 そのクロックノードに前記クロック信号を受け、その入
    力ノードにその反転出力を受けるフリップフロップ回路
    と、 それぞれがそのクロックノードに前記フリップフロップ
    回路の出力を受け、それぞれがその出力ノードおよび反
    転出力ノードから前記第１の内部クロック信号を出力す
    る直列接続された第１ないし第Ｍ／２（Ｍ／２は整数で
    ある）のラッチ回路と、 前記Ｍ相の第１の内部クロック信号のうちの所定のＭ−
    ２相の第１の内部クロック信号および前記クロック信号
    を受け、その論理和信号を前記第２の内部クロック信号
    として出力する論理和回路とを含み、 前記第１のラッチ回路はその入力ノードに前記第Ｍ／Ｎ
    のラッチ回路の反転出力を受けることを特徴とする、請
    求項８または９に記載のデマルチプレクサ回路。
11. 【請求項１１】 前記内部クロック生成回路は、 それぞれがそのクロックノードに前記クロック信号を受
    け、それぞれがその反転出力ノードから前記第１のクロ
    ック信号を出力する直列接続された第１ないし第Ｍのフ
    リップフロップ回路と、 前記第１ないし第Ｍ−１のフリップフロップ回路の反転
    出力を受け、その論理和信号を第１のフリップフロップ
    回路の入力ノードに出力する論理和回路と、 前記第Ｍのフリップフロップ回路の反転出力および前記
    クロック信号を受け、その論理積信号を前記第２のクロ
    ック信号として出力する論理積回路とを含むことを特徴
    とする、請求項８または９に記載のデマルチプレクサ回
    路。