JPH0727429B2 - マイクロコンピュータの発振クロック切換回路 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、マイクロコンピュータの発振クロック切換回
路に関するものである。

（ロ）従来の技術 一般に、デジタル時計は内部に計時用のワンチップのマ
イクロコンピュータを内蔵しているが、最近では集積化
技術の向上に伴ない、デジタル時計に多機能を持たせる
ことが可能になってきた。多機能デジタル時計として
は、例えば電卓機能付デジタル時計が存在する。ところ
でこういったデジタル時計に内蔵されるマイクロコンピ
ュータには該マイクロコンピュータを動作させる為の発
振クロックが必要である。そこで上記した電卓機能付デ
ジタル時計においては、電卓演算には速いスピードが要
求されることから、電卓演算時にマイクロコンピュータ
を動作させるための発振クロックは、時計表示の計時動
作時にマイクロコンピュータを動作させるための発振ク
ロックよりも、高い発振周波数を持っていなければなら
ない。

そこで従来は、発振周波数の異なる２種類の発振クロッ
ク、つまり電卓演算用或は計時動作用に対応する２種類
の発振クロックをマイクロコンピュータに印加してお
き、電卓演算或は計時動作の夫々に応じて２種類の発振
クロックを切換え、これよりマイクロコンピュータを動
作させて電卓機能付デジタル時計を使用可能としてい
た。

（ハ）発明が解決しようとする課題 しかしながら前記従来の技術の場合、マイクロコンピュ
ータの動作中に発振周波数の異なる発振クロックを切換
えてマイクロコンピュータを動作させようとすると、こ
れ等発振クロックを切換えてから、切換わった側の発振
クロックが変化するまでの期間が短くなることがあり、
これよりマイクロコンピュータを動作させるのに十分な
発振クロック期間が得られなくなり、マイクロコンピュ
ータが誤動作してしまう問題点があった。また、マイク
ロコンピュータの誤動作を未然に防ぐ為には、マイクロ
コンピュータの動作していないタイミングを選んで、発
振クロックの切換えを行なわなければならない問題点も
あった。

（ニ）課題を解決するための手段 第１の発振クロックを発生する第１の発振回路と、前記
第１の発振クロックより低い発振周波数を有する第２の
発振クロックを前記第１の発振クロックとは非同期で発
生する第２の発振回路と、を備え、前記第１又は第２の
発振クロックの何れか一方に基づいて得られるシステム
クロックに同期して動作するマイクロコンピュータにお
いて、発振クロック切換信号に基づき前記第１又は第２
の発振クロックを切換え出力する切換回路と、前記切換
回路の出力が印加されるゲート回路と、前記発振クロッ
ク切換信号に基づきトリガ信号を発生するトリガ回路
と、前記トリガ信号の発生から前記第１の発振クロック
の所定周期が経過したことを検出する検出回路と、前記
トリガ信号によって前記切換回路の出力が前記ゲート回
路を通過することを禁止し、且つ前記切換回路の出力及
び前記検出回路の検出結果によって前記切換回路の出力
が前記ゲート回路を通過することを許可するゲート制御
回路とを備え、前記第１及び第２の発振回路が共に発振
動作している状態において前記第１の発振クロックから
前記第２の発振クロックに切り換えた時に、前記第１及
び第２の発振クロックの非同期に起因して、前記ゲート
回路から前記第１の発振クロックより発振周波数の高い
クロックが出力されるのを防止した点である。

（ホ）作 用 本発明によれば、互いに非同期である第１の発振クロッ
クから第２の発振クロックに切り換えた時、マイクロコ
ンピュータを正常動作させるのに十分な期間だけ、切換
わった側の発振クロックを使用せずマイクロコンピュー
タの動作を停止させる為、マイクロコンピュータの誤動
作は防止される。

（ヘ）実施例 本発明の詳細を図示の実施例により具体的に説明する。

第１図において、発振回路Ａ（第２の発振回路）及び発
振回路Ｂ（第１の発振回路）は夫々異なる発振周波数を
有すると共に第２図a,bに示す通り非同期であり、例え
ば発振回路Ａの発振周波数は発振回路Ｂの発振周波数よ
りも高いものとする。

（１）はANDゲート（２）（３）及びORゲート（４）よ
り成る切換回路であり、該切換回路（１）は、前記発振
回路Ａから出力される発振クロックａ（第１の発振クロ
ック）と前記発振回路Ｂから出力される発振クロックｂ
（第２の発振クロック）とを切換出力する。具体的に
は、前記ANDゲート（２）の一端に発振クロックａが印
加されると共に該ANDゲート（２）の他端に発振クロッ
ク選択信号SELECTが印加され、且つ前記ANDゲート
（３）の一端に発振クロックｂが印加されると共に該AN
Dゲート（３）の他端に前記発振クロック選択信号SELEC
Tが印加される。つまり、前記発振クロック選択信号SEL
ECTが「１」の時、前記切換回路（１）からは発振クロ
ックａが出力され、また前記発振クロック選択信号SELE
CTが「０」の時、前記切換回路（１）からは発振クロッ
クｂが出力されることになっている。尚、発振クロック
a,bの立下がり時にのみ、発振クロック選択信号SELECT
は「０」から「１」，「１」から「０」に変化する様に
設計されているものとする。

（５）はANDゲート（ゲート回路）であり、該ANDゲート
（５）の一端には前記切換回路（１）出力が印加され
る。

（６）は、前記発振クロック選択信号SELECTが印加され
るトリガ回路であり、前記発振クロック選択信号SELECT
が「０」から「１」、或は「１」から「０」に変化した
時、即ち発振クロックa,bの切換時、該トリガ回路
（６）は「１」のトリガ信号ｄを発生する。

（７）は検出回路であり、該検出回路（７）のx,y,z端
子には、夫々前記トリガ信号ｄ、前記発振クロックｂ、
及び後述の遅延回路（８）出力ｆが印加される。そして
該検出回路（７）は、「１」のトリガ信号ｄによってカ
ウント動作を開始し、発振クロックｂの直後の立上がり
（又は立下がり）から該発振クロックｂの１周期をカウ
ントすることによって、「１」の検出信号ｅを出力す
る。ここで、前述した遅延回路（８）は、前記検出信号
ｅを発振クロックｂの１周期だけ遅延するものであり、
前記検出回路（７）は遅延信号ｆの立上がりによってリ
セットされ、これによって検出信号ｅは「０」になる。

（９）はANDゲートであり、該ANDゲート（９）には、イ
ンバータ（10）を介した前記切換回路（１）出力ｃ及び
前記検出信号ｅが印加される。つまり、検出信号ｅが
「１」の時、前記切換回路（１）から出力される発振ク
ロックが「０」期間になると、該ANDゲート（９）から
は「１」出力が得られることになる。

（11）はRS型フリップフロップ等で構成されるゲート制
御回路であり、該ゲート制御回路（11）にはトリガ信号
ｄと前記ANDゲート（９）のトリガ出力ｇが印加され
る。該ゲート制御回路（11）に「１」のトリガ信号ｄが
印加されると、該ゲート制御回路（11）はリセットさ
れ、該ゲート制御回路（11）からは「０」のゲート制御
信号ｈが出力される。つまり、この時、前記ANDゲート
（５）に印加された前記切換回路（１）出力ｃは、前記
ANDゲート（５）から出力されることなく遮断される。
また「１」のANDゲート（９）出力ｇが該ゲート制御回
路（11）に印加されると、該ゲート制御回路（11）はセ
ットされ、該ゲート制御回路（11）からは「１」のゲー
ト制御信号ｈが出力される。つまり、この時、前記AND
ゲート（５）に印加された前記切換回路（１）出力ｃ
は、前記ANDゲート（５）の通過を許可される。

（12）はシステムクロック発生回路であり、前記ANDゲ
ート（５）出力ｉに基づいて、マイクロコンピュータを
動作させるためのシステムクロックを発生する。

以下、第２図のタイミングチャートを基に第１図の動作
について説明する。

まず初期状態として発振クロック選択信号SELECTが
「１」になっているとする。この時、切換回路（１）出
力ｃは発振クロックａと同一であり、トリガ信号ｄ、検
出信号ｅ、遅延信号ｆ、及びANDゲート（９）出力ｇは
全て「０」であり、ゲート制御信号ｈは「１」、ANDゲ
ート（５）出力ｉは切換回路（１）出力ｃと同一であ
る。そしてマイクロコンピュータは、発振クロックａに
基づき発生するシステムクロックによって動作してい
る。

その後、発振クロックｂに基づくシステムクロックでマ
イクロコンピュータを動作させる為に、時刻t₀におい
て、発振クロック選択信号SELECTを「１」から「０」に
立下げた場合、切換回路（１）からはｃに示す切換出力
が得られることになる。ここで切換出力ｃを見ると、Δ
Ｔの「０」期間、即ちマイクロコンピュータを動作させ
るには不十分な程に短い「０」期間が生じている。従来
は、この切換出力ｃをそのままマイクロコンピュータを
動作させるための発振クロックとして使用していた為
に、誤動作が生じてしまっていたのである。

一方、発振クロック選択信号SELECTの「１」から「０」
への変化によって、トリガ回路（６）からは「１」のト
リガ信号ｄが発生する。これによってゲート制御回路
（11）がリセットされてゲート制御信号ｈは「０」とな
り、切換回路（１）出力ｃがANDゲート（５）から出力
されることを禁止されることから、時刻t₀以後において
ANDゲート（５）出力ｉは「０」となり、ΔＴの「０」
期間は出力ｉに生じなくなる。故にマイクロコンピュー
タの動作が停止して誤動作が防止されることになる。

時刻t₀でパルス的に「１」となったトリガ信号ｄは検出
回路（７）のｘ端子にも印加され、該検出回路（７）
は、時刻t₀直後の発振クロックｂの立上がりから１周期
をカウントし、時刻t₁で「１」の検出信号ｅを出力す
る。この「１」の検出信号ｅは遅延信号ｆによって時刻
t₃で「０」となるが、検出信号ｅの「１」期間におい
て、時刻t₂で切換出力ｃが「１」から「０」に立下がる
と、ANDゲート（９）出力ｇが「１」となり、ゲート制
御回路（11）がセットされてゲート制御信号ｈは「１」
となる。よって切換出力ｃはANDゲート（５）を通過す
ることになり、時刻t₁以後において、ANDゲート（５）
出力ｉは切換出力ｃと同一となる。これよりマイクロコ
ンピュータの動作は再開されることになる。

以上より、マイクロコンピュータに使用される発振クロ
ックa,bを切換えても、時刻t₀〜t₃の期間だけマイクロ
コンピュータの動作を停止させ、該マイクロコンピュー
タの誤動作を防止できることになる。

尚、本実施例においては、発振クロックａからｂへの切
換えについて説明したが、発振クロックｂからａへの切
換えについても動作が同様であって切換え可能であるこ
とは言うまでもない。

（ト）発明の効果 本発明によれば、第１の発振クロックから第２の発振ク
ロックへ切り換えた時、マイクロコンピュータの動作を
停止させることができることから、マイクロコンピュー
タの誤動作を防止できる。またマイクロコンピュータの
動作していないタイミングをわざわざ選んで発振クロッ
クを切換えたりする不都合もなくなる等の利点が得られ
る。

【図面の簡単な説明】

第１図は本発明のマイクロコンピュータの発振クロック
切換回路を示す回路図、第２図は第１図の各部波形を示
すタイミングチャートである。 （１）……切換回路、（５）……ANDゲート、（６）…
…トリガ回路、（７）……検出回路、（11）……ゲート
制御回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１の発振クロックを発生する第１の発振
   回路と、前記第１の発振クロックより低い発振周波数を
   有する第２の発振クロックを前記第１の発振クロックと
   は非同期で発生する第２の発振回路と、を備え、前記第
   １又は第２の発振クロックの何れか一方に基づいて得ら
   れるシステムクロックに同期して動作するマイクロコン
   ピュータにおいて、 発振クロック切換信号に基づき前記第１又は第２の発振
   クロックを切換え出力する切換回路と、 前記切換回路の出力が印加されるゲート回路と、 前記発振クロック切換信号に基づきトリガ信号を発生す
   るトリガ回路と、 前記トリガ信号の発生から前記第１の発振クロックの所
   定周期が経過したことを検出する検出回路と、 前記トリガ信号によって前記切換回路の出力が前記ゲー
   ト回路を通過することを禁止し、且つ前記切換回路の出
   力及び前記検出回路の検出結果によって前記切換回路の
   出力が前記ゲート回路を通過することを許可するゲート
   制御回路とを備え、 前記第１及び第２の発振回路が共に発振動作している状
   態において前記第１の発振クロックから前記第２の発振
   クロックに切り換えた時に、前記第１及び第２の発振ク
   ロックの非同期に起因して、前記ゲート回路から前記第
   １の発振クロックより発振周波数の高いクロックが出力
   されるのを防止したことを特徴とするマイクロコンピュ
   ータの発振クロック切換回路。