JPH0727880A - 高分解能時間計測装置 - Google Patents
高分解能時間計測装置Info
- Publication number
- JPH0727880A JPH0727880A JP17160293A JP17160293A JPH0727880A JP H0727880 A JPH0727880 A JP H0727880A JP 17160293 A JP17160293 A JP 17160293A JP 17160293 A JP17160293 A JP 17160293A JP H0727880 A JPH0727880 A JP H0727880A
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- time
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Abstract
(57)【要約】
【目的】Ｔ／Ｖ変換回路の端数パルスの校正を木目細か
く行うことができるようにし、時間測定の分解能および
精度の向上を図る。 【構成】入力パルスの時間幅を、基準クロックを計数し
て求めると共にその基準クロックでは計数できない端数
パルスは電圧に変換するＴ／Ｖ変換回路を備え、基準ク
ロックの計数値から時間幅を求めると共に、端数パルス
については変換電圧と時間幅の関係から端数パルスの時
間幅を算出するようにして、入力パルスの時間幅を知る
ように構成した時間計測装置において、基準クロックと
異なる周波数の複数の校正用クロックを発生する手段
と、前記校正用の各クロックが入力されるごとにそのク
ロックの１周期に等しい時間幅の単発パルスを校正パル
スとして発生する校正パルス発生回路と、前記各校正パ
ルスを前記Ｔ／Ｖ変換回路に与えて端数パルスに対する
時間変換係数を校正するように構成する。
く行うことができるようにし、時間測定の分解能および
精度の向上を図る。 【構成】入力パルスの時間幅を、基準クロックを計数し
て求めると共にその基準クロックでは計数できない端数
パルスは電圧に変換するＴ／Ｖ変換回路を備え、基準ク
ロックの計数値から時間幅を求めると共に、端数パルス
については変換電圧と時間幅の関係から端数パルスの時
間幅を算出するようにして、入力パルスの時間幅を知る
ように構成した時間計測装置において、基準クロックと
異なる周波数の複数の校正用クロックを発生する手段
と、前記校正用の各クロックが入力されるごとにそのク
ロックの１周期に等しい時間幅の単発パルスを校正パル
スとして発生する校正パルス発生回路と、前記各校正パ
ルスを前記Ｔ／Ｖ変換回路に与えて端数パルスに対する
時間変換係数を校正するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、時間計測装置の高分解
能化に関し、詳しくは基準クロックの１周期以下の微少
時間も高精度に測定するための高分解能化のための改善
に関するものである。
能化に関し、詳しくは基準クロックの１周期以下の微少
時間も高精度に測定するための高分解能化のための改善
に関するものである。
【０００２】
【従来の技術】従来より経過時間を測定する時間計測装
置はよく知られている。この種の時間計測装置が採用す
る高分解能時間計測方式の１つに、時間・電圧変換方式
（Ｔ／Ｖ変換方式）がある。この方式は、被測定信号の
例えば立ち上がりから立ち下がりまでの時間幅（パルス
幅）を計測する場合を例にとれば、その時間幅内に基準
クロックを計数し計数したクロックの数から被測定信号
の時間幅を求めるが、更に基準クロックでは計数できな
い微少な時間幅（これを端数パルスとも言う）について
はこれを一旦電圧値に変換し、その電圧値を高精度に測
定することによって正確な時間幅を求める方式である。
置はよく知られている。この種の時間計測装置が採用す
る高分解能時間計測方式の１つに、時間・電圧変換方式
（Ｔ／Ｖ変換方式）がある。この方式は、被測定信号の
例えば立ち上がりから立ち下がりまでの時間幅（パルス
幅）を計測する場合を例にとれば、その時間幅内に基準
クロックを計数し計数したクロックの数から被測定信号
の時間幅を求めるが、更に基準クロックでは計数できな
い微少な時間幅（これを端数パルスとも言う）について
はこれを一旦電圧値に変換し、その電圧値を高精度に測
定することによって正確な時間幅を求める方式である。
【０００３】Ｔ／Ｖ変換方式は、通常、測定に先立って
変換係数（時間から電圧への変換の際の係数）を求める
ための校正を行う。この校正は図４に示すような構成に
より行われる。図４において、基準クロック発生回路１
からの基準クロック（測定系および校正系の両方の時間
の基準になるクロック）は校正パルス発生回路２に入力
される。ここでは基準クロックの１周期分および２周期
分の単発パルスをそれぞれ生成する。Ｔ／Ｖ変換回路３
は各パルスの時間幅を電圧に変換し、かつデジタル信号
で出力する。各変換値は一旦メモリ４に格納されるが、
処理回路５でこれを読み出しその２つの変換値をもとに
Ｔ／Ｖ変換回路３における端数パルスに係る時間・電圧
変換係数を求める。
変換係数（時間から電圧への変換の際の係数）を求める
ための校正を行う。この校正は図４に示すような構成に
より行われる。図４において、基準クロック発生回路１
からの基準クロック（測定系および校正系の両方の時間
の基準になるクロック）は校正パルス発生回路２に入力
される。ここでは基準クロックの１周期分および２周期
分の単発パルスをそれぞれ生成する。Ｔ／Ｖ変換回路３
は各パルスの時間幅を電圧に変換し、かつデジタル信号
で出力する。各変換値は一旦メモリ４に格納されるが、
処理回路５でこれを読み出しその２つの変換値をもとに
Ｔ／Ｖ変換回路３における端数パルスに係る時間・電圧
変換係数を求める。
【０００４】実際の被測定信号の時間計測では、Ｔ／Ｖ
変換回路３で基準クロックを計数すると共に端数パルス
分については時間・電圧変換を行い、それぞれの結果
（クロック数と電圧値）をメモリ４に格納する。処理回
路５では、計数されたクロック数から時間幅を求めると
共に、上記校正において得た変換係数を用いて、端数パ
ルスに対応した電圧値から端数時間幅を逆算する。この
ようにして求めた２つの時間幅のデータを合算すること
により、被測定信号の時間幅を求めることができる。
変換回路３で基準クロックを計数すると共に端数パルス
分については時間・電圧変換を行い、それぞれの結果
（クロック数と電圧値）をメモリ４に格納する。処理回
路５では、計数されたクロック数から時間幅を求めると
共に、上記校正において得た変換係数を用いて、端数パ
ルスに対応した電圧値から端数時間幅を逆算する。この
ようにして求めた２つの時間幅のデータを合算すること
により、被測定信号の時間幅を求めることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、実際の
測定でＴ／Ｖ変換回路に入力される端数パルスはその幅
が上記の校正パルスの間のあらゆる値をとるが、すなわ
ち端数パルスは基準クロックの１周期以下のあらゆる値
をとるが、上述のような従来の校正では、基準クロック
の１周期分および２周期分の２つのパルスでしか、換言
すれば端数パルスの最小と最大でしか校正されていな
い。このため、最小と最大の間でのリニアリティはまっ
たく校正されておらず、変換誤差が生ずるという問題が
あった。
測定でＴ／Ｖ変換回路に入力される端数パルスはその幅
が上記の校正パルスの間のあらゆる値をとるが、すなわ
ち端数パルスは基準クロックの１周期以下のあらゆる値
をとるが、上述のような従来の校正では、基準クロック
の１周期分および２周期分の２つのパルスでしか、換言
すれば端数パルスの最小と最大でしか校正されていな
い。このため、最小と最大の間でのリニアリティはまっ
たく校正されておらず、変換誤差が生ずるという問題が
あった。
【０００６】本発明の目的は、このような点に鑑み、Ｔ
／Ｖ変換回路の端数パルスの校正を木目細かく行い得る
ようにし、時間測定の分解能および精度の向上した高分
解能時間計測装置を実現しようとするものである。
／Ｖ変換回路の端数パルスの校正を木目細かく行い得る
ようにし、時間測定の分解能および精度の向上した高分
解能時間計測装置を実現しようとするものである。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために本発明では、入力パルスの時間幅を、基準クロ
ックを計数して求めると共にその基準クロックでは計数
できない端数パルスは電圧に変換するＴ／Ｖ変換回路を
備え、基準クロックの計数値から時間幅を求めると共
に、端数パルスについては変換電圧と時間幅の関係から
端数パルスの時間幅を算出するようにして、入力パルス
の時間幅を知るように構成した時間計測装置において、
基準クロックと異なる周波数の複数の校正用クロックを
発生する手段と、前記校正用の各クロックが入力される
ごとにそのクロックの１周期に等しい時間幅の単発パル
スを校正パルスとして発生する校正パルス発生回路と、
前記各校正パルスを前記Ｔ／Ｖ変換回路に与えて端数パ
ルスに対する時間変換係数を校正するように構成したこ
とを特徴とする。
るために本発明では、入力パルスの時間幅を、基準クロ
ックを計数して求めると共にその基準クロックでは計数
できない端数パルスは電圧に変換するＴ／Ｖ変換回路を
備え、基準クロックの計数値から時間幅を求めると共
に、端数パルスについては変換電圧と時間幅の関係から
端数パルスの時間幅を算出するようにして、入力パルス
の時間幅を知るように構成した時間計測装置において、
基準クロックと異なる周波数の複数の校正用クロックを
発生する手段と、前記校正用の各クロックが入力される
ごとにそのクロックの１周期に等しい時間幅の単発パル
スを校正パルスとして発生する校正パルス発生回路と、
前記各校正パルスを前記Ｔ／Ｖ変換回路に与えて端数パ
ルスに対する時間変換係数を校正するように構成したこ
とを特徴とする。
【０００８】
【作用】本発明は、端数パルスの変換係数を校正するこ
とができるようにしたものである。基準となるクロック
から周波数の異なる複数の校正用クロックを生成し、校
正パルス発生回路ではその各校正用クロックを入力した
ときにそのクロックの１周期分の時間幅を有する単発パ
ルスを生成する。Ｔ／Ｖ変換回路にこれら校正パルスを
与えて、そのときの変換出力を求める。このようにして
得た校正パルスの時間幅と変換出力の関係からＴ／Ｖ変
換回路の端数パルス変換係数を校正する。
とができるようにしたものである。基準となるクロック
から周波数の異なる複数の校正用クロックを生成し、校
正パルス発生回路ではその各校正用クロックを入力した
ときにそのクロックの１周期分の時間幅を有する単発パ
ルスを生成する。Ｔ／Ｖ変換回路にこれら校正パルスを
与えて、そのときの変換出力を求める。このようにして
得た校正パルスの時間幅と変換出力の関係からＴ／Ｖ変
換回路の端数パルス変換係数を校正する。
【０００９】
【実施例】以下図面を用いて本発明を詳しく説明する。
図１は本発明に係る高分解能時間計測装置の一実施例を
示す構成図である。図１において図４と同等部分には同
一符号を付し、その説明は省略する。特に図４と異なる
部分はシンセサイズドスイーパ６を用いた点である。シ
ンセサイズドスイーパ６は基準クロック発生回路１から
の基準クロックを受けこのクロックに同期した複数の周
波数ｆ1 ，ｆ2 ，ｆ3 ，・・・，ｆn の周波数を順次発
生するように構成されたものである。なお、ｆ2 ，
ｆ3 ，・・・，ｆn-1 の周波数はｆ1 ，ｆn の間をｎ等
分した場合の周波数とする。
図１は本発明に係る高分解能時間計測装置の一実施例を
示す構成図である。図１において図４と同等部分には同
一符号を付し、その説明は省略する。特に図４と異なる
部分はシンセサイズドスイーパ６を用いた点である。シ
ンセサイズドスイーパ６は基準クロック発生回路１から
の基準クロックを受けこのクロックに同期した複数の周
波数ｆ1 ，ｆ2 ，ｆ3 ，・・・，ｆn の周波数を順次発
生するように構成されたものである。なお、ｆ2 ，
ｆ3 ，・・・，ｆn-1 の周波数はｆ1 ，ｆn の間をｎ等
分した場合の周波数とする。
【００１０】このような構成における動作を次に説明す
る。シンセサイズドスイーパ６からは上記のような互い
に異なる周波数のｎ個のクロックが順次出力される。校
正パルス発生回路２は各クロックを受け取るごとに、そ
のクロックの１周期分のパルス幅を有する単発のパルス
を校正パルスとして生成しＴ／Ｖ変換回路に与える。図
２は校正パルス発生回路２の入力信号と出力信号（パル
スの関係を示す波形図で、周波数ｆ1 のクロックが入力
されたときはパルスＰ1 （パルス幅はＴ）が出力され、
周波数ｆ2 のクロックが入力されたときはパルスＰ2 が
出力され、以下同様にして、周波数ｆn の場合はパルス
Ｐn （パルス幅は２Ｔ）が出力される。
る。シンセサイズドスイーパ６からは上記のような互い
に異なる周波数のｎ個のクロックが順次出力される。校
正パルス発生回路２は各クロックを受け取るごとに、そ
のクロックの１周期分のパルス幅を有する単発のパルス
を校正パルスとして生成しＴ／Ｖ変換回路に与える。図
２は校正パルス発生回路２の入力信号と出力信号（パル
スの関係を示す波形図で、周波数ｆ1 のクロックが入力
されたときはパルスＰ1 （パルス幅はＴ）が出力され、
周波数ｆ2 のクロックが入力されたときはパルスＰ2 が
出力され、以下同様にして、周波数ｆn の場合はパルス
Ｐn （パルス幅は２Ｔ）が出力される。
【００１１】このような校正パルスＰ1 ，Ｐ2 ，・・
・，Ｐn をＴ／Ｖ変換回路３に与えて校正するが、各校
正パルスに対してＴ／Ｖ変換回路３からそれぞれ電圧デ
ータＶ1 ，Ｖ2 ，Ｖ3 ，・・・，Ｖn が得られたとす
る。これら校正データはメモリ４に保存される。処理回
路５ではこれら校正データをもとに時間電圧変換係数を
求め、メモリ４に記憶しておく。その後の実際の時間測
定の際には、処理回路５において、上記のようにして求
めた変換係数を用いて端数パルス測定データから時間幅
を逆算する。このように、端数パルス校正用のパルスを
複数生成して端数パルスに対する変換係数の校正を行う
ことにより、端数パルス変換におけるリニアリティ誤差
の低減と、高い分解能での時間測定を可能にすることが
できる。
・，Ｐn をＴ／Ｖ変換回路３に与えて校正するが、各校
正パルスに対してＴ／Ｖ変換回路３からそれぞれ電圧デ
ータＶ1 ，Ｖ2 ，Ｖ3 ，・・・，Ｖn が得られたとす
る。これら校正データはメモリ４に保存される。処理回
路５ではこれら校正データをもとに時間電圧変換係数を
求め、メモリ４に記憶しておく。その後の実際の時間測
定の際には、処理回路５において、上記のようにして求
めた変換係数を用いて端数パルス測定データから時間幅
を逆算する。このように、端数パルス校正用のパルスを
複数生成して端数パルスに対する変換係数の校正を行う
ことにより、端数パルス変換におけるリニアリティ誤差
の低減と、高い分解能での時間測定を可能にすることが
できる。
【００１２】なお、シンセサイズドスイーパ６から出力
するクロックｆ2 ，ｆ3 ，・・・，ｆn-1 の周波数を、
実施例ではｆ1 ，ｆn の間をｎ等分した周波数とした
が、本発明はこれに限定されるものではなく、ｎ分割さ
れた周波数であればよい。
するクロックｆ2 ，ｆ3 ，・・・，ｆn-1 の周波数を、
実施例ではｆ1 ，ｆn の間をｎ等分した周波数とした
が、本発明はこれに限定されるものではなく、ｎ分割さ
れた周波数であればよい。
【００１３】また、上記実施例ではシンセサイズドスイ
ーパによりｎ個の校正用のクロックを作るが、基準クロ
ック発生回路自体で複数の校正用のクロックを発生させ
る構成としてもよい。図３はそのような目的を達成する
ための基準クロック発生回路の一実施例を示す構成図で
ある。図から明らかなようにこの構成はいわゆるＰＬＬ
（Phase Locked Loop）回路である。以下簡単に説明す
る。位相比較器７には、クロックの基準となるリファレ
ンスクロックと、プログラマブルカウンタ１０で分周さ
れた電圧制御発振器（ＶＣＯ）９の出力とが入力されて
いる。位相比較器７の出力はローパスフィルタ８を介し
て高周波成分を除去し、ほぼ直流的となった電圧をＶＣ
Ｏ９に与える。このような閉ループ制御回路によれば、
リファレンスとプログラマブルカウンタ１０の出力とが
同じ周波数となるように制御され、プログラマブルカウ
ンタ１０が１／Ｎの分周を行う場合には、出力の基準ク
ロックは入力のリファレンス信号のＮ倍の周波数とな
る。
ーパによりｎ個の校正用のクロックを作るが、基準クロ
ック発生回路自体で複数の校正用のクロックを発生させ
る構成としてもよい。図３はそのような目的を達成する
ための基準クロック発生回路の一実施例を示す構成図で
ある。図から明らかなようにこの構成はいわゆるＰＬＬ
（Phase Locked Loop）回路である。以下簡単に説明す
る。位相比較器７には、クロックの基準となるリファレ
ンスクロックと、プログラマブルカウンタ１０で分周さ
れた電圧制御発振器（ＶＣＯ）９の出力とが入力されて
いる。位相比較器７の出力はローパスフィルタ８を介し
て高周波成分を除去し、ほぼ直流的となった電圧をＶＣ
Ｏ９に与える。このような閉ループ制御回路によれば、
リファレンスとプログラマブルカウンタ１０の出力とが
同じ周波数となるように制御され、プログラマブルカウ
ンタ１０が１／Ｎの分周を行う場合には、出力の基準ク
ロックは入力のリファレンス信号のＮ倍の周波数とな
る。
【００１４】ここでは、上記分周をプログラマブルカウ
ンタにより、 １／Ｎ，１／（Ｎ−１），１／（Ｎ−２），．．．，１
／（Ｎ−ｎ） のようにｎ通りに変え、ｎ通りの校正クロックを発生す
るようにしている。このように基準クロック発生回路自
体で複数の校正用クロックを発生させることにより図１
に示す構成のものと同様に本発明の目的を達成すること
ができる。なお、この場合のＴ／Ｖ変換回路に与える基
準クロックとしては、例えばリファレンスクロックを用
いる。
ンタにより、 １／Ｎ，１／（Ｎ−１），１／（Ｎ−２），．．．，１
／（Ｎ−ｎ） のようにｎ通りに変え、ｎ通りの校正クロックを発生す
るようにしている。このように基準クロック発生回路自
体で複数の校正用クロックを発生させることにより図１
に示す構成のものと同様に本発明の目的を達成すること
ができる。なお、この場合のＴ／Ｖ変換回路に与える基
準クロックとしては、例えばリファレンスクロックを用
いる。
【００１５】
【発明の効果】以上説明したように本発明によれば、周
波数シンセサイザあるいはプログラマブルなＰＬＬを用
いて複数の校正用クロックを発生してＴ／Ｖ変換回路の
校正をより細かく行うことができ、これにより変換のリ
ニアリティ誤差が低減でき、高分解能の時間測定が可能
となる。
波数シンセサイザあるいはプログラマブルなＰＬＬを用
いて複数の校正用クロックを発生してＴ／Ｖ変換回路の
校正をより細かく行うことができ、これにより変換のリ
ニアリティ誤差が低減でき、高分解能の時間測定が可能
となる。
【図１】本発明に係る高分解能時間計測装置の一実施例
を示す構成図である。
を示す構成図である。
【図２】校正用のクロックと校正パルスとの関係を示す
図である。
図である。
【図３】本発明の他の実施例における基準クロック発生
回路の一実施例を示す構成図である。
回路の一実施例を示す構成図である。
【図４】従来の時間計測装置の一例を示す構成図であ
る。
る。
１ 基準クロック発生回路 ２ 校正パルス発生回路 ３ Ｔ／Ｖ変換回路 ４ メモリ ５ 処理回路 ６ シンセサイズドスイーパ
Claims (1)
- 【請求項１】入力パルスの時間幅を、基準クロックを計
数して求めると共にその基準クロックでは計数できない
端数パルスは電圧に変換するＴ／Ｖ変換回路を備え、基
準クロックの計数値から時間幅を求めると共に、端数パ
ルスについては変換電圧と時間幅の関係から端数パルス
の時間幅を算出するようにして、入力パルスの時間幅を
知るように構成した時間計測装置において、 基準クロックと異なる周波数の複数の校正用クロックを
発生する手段と、 前記校正用の各クロックが入力されるごとにそのクロッ
クの１周期に等しい時間幅の単発パルスを校正パルスと
して発生する校正パルス発生回路と、 前記各校正パルスを前記Ｔ／Ｖ変換回路に与えて端数パ
ルスに対する時間変換係数を校正するように構成したこ
とを特徴とする高分解能時間計測装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17160293A JPH0727880A (ja) | 1993-07-12 | 1993-07-12 | 高分解能時間計測装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17160293A JPH0727880A (ja) | 1993-07-12 | 1993-07-12 | 高分解能時間計測装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0727880A true JPH0727880A (ja) | 1995-01-31 |
Family
ID=15926214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17160293A Pending JPH0727880A (ja) | 1993-07-12 | 1993-07-12 | 高分解能時間計測装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727880A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005156495A (ja) * | 2003-11-28 | 2005-06-16 | Agilent Technol Inc | 時間間隔測定器および補正量決定方法 |
| JP2014187599A (ja) * | 2013-03-25 | 2014-10-02 | Mitsubishi Electric Corp | 周波数検出回路 |
-
1993
- 1993-07-12 JP JP17160293A patent/JPH0727880A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005156495A (ja) * | 2003-11-28 | 2005-06-16 | Agilent Technol Inc | 時間間隔測定器および補正量決定方法 |
| JP2014187599A (ja) * | 2013-03-25 | 2014-10-02 | Mitsubishi Electric Corp | 周波数検出回路 |
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