JPH07280883A - 半導体試験装置 - Google Patents

半導体試験装置

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JPH07280883A
JPH07280883A JP6087406A JP8740694A JPH07280883A JP H07280883 A JPH07280883 A JP H07280883A JP 6087406 A JP6087406 A JP 6087406A JP 8740694 A JP8740694 A JP 8740694A JP H07280883 A JPH07280883 A JP H07280883A
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JP
Japan
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circuit
pattern generator
semiconductor test
circuits
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JP6087406A
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Kenji Yoshida
健嗣 吉田
Masao Shimizu
雅男 清水
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Advantest Corp
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Advantest Corp
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Abstract

(57)【要約】 【目的】 半導体試験装置のパターン発生器、印加信号
発生回路並びに比較回路において、被測定対象デバイス
の各ピンに要求される印加信号の各種類別に区別して対
応できるように、当該回路を複数種類で設けて、大規模
化・高コスト化を防止し、かつ、小型化を実現する。 【構成】 基本周期発生回路８を設け、パターン発生器
Ａ・14と、その出力に、Ａタイプ印加信号発生回路10を
設け、Ａタイプドライバ１6 を通じて半導体試験装置１
の出力ピン18n から印加信号を出力する。また、基本周
期発生回路８に縦続してn／m分周回路９を設け、パター
ン発生器Ｂ・15を設け、さらに、Ｂタイプの印加信号発
生回路12を設けて、同じく印加信号を出力する。つま
り、複数種類の性能と規模の当該回路を同一システム内
に複数設け、同期させて動作させる構成とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体試験装置におけ
る構成回路についての低価格化、小型化に関する。
【０００２】
【従来の技術】半導体試験装置のテストシステムにおけ
る構成回路は、従来技術においては、図２に示すような
各回路の構成となっている。すなわち、被測定対象デバ
イス７の各ピン19a,19b…19nに、印加すべき信号を発生
させる印加信号発生回路３や、比較回路４や、パターン
発生器２０において、同じ電圧や同じ周期の周波数を発
生しうる機能を持つ同種類の回路を複数個分用意し、そ
の出力端子、つまり出力ピン18a,18b…18nの各々から出
力できるようにし、被測定対象デバイス７の各ピン19a,
19b…19nに対し、必要とする内容の信号を印加して測定
していた。
【０００３】しかし、被測定対象デバイス７の各ピン19
a,19b…19nに印加すべき信号の特性は、その周期、電
圧、電流において各種のものがあり、また、その組み合
わせも異なったものとなっている。ところが、周波数な
ら必要と予想される最高の周期、すなわち、最高のスピ
ードの機能を有するものとし、また、電圧、電流も最
高、最大の予想必要機能を有するものとして、複数個分
全部が最高性能のもので用意されていた。
【０００４】一方、近時、被測定対象デバイス７の高性
能・多機能・大規模化に伴い多ピン化がすすみ、当該半
導体試験装置１の出力ピン18a,18b…18nも、それに対応
せねばならず、256ピンや512ピンのものが一般的とな
り、さらに、1,000 ピン以上に及ぶものが要求され対応
している。従って、印加すべき信号も、各種にわたって
おり、その印加信号発生回路３は、例えば、512 個分全
部を、当該半導体試験装置１が持つ最高の機能を有する
ものとする必要はなく、低い機能で十分な出力ピン18a,
18b…18nの割合も多いことが分かっていた。
【０００５】ところが、従来技術によれば、当該半導体
試験装置１が有する最高の機能仕様に、複数個ある大規
模なパターン発生器２０、印加信号発生回路３並びに比
較回路４の全部が周期発生回路２で統一されており、余
剰機能を持つものとなっていた。そのために、当該半導
体試験装置１のパターン発生器２０、印加信号発生回路
３並びに比較回路４は、高性能で大規模なものとなって
しまい、その結果として、製品としてはコスト高となっ
ていたばかりか、小型化もできなかった。
【０００６】
【発明が解決しようとする課題】従来技術においては、
パターン発生器や印加信号発生回路や比較回路の複数個
分の全てが、当該半導体試験装置の最高の機能仕様の全
てを満足するものとしてあるために、高性能で大規模な
回路とならざるを得ず、結果として、コスト高となり、
小型化ができないという問題点を有していた。そこで、
本発明では、被測定対象デバイスの各ピンごとに要求さ
れる印加信号が、その周波数、電圧、電流の特性の組み
合わせにおいて異なっていることに着眼し、性能が低く
てもよいものは、別なタイプの種類としてパターン発生
器や印加信号発生回路や比較回路を複数種類設けること
により、大規模化・高コスト化するのを防止し、かつ、
小型化を実現することを目的とした。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に、本発明の半導体試験装置のパターン発生器、印加信
号発生回路並びに比較回路においては、被測定対象デバ
イスの各ピンに要求される印加信号の種類に、対応する
のにもっとも適切な性能と規模のタイプの回路を複数種
類設けることとした。すなわち、従来技術のように、当
該半導体試験装置のパターン発生器、印加信号発生回路
並びに比較回路の性能において、全て、当該半導体試験
装置の機能仕様の最高性能のもので統一して、必要な出
力ピンの数だけ設けるのではなく、被測定対象デバイス
の各ピンに要求される印加信号の性質や種類に対応させ
るべく複数種類に分けて、もっともコストミニマムとす
ることができる性能、規模の複数タイプの回路を同一シ
ステム内に設け、同期させて動作させる方法とした。
【０００８】
【作用】被測定対象デバイスの各ピンに要求される印加
信号は、複数の種類に区別される。例えば、周波数は10
0MHz が必要であっても、電圧は１Vあればよいものと、
一方では、周波数が10KHzと1／10でよくても、電圧につ
いては10倍の10V で測定する必要のあるものがあり、そ
れらが同一のデバイスピン内に存在する。このことは、
回路構成の上で、その性能実現のために用いられる回路
素子の機能や価格、そして、それを構成する回路規模に
おいて格段の差が生ずる。つまり、そのことは、コスト
低減と小型化を左右するものである。
【０００９】本発明の構成では、当該半導体試験装置の
パターン発生器、印加信号発生回路並びに比較回路の性
能において、全回路を、機能仕様の最高性能のもので統
一してしまうのではなく、複数の性能に分けた回路とし
て、それぞれ必要な分だけを複数個設けた。このこと
で、当該各回路に、持たせるべき性能に大きな自由度が
生じた。
【００１０】
【実施例】図１は、本発明の、半導体試験装置１内に設
ける種類の異なるパターン発生器Ａ14、パターン発生器
Ｂ15、印加信号発生回路10・12並びに比較回路11・13の
構成概念を示すブロック図である。図示するように、複
数タイプのパターン発生器Ａ14、パターン発生器Ｂ15,
印加信号発生回路10・12並びに比較回路11・13を設け
た。先ず、基本周期発生回路８を設け、パターン発生器
Ａ・14を設け、その出力にＡタイプの印加信号発生回路
10を設け、Ａタイプドライバ16を通じて、当該半導体試
験装置１としての出力ピン18n に出力される。そして、
被測定対象デバイス７の各ピン19a,19b…19nが必要とす
る印加信号の種類に対応させて、各々のピン19a,19b…1
9nに信号が印加される。図１では、Ａタイプの回路で
は、例えば、電圧は１Vで周波数は100MHzの印加信号を
出力ピン18aから出力し、被測定対象デバイス７の２番
目のピン19bに信号を印加することを示している。
【００１１】次に、基本周期発生回路８からの出力に、
n／m分周回路９を設け、例えば、基本周期100MHzの1／1
0である10MHzを出力し、パターン発生器Ｂ・15を設け
て、その出力にＢタイプの印加信号発生回路12を設け、
Ｂタイプドライバ17を通じて、同じく、出力ピン18bに
出力し、被測定対象デバイス７の特定のピン19cに信号
を印加する。図１のＢタイプの回路では、例えば、電圧
は10V が必要であっても、周波数は10MHz あればよいと
いう種類の印加信号を出力し、被測定対象デバイス７の
特定ピン19nに、その信号を印加する事を示している。
【００１２】このようにして、複数タイプのパターン発
生器、印加信号発生回路並びに比較回路を、当該半導体
試験装置内に設け、同期させて動作させることが、本発
明の特徴である。つまり、例えば、512 個あるパターン
発生器や印加信号発生回路並びに比較回路等が、全て同
じ性能のもので統一して構成するのではなく、被測定対
象デバイス７の各ピン19a,19b…19nが必要とする複数の
種類の信号に、個別に対応できる範囲内のみの性能を持
つ、パターン発生器、印加信号発生回路並びに比較回路
等を、複数タイプに分けて設けることとした。
【００１３】つまり、当該半導体試験装置が持つ全ての
パターン発生器、印加信号発生回路並びに比較回路を、
当該半導体試験装置の仕様上の最高性能で設けるのでは
なく、被測定対象デバイスの各ピンに要求される性能に
対応して、印加信号の周期すなわち周波数や電圧や電流
などにおいて、要求される性能をいくつかの複数種に区
分けして設け、各種の印加信号を同期させて動作させる
ものである。
【００１４】また、図１（Ｂ）に示すように、基本周期
発生回路８からの出力を、n/m 分周回路９によって、n
／mの分周比として出力するとき、n及びmは自由に設定
できる。なおかつ、分周比n／mはリアルタイムで変化さ
せることができる。
【００１５】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。 (1) 当該パターン発生器、印加信号発生回路並びに比較
回路を、全て、仕様の最高の性能の最高の性能のもので
統一して設けるのではなく、被測定対象デバイスの各ピ
ンの要求を満たす範囲ごとに対応して、複数性能に区分
けして設けたので、実用上では余剰な性能をなくしたこ
とでコストパフォーマンスが向上し、出力ピンの数が多
い構成であるが故に、大幅なコストダウン効果が得られ
た。
【００１６】(2) 従って、当該回路の性能に応じた回路
構成の規模とすることができたので、当該回路全体とし
て小型となり、かつ、当該半導体試験装置全体としても
小型化が実現できた。 (3) 本発明の構成としたことで、被測定対象デバイスの
ますます多様化する各ピンへの印加信号の要求に、きわ
めて柔軟に、容易に対応できるようになった。
【図面の簡単な説明】
【図１】本発明の実施例の印加信号発生回路並びに比較
回路の構成概念を示すブロック図である。
【図２】従来技術による印加信号発生回路並びに比較回
路の構成概念を示すブロック図である。
【符号の説明】
１ 半導体試験装置 ２ 周期発生回路 ３ 印加信号発生回路 ４ 比較回路 ５ ドライバ ６ コンパレータ ７ 被測定対象デバイス ８ 基本周期発生回路 ９ n／m分周回路 10 Ａタイプ印加信号発生回路 11 Ａタイプ比較回路 12 Ｂタイプ印加信号発生回路 13 Ｂタイプ比較回路 14 パターン発生器Ａ 15 パターン発生器Ｂ 16 Ａタイプドライバ 17 Ｂタイプドライバ 18 出力ピン 19 デバイスピン 20 パターン発生器

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体試験装置（１）の基本周期を発生
    する基本周期発生回路（８）と、 該基本周期発生回路（８）の信号を受けて特定パターン
    Ａを発生するパターン発生器Ａ（14）と、 該パターン発生器Ａ（14）のパターン信号を受けて駆動
    する、Ａタイプ印加信号発生回路（10）及びＡタイプ比
    較回路（11）と、 該基本周期発生回路（８）の基本周期を分周する、n／m
    分周回路（９）と、 該n／m分周回路（９）の信号を受けて特定パターンＢを
    発生するパターン発生器Ｂ（１５）と、 該パターン発生器Ｂ（15）のパターン信号を受けて駆動
    する、Ｂタイプ印加信号発生回路（12）及びＢタイプ比
    較回路（13）と、 を具備することを特徴とする、半導体試験装置。
JP6087406A 1994-04-04 1994-04-04 半導体試験装置 Pending JPH07280883A (ja)

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