JPH07281870A - シフト演算装置及びシフト演算方法 - Google Patents

Abstract

(57)【要約】 【目的】 多倍精度データのシフト演算を効率よく行な
うことである。 【構成】 シフト数に応じてデータをシフトすることに
より、上位ビットデータ（Ｂ）と中位ビットデータ
（Ｄ）と下位ビットデータ（Ｃ）とを出力するシフタ２
０と、シフタ２０の出力に結合され、シフト方向に応じ
て上位ビットデータ（Ｂ）と下位ビットデータ（Ｃ）の
うちの一方を選択するマルチプレクサ３０と、マルチプ
レクサ３０の出力に結合され、マルチプレクサ３０によ
って選択されたデータを格納するレジスタ４０と、シフ
タ２０の出力とレジスタ４０の出力とに結合され、中位
ビットデータ（Ｄ）とレジスタ４０に格納されたデータ
とに演算することにより、演算結果を出力する演算器６
０と、演算器６０の出力に結合され、演算結果を格納す
るレジスタ群８０とを備えたシフト演算装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シフト演算装置及びシ
フト演算方法に関し、特に、単精度のデータを処理する
ハードウェアを用いて、多倍精度のシフト演算を実行す
るシフト演算装置及びシフト演算方法に関する。

【０００２】

【従来の技術】近年のディジタル技術の急速な発展に伴
って、ディジタル信号処理などの高度な処理を高速に実
行するプロセッサが求められている。これらの処理の中
には、高い演算精度を必要とするものもある。例えば、
ＣＥＬＰ(Code Excited LinearPrediction)系の音声コ
ーディックにおける短期予測分析処理は、３６ビット程
度の演算精度を必要とするとされている。ＣＥＬＰ系の
音声コーディックは、ディジタル音声通信には不可欠と
される音声コーディックの１つである。しかし、高い演
算精度をハードウェアで実現することは得策ではない。
プロセッサの回路規模が大きくなり、コストや消費電力
の面で不利な点が多いからである。そこで、単精度のデ
ータを処理するハードウェアを用いて、複数の命令を組
み合わせることにより倍精度演算を実行する手法が開発
されている。倍精度演算には、倍精度加算、倍精度減
算、倍精度シフト演算などがある。

【０００３】図９は、２４ビットデータを処理するハー
ドウェアを用いて倍精度シフト演算を実行する従来のシ
フト演算装置の構成を示す。このシフト演算装置は、シ
フト数を格納するレジスタ１１０、１１１と、レジスタ
１１０又は１１１に格納されたシフト数に応じて２４ビ
ットデータ（Ａ）をシフトするシフタ１２０と、２４ビ
ットデータ（Ｅ）とシフタ１２０から出力される２４ビ
ットデータ（Ｄ）とに対して演算を行う演算器（ＡＬ
Ｕ）１６０と、ＡＬＵ１６０の演算結果を格納する２４
ビットレジスタ１７０、１７１、１７２とを有してい
る。

【０００４】以下、上述した構成を有するシフト演算装
置を用いて、倍精度データを左にＮビットだけシフトす
る方法を説明する。ここで、倍精度データは、上位の２
４ビットデータと下位の２４ビットデータとからなり、
Ｎは１以上の整数である。シフトされるべき倍精度デー
タのうち上位データはレジスタ１７０に格納されてお
り、シフトされるべき倍精度データのうち下位データは
レジスタ１７１に格納されていると仮定する。また、倍
精度シフト演算の結果のうち上位データはレジスタ１７
０に格納され、倍精度シフト演算の結果のうち下位デー
タはレジスタ１７２に格納されると仮定する。

【０００５】左Ｎビットの倍精度シフト演算の処理は、
以下の手順に従って実行される。図１０は、その手順を
模式的に示したものである。

【０００６】［１］レジスタ１１０にシフト数「Ｎ」が
格納される。

【０００７】［２］レジスタ１７１に格納される下位デ
ータは、データ（Ａ）としてシフタ１２０に入力され
る。シフタ１２０は、下位データを左にＮビットだけシ
フトする。ＡＬＵ１６０は、シフタ１２０の出力（デー
タ（Ｄ））をそのまま出力する（スルー出力）。ＡＬＵ
１６０の出力は、下位データとしてレジスタ１７２に格
納される。

【０００８】［３］レジスタ１１１にシフト数「−（２
４−Ｎ）」が格納される。

【０００９】［４］レジスタ１７１に格納される下位デ
ータは、データ（Ａ）としてシフタ１２０に入力され
る。シフタ１２０は、下位データを右に（２４−Ｎ）ビ
ットだけシフトする。ＡＬＵ１６０は、シフタ１２０の
出力（データ（Ｄ））をそのまま出力する（スルー出
力）。ＡＬＵ１６０の出力は、レジスタ１７１に格納さ
れる。

【００１０】［５］レジスタ１７０に格納される上位デ
ータは、データ（Ａ）としてシフタ１２０に入力され
る。シフタ１２０は、上位データを左にＮビットだけシ
フトする。レジスタ１７１に格納されるデータはデータ
（Ｅ）としてＡＬＵ１６０に入力される。ＡＬＵ１６０
は、シフタ１２０の出力（データ（Ｄ））とデータ
（Ｅ）とに対して論理和演算を実行する。ＡＬＵ１６０
の出力は、上位データとしてレジスタ１７０に格納され
る。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
左Ｎビットの倍精度シフト演算は、シフト数の設定を除
いて、３回のシフト操作を必要とする。その結果、倍精
度シフト演算は、シフト数の設定を含めると更に多くの
演算を必要とする。これに対し、他の倍精度演算（倍精
度加算、倍精度減算など）はおよそ２回の演算で足り
る。従って、一般に、倍精度シフト演算は、他の倍精度
演算に比べて非常に効率が悪いと言う問題点を有してい
た。

【００１２】ＬＤ−ＣＥＬＰ(Low-Delay CELP)は、ＣＥ
ＬＰ系の音声コーディックの１つである。ＬＤ−ＣＥＬ
Ｐは、ディレイが小さいという特性を有しており、主と
して有線系（ＩＳＤＮなど）のコーディックとして注目
されている。ＬＤ−ＣＥＬＰにおいては、短期予測分析
処理の比重が他のコーディックに比べて非常に大きい。
このため、ＬＤ−ＣＥＬＰにおいては、約５０万回／秒
の倍精度シフト演算が実行される。これは、ＶＳＥＬＰ
(Vector Sum Excited Linear Prediction)、ＰＳＩ−Ｓ
ＥＬＰ(Pitch Synchronous Innovation CELP)などの携
帯用ディジタル電話の音声コーディックにおいて実行さ
れる倍精度シフト演算の回数の約２５倍にあたる。従っ
て、ＬＤ−ＣＥＬＰの実現にあたっては、倍精度シフト
演算の効率化を図ることが必須である。

【００１３】本発明の目的は、多倍精度データのシフト
演算を効率よく行なうことができるシフト演算装置及び
シフト演算方法を提供することにある。

【００１４】

【課題を解決するための手段】本発明のシフト演算装置
は、シフト数に応じてデータをシフトすることにより、
上位ビットデータと中位ビットデータと下位ビットデー
タとを出力するシフト手段と、該シフト手段の出力に結
合され、シフト方向に応じて該上位ビットデータと該下
位ビットデータのうちの一方を選択する第１選択手段
と、該第１選択手段の出力に結合され、該第１選択手段
によって選択されたデータを格納する第１格納手段と、
該シフト手段の出力と該第１格納手段の出力とに結合さ
れ、該中位ビットデータと該第１格納手段に格納された
該データとに演算することにより、演算結果を出力する
演算手段と、該演算手段の出力に結合され、該演算結果
を格納する第２格納手段とを備えており、これにより、
上記目的が達成される。

【００１５】前記シフト演算装置は、更なるデータを受
け取り、制御信号に応じて該更なるデータと前記第１格
納手段に格納された前記データとのうちの一方を選択す
る第２選択手段をさらに備えていてもよく、該第２選択
手段の出力が前記演算手段に入力されるようにしてもよ
い。

【００１６】前記シフト手段は、ｍ個の２^kビットシフ
タ（ｋ＝０，１，．．．，ｍ−１）と、２^mビットシフ
タと、前記シフト数をデコードすることにより、該ｍ個
の２^kビットシフタ（ｋ＝０，１，．．．，ｍ−１）及
び該２^mビットシフタのそれぞれにシフト動作を行うか
否かを示す制御信号を供給するデコード手段とを備えて
いてもよい。ここで、ｍは１以上の整数である。

【００１７】前記２^m-1ビットシフタの出力の一部は、
前記第１選択手段の出力に等しくてもよい。

【００１８】前記第２格納手段は、前記演算結果の部分
をそれぞれ格納する複数のレジスタを含んでいてもよ
い。

【００１９】前記第２格納手段は、前記データの部分を
それぞれ格納する複数のレジスタと、前記演算結果の部
分をそれぞれ格納する複数のレジスタとを含んでいても
よい。

【００２０】本発明のシフト演算方法は、第１データと
第２データとを用いて、倍精度のシフト演算を行うシフ
ト演算方法であって、ａ）シフト数に応じて該第１デー
タをシフトすることにより、上位ビットデータと中位ビ
ットデータと下位ビットデータとを出力するステップ
と、ｂ）ステップａ）において出力された該中位ビット
データを該シフト演算の結果の部分として格納するステ
ップと、ｃ）シフト方向に応じてステップａ）において
出力された該上位ビットデータと該下位ビットデータの
うちの一方を選択するステップと、ｄ）ステップｃ）に
おいて選択されたデータを格納するステップと、ｅ）該
シフト数に応じて該第２データをシフトすることによ
り、上位ビットデータと中位ビットデータと下位ビット
データとを出力するステップと、ｆ）ステップｅ）にお
いて出力された該中位ビットデータとステップｄ）にお
いて格納された該データとを結合するステップと、ｇ）
ステップｆ）において結合された該データを該シフト演
算の結果の部分として格納するステップとを包含してお
り、これにより、上記目的が達成される。

【００２１】ステップｆ）における結合は、ステップ
ｅ）において出力された前記中位ビットデータとステッ
プｄ）において格納された前記データとに対して論理和
演算を実行することによって達成されてもよい。

【００２２】ステップａ）〜ステップｄ）は、プログラ
ムの実行における１ステップにおいて実行され、ステッ
プｅ）〜ステップｇ）は、該プログラムの実行における
１ステップにおいて実行される。

【００２３】本発明の他のシフト演算方法は、第１デー
タと少なくとも１つの第２データと第３データとを用い
て、多倍精度のシフト演算を行うシフト演算方法であっ
て、ａ）シフト数に応じて該第１データをシフトするこ
とにより、上位ビットデータと中位ビットデータと下位
ビットデータとを出力するステップと、ｂ）ステップ
ａ）において出力された該中位ビットデータを該シフト
演算の結果の部分として格納するステップと、ｃ）シフ
ト方向に応じてステップａ）において出力された該上位
ビットデータと該下位ビットデータのうちの一方を選択
するステップと、ｄ）ステップｃ）において選択された
データを格納するステップと、ｅ）該シフト数に応じて
該少なくとも１つの第２データのうちの１つをシフトす
ることにより、上位ビットデータと中位ビットデータと
下位ビットデータとを出力するステップと、ｆ）該シフ
ト方向に応じてステップｅ）において出力された該上位
ビットデータと該下位ビットデータのうちの一方を選択
するステップと、ｇ）ステップｆ）において選択された
データを格納するステップと、ｈ）ステップｅ）におい
て出力された該中位ビットデータとステップｄ）及びス
テップｇ）において最も最近に格納されたデータとを結
合するステップと、ｉ）ステップｈ）において結合され
た該データを該シフト演算の結果の部分として格納する
ステップと、ｊ）該シフト数に応じて該第３データをシ
フトすることにより、上位ビットデータと中位ビットデ
ータと下位ビットデータとを出力するステップと、ｋ）
ステップｊ）において出力された該中位ビットデータと
ステップｇ）において最も最近に格納されたデータとを
結合するステップと、ｌ）ステップｋ）において結合さ
れた該データを該シフト演算の結果の部分として格納す
るステップとを包含しており、これにより、上記目的が
達成される。

【００２４】ステップｈ）における結合は、ステップ
ｅ）において出力された前記中位ビットデータとステッ
プｄ）及びステップｇ）において最も最近に格納された
前記データとに対して論理和演算を実行することによっ
て達成されてもよい。

【００２５】ステップｋ）における結合は、ステップ
ｊ）において出力された前記中位ビットデータとステッ
プｇ）において最も最近に格納された前記データとに対
して論理和演算を実行することによって達成されてもよ
い。

【００２６】ステップａ）〜ステップｄ）は、プログラ
ムの実行における１ステップにおいて実行され、ステッ
プｅ）〜ステップｉ）は、該プログラムの実行における
１ステップにおいて実行され、ステップｊ）〜ステップ
ｌ）は、該プログラムの実行における１ステップにおい
て実行される。

【００２７】前記シフト演算方法は、ステップｅ）〜ス
テップｉ）を繰り返すステップをさらに包含してもよ
い。

【００２８】

【作用】本発明によれば、倍精度データを左にシフトす
る場合には、その左シフトにより下位データからあふれ
たデータがレジスタに格納され、そのレジスタに格納さ
れたデータと上位データを左シフトした結果とが結合さ
れる。また、倍精度データを右にシフトする場合には、
その右シフトにより上位データからあふれたデータがレ
ジスタに格納され、そのレジスタに格納されたデータと
下位データを右シフトした結果とが結合される。このよ
うに、倍精度データのシフト演算は、２回のシフト操作
により実現される。同様にして、Ｍ倍精度データのシフ
ト演算をＭ回のシフト操作により実現することができ
る。ここで、Ｍは３以上の整数である。これにより、多
倍精度データのシフト演算を効率よく行なうことができ
る。

【００２９】

【実施例】以下、図面を参照しながら、本発明によるシ
フト演算装置の実施例を説明する。

【００３０】図１は、本発明によるシフト演算装置の実
施例の構成を示す。シフト演算装置は、与えられたシフ
ト数に応じて、データ（Ａ）をシフトすることにより、
上位ビットデータ（Ｂ）と下位ビットデータ（Ｃ）と中
位ビットデータ（Ｄ）とを出力するシフタ２０と、シフ
タ２０の出力に結合され、シフト方向に応じて上位ビッ
トデータ（Ｂ）と下位ビットデータ（Ｃ）のうちの一方
を選択するマルチプレクサ３０と、マルチプレクサ３０
の出力に結合され、マルチプレクサ３０によって選択さ
れたデータを格納するレジスタ４０と、シフタ２０の出
力とレジスタ４０の出力とに結合され、シフタ２０から
出力された中位ビットデータ（Ｄ）とマルチプレクサ５
０によって選択されたデータとに演算を行う演算器（Ａ
ＬＵ）６０と、ＡＬＵ６０の出力に結合され、ＡＬＵ６
０による演算結果を格納するレジスタ群８０とを有して
いる。

【００３１】本実施例では、データ（Ａ）〜（Ｄ）は、
いずれも１６ビットデータである。しかし、本発明はデ
ータのビット数には限定されない。

【００３２】シフタ２０に与えられるシフト数は、レジ
スタ１０に格納される。レジスタ１０に格納されるシフ
ト数が負数の場合には、シフタ２０は、そのシフト数の
絶対値だけ左にデータ（Ａ）をシフトする。レジスタ１
０に格納されるシフト数が正数の場合には、シフタ２０
は、そのシフト数だけ右にデータ（Ａ）をシフトする。

【００３３】シフタ２０と、マルチプレクサ３０と、Ａ
ＬＵ６０と、レジスタ群８０には、制御回路９０によっ
て制御信号が供給される。

【００３４】シフタ２０には、算術シフトか論理シフト
かを示す制御信号が入力される。シフタ２０は、制御信
号に応じて算術シフトと論理シフトのうちの一方を行
う。

【００３５】マルチプレクサ３０には、シフト方向を示
す制御信号が入力される。シフト方向が左であることを
示す制御信号が入力された場合には、マルチプレクサ３
０は、シフタ２０から出力される上位ビットデータ
（Ｂ）を選択する。シフト方向が右であることを示す制
御信号が入力された場合には、マルチプレクサ３０は、
シフタ２０から出力される下位ビットデータ（Ｃ）を選
択する。シフト方向は、レジスタ１０に格納されるシフ
ト数の最上位ビットを参照することにより決定すること
ができる。従って、シフト数の最上位ビットの値に応じ
てマルチプレクサ３０の動作を制御するようにしてもよ
い。

【００３６】ＡＬＵ６０は、制御信号に応じて種々の算
術演算又は論理演算を実行する。算術演算には、２進お
よび１０進の加減算、乗除算、算術的桁送りなどが含ま
れる。また、論理演算には、論理積（ＡＮＤ）、論理和
（ＯＲ）、排他的論理和（ＸＯＲ）などが含まれる。Ａ
ＬＵ６０に対する制御信号は、プログラム中の命令をデ
コードすることによって得られる。例えば、加算命令に
対してはＡＬＵ６０は加算器として動作し、論理和命令
に対してはＡＬＵ６０は論理和器として動作する。しか
しながら、倍精度シフト演算を実行するためには、ＡＬ
Ｕ６０は、少なくとも２つの機能を有していれば足り
る。その２つの機能とは、ＡＬＵ６０に入力される２つ
のデータのうちの一方をそのまま出力する（スルー出
力）機能と、ＡＬＵ６０に入力される２つのデータに対
して論理和演算を実行する機能とである。

【００３７】レジスタ群８０は、レジスタ７０とレジス
タ７１とを有している。倍精度シフト演算が実行される
前に、シフトされるべき倍精度データのうち上位の１６
ビットデータがレジスタ７０に格納され、シフトされる
べき倍精度データのうち下位の１６ビットデータがレジ
スタ７１に格納される。倍精度シフト演算が実行された
後、ＡＬＵ６０による演算結果のうち上位の１６ビット
データがレジスタ７０に格納され、ＡＬＵ６０による演
算結果のうち下位の１６ビットデータがレジスタ７１に
格納される。

【００３８】あるいは、倍精度シフト演算が実行される
前の上位データと下位データとを格納するレジスタと倍
精度シフト演算が実行された後の上位データと下位デー
タとを格納するレジスタとが異なるように、レジスタ群
８０を構成してもよい。

【００３９】図２は、本発明によるシフト演算装置の他
の実施例の構成を示す。図２に示されるシフト演算装置
の構成は、マルチプレクサ５０が追加されている点を除
き、図１に示されるシフト演算装置の構成と同じであ
る。従って、マルチプレクサ５０以外の構成要素の説明
は省略する。

【００４０】マルチプレクサ５０は、制御信号に応じて
２つの入力のうちの一方を出力する。マルチプレクサ５
０の入力の一方は、レジスタ４０の出力に結合され、マ
ルチプレクサ５０の入力の他方は、データ（Ｅ）に結合
される。制御信号は、制御回路９０によってマルチプレ
クサ５０に供給される。

【００４１】倍精度シフト演算が実行される場合には、
マルチプレクサ５０は常にレジスタ４０に格納されたデ
ータを選択するように制御される。従って、マルチプレ
クサ５０は、倍精度シフト演算の実行には不要である。
倍精度シフト演算以外の演算（例えば、論理積演算）が
実行される場合には、マルチプレクサ５０はデータ
（Ｅ）を選択するように制御されてもよい。このような
制御をすることにより、ＡＬＵ６０を用いて種々の演算
を実行することが可能となる。

【００４２】図３は、図１に示されるシフタ２０の構成
を示す。シフタ２０は、６個のシフタを組み合わせるこ
とにより、左（２⁵−１）ビット〜右２⁵ビットのシフト
を実現する。シフタ２０は、１ビット左シフタ３０１と
２ビット左シフタ３０２と４ビット左シフタ３０３と８
ビット左シフタ３０４と１６ビット左シフタ３０５と３
２ビット右シフタ３０６とを含んでいる。シフタ２０
は、シフト数をデコードすることによって制御信号ＣＯ
Ｌ１〜ＣＯＬ６を生成するデコーダ３０７をさらに含ん
でいる。制御信号ＣＯＬ１〜ＣＯＬ６の状態は、アクテ
ィブであるか非アクティブであるかのいずれかである。
制御回路９０からの算術シフトか論理シフトかを示す制
御信号は、シフタ３０１〜３０６のそれぞれに供給され
る（ただし、図３ではその制御信号の図示は省略されて
いる）。

【００４３】１ビット左シフタ３０１は、シフタ２０に
入力される１６ビットデータを受け取り、制御信号ＣＯ
Ｌ１に応じてその１６ビットデータを左に１ビットだけ
シフトするか否かを決定する。制御信号ＣＯＬ１がアク
ティブである場合には、シフタ３０１は１６ビットデー
タを左に１ビットだけシフトする。制御信号ＣＯＬ１が
非アクティブである場合には、シフタ３０１はシフト動
作を行わず入力されたデータをそのまま出力する。シフ
タ３０１は、１７ビットデータを出力する。シフタ３０
１から出力される１７ビットデータの最下位ビットは、
シフタ３０１に入力される１６ビットデータの最下位ビ
ットに対応している。

【００４４】２ビット左シフタ３０２は、シフタ３０１
から出力される１７ビットデータを受け取り、制御信号
ＣＯＬ２に応じてその１７ビットデータを左に２ビット
だけシフトするか否かを決定する。制御信号ＣＯＬ２が
アクティブである場合には、シフタ３０２は１７ビット
データを左に２ビットだけシフトする。制御信号ＣＯＬ
２が非アクティブである場合には、シフタ３０２はシフ
ト動作を行わず入力されたデータをそのまま出力する。
シフタ３０２は、１９ビットデータを出力する。シフタ
３０２から出力される１９ビットデータの最下位ビット
は、シフタ３０２に入力される１７ビットデータの最下
位ビットに対応している。

【００４５】シフタ３０３〜３０５も上述したシフタ３
０１及び３０２と同様に動作する。

【００４６】３２ビット右シフタ３０６は、シフタ３０
５から出力される４７ビットデータを受け取り、制御信
号ＣＯＬ６に応じてその４７ビットデータを右に３２ビ
ットだけシフトするか否かを決定する。制御信号ＣＯＬ
６がアクティブである場合には、シフタ３０６は４７ビ
ットデータを右に３２ビットだけシフトする。制御信号
ＣＯＬ６が非アクティブである場合には、シフタ３０６
はシフト動作を行わず入力されたデータをそのまま出力
する。シフタ３０６は、第７８ビット（最上位ビット）
から第０ビット（最下位ビット）を有している。シフタ
３０６の第３２ビットは、シフタ３０５から出力される
４７ビットデータの最下位ビットに対応している。シフ
タ３０６は、第６３ビットから第４８ビットの１６ビッ
トデータを上位ビットデータ（Ｂ）として出力する。シ
フタ３０６は、第４７ビットから第３２ビットの１６ビ
ットデータを中位ビットデータ（Ｄ）として出力する。
シフタ３０６は、第３１ビットから第１６ビットの１６
ビットデータを下位ビットデータ（Ｃ）として出力す
る。

【００４７】例えば、左に１０ビットだけデータをシフ
トする場合には、デコーダ３０７は、制御信号ＣＯＬ２
とＣＯＬ４とをアクティブにし、制御信号ＣＯＬ１とＣ
ＯＬ３とＣＯＬ５とＣＯＬ６とを非アクティブにする。
その結果、シフタ３０２とシフタ３０４とがシフト動作
を行い、シフタ３０１とシフタ３０３とシフタ３０５と
シフタ３０６とはシフト動作を行わず入力されたデータ
をそのまま出力する。

【００４８】右に１０ビットだけデータをシフトする場
合には、デコーダ３０７は、制御信号ＣＯＬ２とＣＯＬ
３とＣＯＬ５とＣＯＬ６をアクティブにし、制御信号Ｃ
ＯＬ１とＣＯＬ４とを非アクティブにする。その結果、
シフタ３０２とシフタ３０３シフタ３０５とによってデ
ータはいったん左に２２ビットだけシフトされた後、シ
フタ３０６によって右に３２ビットだけシフトされる。
その結果、右に１０ビットだけシフトされたデータが得
られる。

【００４９】図４は、図３に示される２ビット左シフタ
３０２の構成を示す。シフタ３０２には算術シフトか論
理シフトかを示す制御信号とシフトするか否かを示す制
御信号とが入力される。シフタ３０２は、複数のマルチ
プレクサと複数のＡＮＤ回路とを含む。ＡＮＤ回路は、
算術シフトの場合であって、かつ、シフトしない場合
に、シフタ３０２から出力される上位の２ビットをシフ
タ３０２に入力される最上位ビットの値に従って符号拡
張するために使用される。シフタ３０１、３０３〜３０
６の構成もシフタ３０２の構成と同様である。

【００５０】図３に示されるシフタ２０の構成と同様に
して、（ｍ＋１）個のシフタを組み合わせることによ
り、左（２^m−１）ビット〜右２^mビットのシフトを実現
するように、シフタ２０を構成することもできる。ここ
で、ｍは１以上の整数である。この場合、シフタ２０
は、ｍ個の２^kビット左シフタ（ｋ＝０，１，．．．，
ｍ−１）と２^mビット右シフタとを有している。ここ
で、ｋは０以上ｍ−１以下の整数である。図３に示され
るシフタ２０の構成は、ｍ＝５の場合の例である。

【００５１】さらに、図３に示されるシフタ２０の構成
において、シフタ３０６の第４７ビットから第３２ビッ
トの１６ビットデータを中位ビットデータ（Ｄ）として
出力し、かつ、シフタ３０５の第３１ビットから第１６
ビットの１６ビットデータを上位／下位ビットデータと
して出力するようにしてもよい。この場合には、上位／
下位ビットデータは、図１に示されるマルチプレクサ３
０の出力と等しくなる。従って、中位ビットデータ
（Ｄ）と上位／下位ビットデータとを出力するようにシ
フタ２０を改変した場合には、シフタ２０の出力をＡＬ
Ｕ６０の一方の入力に結合することにより、マルチプレ
クサ３０を省略することができる。

【００５２】さらに、シフタ２０は、右（２^m−１）ビ
ット〜左２^mビットのシフトを実現するために、ｍ個の
２^kビット右シフタ（ｋ＝０，１，．．．，ｍ−１）と
２^mビット左シフタとを含んでいてもよい。

【００５３】次に、上述した構成を有するシフト演算装
置を用いて、倍精度シフト演算を実行する方法を説明す
る。

【００５４】以下、倍精度データを左にＮビットだけ論
理シフトする方法を説明する。ここで、倍精度データ
は、上位の１６ビットデータと下位の１６ビットデータ
とからなり、Ｎは１以上の整数である。上位の１６ビッ
トデータはレジスタ７０に格納されており、下位の１６
ビットデータはレジスタ７１に格納されていると仮定す
る。また、倍精度シフト演算の結果のうち上位データは
レジスタ７０に格納され、倍精度シフト演算の結果のう
ち下位データはレジスタ７１に格納されると仮定する。

【００５５】図５は、左Ｎビットの倍精度シフト演算の
処理を模式的に示す。図５において、括弧付きの数字
は、以下に示す各ステップの番号に対応する。

【００５６】ステップ１：シフト数「−Ｎ」がレジスタ
１０に格納される。

【００５７】ステップ２−１：レジスタ７１から下位デ
ータが読み出され、下位データはデータ（Ａ）としてシ
フタ２０に入力される。

【００５８】ステップ２−２：シフタ２０は、下位デー
タを左にＮビットだけ論理シフトすることにより、上位
ビットデータ（Ｂ）と中位ビットデータ（Ｄ）と下位ビ
ットデータ（Ｃ）とを出力する。

【００５９】ステップ２−３：ＡＬＵ６０は、シフタ２
０から出力された中位ビットデータ（Ｄ）をそのまま出
力する（スルー出力）。ＡＬＵ６０の出力は、下位デー
タとしてレジスタ７１に格納される。

【００６０】ステップ２−４：マルチプレクサ３０は、
シフタ２０から出力された上位ビットデータ（Ｂ）と下
位ビットデータ（Ｃ）のうち上位ビットデータ（Ｂ）を
選択する。選択された上位ビットデータ（Ｂ）はレジス
タ４０に格納される。

【００６１】ステップ３−１：レジスタ７０から上位デ
ータが読み出され、上位データはデータ（Ａ）としてシ
フタ２０に入力される。

【００６２】ステップ３−２：シフタ２０は、上位デー
タを左にＮビットだけ論理シフトすることにより、上位
ビットデータ（Ｂ）と中位ビットデータ（Ｄ）と下位ビ
ットデータ（Ｃ）とを出力する。

【００６３】ステップ３−３：ＡＬＵ６０は、シフタ２
０から出力された中位ビットデータ（Ｄ）とレジスタ４
０に格納されたデータ（Ｆ）とに対して論理和演算を実
行する。ＡＬＵ６０の出力は、上位データとしてレジス
タ７０に格納される。

【００６４】このようにして、左Ｎビットの倍精度シフ
ト演算が実現される。なお、上述の処理において、ステ
ップ２−１〜２−４は、プログラムの実行における１ス
テップにおいて実行され、ステップ３−１〜３−３は、
プログラムの実行における１ステップにおいて実行され
る。

【００６５】なお、上位１６ビットデータと下位１６ビ
ットデータとからなる倍精度データを左にＮビットだけ
算術シフトする場合には、上述したステップ３−２にお
いて、論理シフトの代わりに算術シフトを実行すればよ
い。論理シフトか算術シフトかは上位データにのみ関連
するからである。

【００６６】以下、倍精度データを右にＮビットだけ論
理シフトする方法を説明する。ここで、倍精度データ
は、上位の１６ビットデータと下位の１６ビットデータ
とからなり、Ｎは１以上の整数である。上位の１６ビッ
トデータはレジスタ７０に格納されており、下位の１６
ビットデータはレジスタ７１に格納されていると仮定す
る。また、倍精度シフト演算の結果のうち上位データは
レジスタ７０に格納され、倍精度シフト演算の結果のう
ち下位データはレジスタ７１に格納されると仮定する。

【００６７】図６は、右Ｎビットの倍精度シフト演算の
処理を模式的に示す。図６において、括弧付きの数字
は、以下に示す各ステップの番号に対応する。

【００６８】ステップ１：シフト数「Ｎ」がレジスタ１
０に格納される。

【００６９】ステップ２−１：レジスタ７０から上位デ
ータが読み出され、上位データはデータ（Ａ）としてシ
フタ２０に入力される。

【００７０】ステップ２−２：シフタ２０は、上位デー
タを右にＮビットだけ論理シフトすることにより、上位
ビットデータ（Ｂ）と中位ビットデータ（Ｄ）と下位ビ
ットデータ（Ｃ）とを出力する。

【００７１】ステップ２−３：ＡＬＵ６０は、シフタ２
０から出力された中位ビットデータ（Ｄ）をそのまま出
力する（スルー出力）。ＡＬＵ６０の出力は、上位デー
タとしてレジスタ７０に格納される。

【００７２】ステップ２−４：マルチプレクサ３０は、
シフタ２０から出力された上位ビットデータ（Ｂ）と下
位ビットデータ（Ｃ）のうち下位ビットデータ（Ｃ）を
選択する。選択された下位ビットデータ（Ｃ）はレジス
タ４０に格納される。

【００７３】ステップ３−１：レジスタ７１から下位デ
ータが読み出され、下位データはデータ（Ａ）としてシ
フタ２０に入力される。

【００７４】ステップ３−２：シフタ２０は、下位デー
タを右にＮビットだけ論理シフトすることにより、上位
ビットデータ（Ｂ）と中位ビットデータ（Ｄ）と下位ビ
ットデータ（Ｃ）とを出力する。

【００７５】ステップ３−３：ＡＬＵ６０は、シフタ２
０から出力された中位ビットデータ（Ｄ）とレジスタ４
０に格納されたデータ（Ｆ）とに対して論理和演算を実
行する。ＡＬＵ６０の出力は、下位データとしてレジス
タ７１に格納される。

【００７６】このようにして、右Ｎビットの倍精度シフ
ト演算が実現される。なお、上述の処理において、ステ
ップ２−１〜２−４は、プログラムの実行における１ス
テップにおいて実行され、ステップ３−１〜３−３は、
プログラムの実行における１ステップにおいて実行され
る。

【００７７】なお、上位１６ビットデータと下位１６ビ
ットデータとからなる倍精度データを右にＮビットだけ
算術シフトする場合には、上述したステップ２−２にお
いて、論理シフトの代わりに算術シフトを実行すればよ
い。論理シフトか算術シフトかは上位データにのみ関連
するからである。

【００７８】また、本実施例では、２ワード倍精度デー
タは、レジスタ７０とレジスタ７１に格納されていると
仮定した。しかし、本発明はこれに限られない。２ワー
ド倍精度データが他の保持回路に格納されている場合
に、その２ワード倍精度データをデータ（Ａ）又はデー
タ（Ｅ）としてシフト演算装置に入力するようにしても
よい。

【００７９】次に、３倍精度データを左にＮビットだけ
論理シフトする方法を説明する。ここで、３倍精度デー
タは、上位の１６ビットデータと中位の１６ビットデー
タと下位の１６ビットデータとからなり、Ｎは１以上の
整数である。この例では、図１に示されるレジスタ７
０、７１に加えて、レジスタ７２（図示せず）を使用す
る。

【００８０】上位の１６ビットデータはレジスタ７０に
格納されており、中位の１６ビットデータはレジスタ７
１に格納されており、下位の１６ビットデータはレジス
タ７２に格納されていると仮定する。また、３倍精度シ
フト演算の結果のうち上位データはレジスタ７０に格納
され、３倍精度シフト演算の結果のうち中位データはレ
ジスタ７１に格納され、３倍精度シフト演算の結果のう
ち下位データはレジスタ７２に格納されると仮定する。

【００８１】図７は、左Ｎビットの３倍精度シフト演算
の処理を模式的に示す。図７において、括弧付きの数字
は、以下に示す各ステップの番号に対応する。

【００８２】ステップ１０１：シフト数「−Ｎ」がレジ
スタ１０に格納される。

【００８３】ステップ１０２−１：レジスタ７１から下
位データが読み出され、下位データはデータ（Ａ）とし
てシフタ２０に入力される。

【００８４】ステップ１０２−２：シフタ２０は、下位
データを左にＮビットだけ論理シフトすることにより、
上位ビットデータ（Ｂ）と中位ビットデータ（Ｄ）と下
位ビットデータ（Ｃ）とを出力する。

【００８５】ステップ１０２−３：ＡＬＵ６０は、シフ
タ２０から出力された中位ビットデータ（Ｄ）をそのま
ま出力する（スルー出力）。ＡＬＵ６０の出力は、下位
データとしてレジスタ７２に格納される。

【００８６】ステップ１０２−４：マルチプレクサ３０
は、シフタ２０から出力された上位ビットデータ（Ｂ）
と下位ビットデータ（Ｃ）のうち上位ビットデータ
（Ｂ）を選択する。選択された上位ビットデータ（Ｂ）
はレジスタ４０に格納される。

【００８７】ステップ１０３−１：レジスタ７１から中
位データが読み出され、中位データはデータ（Ａ）とし
てシフタ２０に入力される。

【００８８】ステップ１０３−２：シフタ２０は、中位
データを左にＮビットだけ論理シフトすることにより、
上位ビットデータ（Ｂ）と中位ビットデータ（Ｄ）と下
位ビットデータ（Ｃ）とを出力する。

【００８９】ステップ１０３−３：ＡＬＵ６０は、ステ
ップ１０３−２においてシフタ２０から出力された中位
ビットデータ（Ｄ）とステップ１０２−４においてレジ
スタ４０に格納されたデータ（Ｆ）とに対して論理和演
算を実行する。ＡＬＵ６０の出力は、中位データとして
レジスタ７１に格納される。

【００９０】ステップ１０３−４：マルチプレクサ３０
は、ステップ１０３−２においてシフタ２０から出力さ
れた上位ビットデータ（Ｂ）と下位ビットデータ（Ｃ）
のうち上位ビットデータ（Ｂ）を選択する。選択された
上位ビットデータ（Ｂ）はレジスタ４０に格納される。

【００９１】ステップ１０４−１：レジスタ７０から上
位データが読み出され、上位データはデータ（Ａ）とし
てシフタ２０に入力される。

【００９２】ステップ１０４−２：シフタ２０は、上位
データを左にＮビットだけ論理シフトすることにより、
上位ビットデータ（Ｂ）と中位ビットデータ（Ｄ）と下
位ビットデータ（Ｃ）とを出力する。

【００９３】ステップ１０４−３：ＡＬＵ６０は、ステ
ップ１０４−２においてシフタ２０から出力された中位
ビットデータ（Ｄ）とステップ１０３−４においてレジ
スタ４０に格納されたデータ（Ｆ）とに対して論理和演
算を実行する。ＡＬＵ６０の出力は、上位データとして
レジスタ７０に格納される。

【００９４】このようにして、左Ｎビットの３倍精度シ
フト演算が実現される。なお、上述の処理において、ス
テップ１０２−１〜１０２−４は、プログラムの実行に
おける１ステップにおいて実行され、ステップ１０３−
１〜１０３−４は、プログラムの実行における１ステッ
プにおいて実行され、ステップ１０４−１〜１０４−３
は、プログラムの実行における１ステップにおいて実行
される。

【００９５】なお、上位１６ビットデータと中位１６ビ
ットデータと下位１６ビットデータとからなる３倍精度
データを左にＮビットだけ算術シフトする場合には、上
述したステップ１０４−２において、論理シフトの代わ
りに算術シフトを実行すればよい。論理シフトか算術シ
フトかは上位データにのみ関連するからである。

【００９６】同様にして、右Ｎビットの３倍精度シフト
演算を行うこともできる。

【００９７】さらに、一般に、ＮビットのＭ倍精度シフ
ト演算を行うことができる。ここで、Ｍは３以上の整数
である。図７を参照して既に説明した３倍精度シフト演
算の処理はＭ＝３の例である。

【００９８】以下、図８を参照して、ＮビットのＭ倍精
度シフト演算の処理の手順を説明する。ＮビットのＭ倍
精度シフト演算の処理は、処理１と（Ｍ−２）回繰り返
される処理２と処理３とを含んでいる。ここで、被シフ
トデータであるＭ倍精度データは、１個の単精度の第１
データと（Ｍ−２）個の単精度の第２データと１個の単
精度の第３データとからなると仮定する。ただし、シフ
ト方向が左である場合には、第３データ、第２データ、
第１データの順に上位ビットのデータであるとし、シフ
ト方向が右である場合には、第１データ、第２データ、
第３データの順に上位ビットのデータであるとする。

【００９９】処理１は、以下のステップ８０１〜８０４
を含んでいる。

【０１００】ステップ８０１：第１データをＮビットだ
けシフトすることにより、上位ビットデータ（Ｂ）と中
位ビットデータ（Ｄ）と下位ビットデータ（Ｃ）とを出
力する。

【０１０１】ステップ８０２：ステップ８０１において
出力された中位ビットデータ（Ｄ）をシフト演算の結果
の部分として格納する。

【０１０２】ステップ８０３：シフト方向に応じてステ
ップ８０１において出力された上位ビットデータ（Ｂ）
と下位ビットデータ（Ｃ）のうちの一方を選択する。

【０１０３】ステップ８０４：ステップ８０３において
選択されたデータを格納する。

【０１０４】処理１のステップ８０３において、シフト
方向が左である場合には、上位ビットデータ（Ｂ）が選
択され、シフト方向が右である場合には、下位ビットデ
ータ（Ｃ）が選択される。処理１は、上述したステップ
１０２−１〜１０２−４に相当する。

【０１０５】処理２は、以下のステップ８０５〜８０９
を含んでいる。

【０１０６】ステップ８０５：（Ｍ−２）個の第２デー
タのうちの１つをＮビットだけシフトすることにより、
上位ビットデータ（Ｂ）と中位ビットデータ（Ｄ）と下
位ビットデータ（Ｃ）とを出力する。

【０１０７】ステップ８０６：シフト方向に応じてステ
ップ８０５において出力された上位ビットデータ（Ｂ）
と下位ビットデータ（Ｃ）のうちの一方を選択する。

【０１０８】ステップ８０７：ステップ８０６において
選択されたデータを格納する。

【０１０９】ステップ８０８：ステップ８０５において
出力された中位ビットデータ（Ｄ）とステップ８０４及
びステップ８０７において最も最近に格納されたデータ
とを結合する。この結合は、例えば、論理和演算を実行
することによって達成される。

【０１１０】ステップ８０９：ステップ８０８において
結合されたデータをシフト演算の結果の部分として格納
する。

【０１１１】処理２のステップ８０６において、シフト
方向が左である場合には、上位ビットデータ（Ｂ）が選
択され、シフト方向が右である場合には、下位ビットデ
ータ（Ｃ）が選択される。処理２は、上述したステップ
１０３−１〜１０３−４に相当する。

【０１１２】処理３は、以下のステップ８１０〜８１２
を含んでいる。

【０１１３】ステップ８１０：第３データをＮビットだ
けシフトすることにより、上位ビットデータ（Ｂ）と中
位ビットデータ（Ｄ）と下位ビットデータ（Ｃ）とを出
力する。

【０１１４】ステップ８１１：ステップ８１０において
出力された中位ビットデータ（Ｄ）とステップ８０７に
おいて最も最近に格納されたデータとを結合する。この
結合は、例えば、論理和演算を実行することによって達
成される。

【０１１５】ステップ８１２：ステップ８１１において
結合されたデータをシフト演算の結果の部分として格納
する。

【０１１６】処理３は、上述したステップ１０４−１〜
１０４−３に相当する。

【０１１７】このようにして、Ｍ回のシフト操作によ
り、Ｍ倍精度シフト演算が実現される。処理１と処理２
と処理３のそれぞれは、プログラム実行における１ステ
ップにおいて実行される。処理２は、（Ｍ−２）回繰り
返される。従って、Ｍ倍精度シフト演算は、シフト数の
設定を除いてＭステップで実現される。Ｍ倍精度シフト
演算を実行するためには、多数のレジスタが必要とされ
る。しかし、データをいったん退避するなどの公知の手
法を用いることにより、レジスタの数を削減することが
できる。

【０１１８】

【発明の効果】本発明によれば、倍精度データを左にシ
フトする場合には、その左シフトにより下位データから
あふれたデータがレジスタに格納され、そのレジスタに
格納されたデータと上位データを左シフトした結果とが
結合される。また、倍精度データを右にシフトする場合
には、その右シフトにより上位データからあふれたデー
タがレジスタに格納され、そのレジスタに格納されたデ
ータと下位データを右シフトした結果とが結合される。
このように、倍精度データのシフト演算は、２回のシフ
ト操作により実現される。従って、従来のシフト演算装
置を用いた倍精度データのシフト演算に比べてシフト操
作を１回削減することができる。上述したように、ＬＤ
−ＣＥＬＰにおいては、約５０万回／秒の倍精度シフト
演算が実行される。倍精度シフト演算におけるシフト操
作を１回削減することにより、プログラム実行時におけ
る動的ステップを５０万ステップ／秒だけ削減すること
ができる。これにより、倍精度シフト演算を含む処理が
大幅に高速化される。また、プログラム実行時における
動的ステップの削減に相当する時間に他の処理を実行す
るようにしてもよい。あるいは、その削減に相当する時
間に処理を行わないこととして低電力化を図ることもで
きる。

【０１１９】同様にして、本発明によれば、Ｍ倍精度デ
ータのシフト演算をＭ回のシフト操作により実現するこ
とができる。ここで、Ｍは３以上の整数である。これに
より、多倍精度データのシフト演算を効率よく行なうこ
とができる。

【図面の簡単な説明】

【図１】本発明によるシフト演算装置の実施例の構成を
示す図である。

【図２】本発明によるシフト演算装置の他の実施例の構
成を示す図である。

【図３】図１に示されるシフタ２０の構成を示す図であ
る。

【図４】図３に示される左２ビットシフタ３０２の構成
を示す図である。

【図５】本発明による左Ｎビット倍精度シフト演算の処
理を模式的に示す図である。

【図６】本発明による右Ｎビット倍精度シフト演算の処
理を模式的に示す図である。

【図７】本発明による左Ｎビット３倍精度シフト演算の
処理を模式的に示す図である。

【図８】本発明によるＮビットＭ倍精度シフト演算の処
理を示すフローチャートである。

【図９】従来のシフト演算装置の構成を示す図である。

【図１０】従来の倍精度シフト演算の処理を模式的に示
す図である。

【符号の説明】

１０、４０、７０、７１ レジスタ ２０ シフタ ３０、５０ マルチプレクサ ６０ 演算器（ＡＬＵ） ９０ 制御回路

Claims (14)

【特許請求の範囲】
1. 【請求項１】 シフト数に応じてデータをシフトするこ
   とにより、上位ビットデータと中位ビットデータと下位
   ビットデータとを出力するシフト手段と、 該シフト手段の出力に結合され、シフト方向に応じて該
   上位ビットデータと該下位ビットデータのうちの一方を
   選択する第１選択手段と、 該第１選択手段の出力に結合され、該第１選択手段によ
   って選択されたデータを格納する第１格納手段と、 該シフト手段の出力と該第１格納手段の出力とに結合さ
   れ、該中位ビットデータと該第１格納手段に格納された
   該データとに演算することにより、演算結果を出力する
   演算手段と、 該演算手段の出力に結合され、該演算結果を格納する第
   ２格納手段とを備えたシフト演算装置。
2. 【請求項２】 前記シフト演算装置は、 更なるデータを受け取り、制御信号に応じて該更なるデ
   ータと前記第１格納手段に格納された前記データとのう
   ちの一方を選択する第２選択手段をさらに備えており、
   該第２選択手段の出力が前記演算手段に入力される、請
   求項１に記載のシフト演算装置。
3. 【請求項３】 前記シフト手段は、ｍ個の２^kビットシ
   フタ（ｋ＝０，１，．．．，ｍ−１）と、２^mビットシ
   フタと、前記シフト数をデコードすることにより、該ｍ
   個の２^kビットシフタ（ｋ＝０，１，．．．，ｍ−１）
   及び該２^mビットシフタのそれぞれにシフト動作を行う
   か否かを示す制御信号を供給するデコード手段とを備え
   ており、ｍは１以上の整数である、請求項１に記載のシ
   フト演算装置。
4. 【請求項４】 前記２^m-1ビットシフタの出力の一部
   は、前記第１選択手段の出力に等しい、請求項３に記載
   のシフト演算装置。
5. 【請求項５】 前記第２格納手段は、前記演算結果の部
   分をそれぞれ格納する複数のレジスタを含んでいる、請
   求項１に記載のシフト演算装置。
6. 【請求項６】 前記第２格納手段は、前記データの部分
   をそれぞれ格納する複数のレジスタと、前記演算結果の
   部分をそれぞれ格納する複数のレジスタとを含んでい
   る、請求項１に記載のシフト演算装置。
7. 【請求項７】 第１データと第２データとを用いて、倍
   精度のシフト演算を行うシフト演算方法であって、 ａ）シフト数に応じて該第１データをシフトすることに
   より、上位ビットデータと中位ビットデータと下位ビッ
   トデータとを出力するステップと、 ｂ）ステップａ）において出力された該中位ビットデー
   タを該シフト演算の結果の部分として格納するステップ
   と、 ｃ）シフト方向に応じてステップａ）において出力され
   た該上位ビットデータと該下位ビットデータのうちの一
   方を選択するステップと、 ｄ）ステップｃ）において選択されたデータを格納する
   ステップと、 ｅ）該シフト数に応じて該第２データをシフトすること
   により、上位ビットデータと中位ビットデータと下位ビ
   ットデータとを出力するステップと、 ｆ）ステップｅ）において出力された該中位ビットデー
   タとステップｄ）において格納された該データとを結合
   するステップと、 ｇ）ステップｆ）において結合された該データを該シフ
   ト演算の結果の部分として格納するステップとを包含す
   るシフト演算方法。
8. 【請求項８】 ステップｆ）における結合は、ステップ
   ｅ）において出力された前記中位ビットデータとステッ
   プｄ）において格納された前記データとに対して論理和
   演算を実行することによって達成される、請求項７に記
   載のシフト演算方法。
9. 【請求項９】 ステップａ）〜ステップｄ）は、プログ
   ラムの実行における１ステップにおいて実行され、ステ
   ップｅ）〜ステップｇ）は、該プログラムの実行におけ
   る１ステップにおいて実行される、請求項７に記載のシ
   フト演算方法。
10. 【請求項１０】 第１データと少なくとも１つの第２デ
    ータと第３データとを用いて、多倍精度のシフト演算を
    行うシフト演算方法であって、 ａ）シフト数に応じて該第１データをシフトすることに
    より、上位ビットデータと中位ビットデータと下位ビッ
    トデータとを出力するステップと、 ｂ）ステップａ）において出力された該中位ビットデー
    タを該シフト演算の結果の部分として格納するステップ
    と、 ｃ）シフト方向に応じてステップａ）において出力され
    た該上位ビットデータと該下位ビットデータのうちの一
    方を選択するステップと、 ｄ）ステップｃ）において選択されたデータを格納する
    ステップと、 ｅ）該シフト数に応じて該少なくとも１つの第２データ
    のうちの１つをシフトすることにより、上位ビットデー
    タと中位ビットデータと下位ビットデータとを出力する
    ステップと、 ｆ）該シフト方向に応じてステップｅ）において出力さ
    れた該上位ビットデータと該下位ビットデータのうちの
    一方を選択するステップと、 ｇ）ステップｆ）において選択されたデータを格納する
    ステップと、 ｈ）ステップｅ）において出力された該中位ビットデー
    タとステップｄ）及びステップｇ）において最も最近に
    格納されたデータとを結合するステップと、 ｉ）ステップｈ）において結合された該データを該シフ
    ト演算の結果の部分として格納するステップと ｊ）該シフト数に応じて該第３データをシフトすること
    により、上位ビットデータと中位ビットデータと下位ビ
    ットデータとを出力するステップと、 ｋ）ステップｊ）において出力された該中位ビットデー
    タとステップｇ）において最も最近に格納されたデータ
    とを結合するステップと、 ｌ）ステップｋ）において結合された該データを該シフ
    ト演算の結果の部分として格納するステップとを包含す
    るシフト演算方法。
11. 【請求項１１】 ステップｈ）における結合は、ステッ
    プｅ）において出力された前記中位ビットデータとステ
    ップｄ）及びステップｇ）において最も最近に格納され
    た前記データとに対して論理和演算を実行することによ
    って達成される、請求項１０に記載のシフト演算方法。
12. 【請求項１２】 ステップｋ）における結合は、ステッ
    プｊ）において出力された前記中位ビットデータとステ
    ップｇ）において最も最近に格納された前記データとに
    対して論理和演算を実行することによって達成される、
    請求項１０に記載のシフト演算方法。
13. 【請求項１３】 ステップａ）〜ステップｄ）は、プロ
    グラムの実行における１ステップにおいて実行され、ス
    テップｅ）〜ステップｉ）は、該プログラムの実行にお
    ける１ステップにおいて実行され、ステップｊ）〜ステ
    ップｌ）は、該プログラムの実行における１ステップに
    おいて実行される、請求項１０に記載のシフト演算方
    法。
14. 【請求項１４】 前記シフト演算方法は、ステップｅ）
    〜ステップｉ）を繰り返すステップをさらに包含する、
    請求項１０に記載のシフト演算方法。