JPH07281950A - データ記憶装置をアクセスする方法及びメモリアクセス制御装置 - Google Patents
データ記憶装置をアクセスする方法及びメモリアクセス制御装置Info
- Publication number
- JPH07281950A JPH07281950A JP8478293A JP8478293A JPH07281950A JP H07281950 A JPH07281950 A JP H07281950A JP 8478293 A JP8478293 A JP 8478293A JP 8478293 A JP8478293 A JP 8478293A JP H07281950 A JPH07281950 A JP H07281950A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- data
- source
- bytes
- byte
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 複数のソースバッファから、２ｍバイトワー
ド（ｍ＞ｎ）で構成されるフリップフロップターゲット
バッファへデータ伝送するべく整合を行う。 【構成】 バッファインターフェースレジスタ（ＢＩ
Ｒ）へのデータ書込みのためのソースバッファからの次
々の読取後に（２ｍ＋２ｎ−１）バイトを含んでいるＢ
ＩＲは、位置（２ｍ＋１）から（２ｍ＋２ｎ−１）まで
の余分のバイトをもどし、ソースバッファから読取られ
た次の２ｎバイトを付加し、はじめの２ｍバイトをター
ゲットバッファ１１７に転送する。この機構は、読取、
書込及び転送中の無用のステップを回避しうるようにす
る。
ド（ｍ＞ｎ）で構成されるフリップフロップターゲット
バッファへデータ伝送するべく整合を行う。 【構成】 バッファインターフェースレジスタ（ＢＩ
Ｒ）へのデータ書込みのためのソースバッファからの次
々の読取後に（２ｍ＋２ｎ−１）バイトを含んでいるＢ
ＩＲは、位置（２ｍ＋１）から（２ｍ＋２ｎ−１）まで
の余分のバイトをもどし、ソースバッファから読取られ
た次の２ｎバイトを付加し、はじめの２ｍバイトをター
ゲットバッファ１１７に転送する。この機構は、読取、
書込及び転送中の無用のステップを回避しうるようにす
る。
Description
【０００１】
【産業上の利用分野】本発明は記憶装置（depository s
torage）から異なるユーザにメッセージを伝送する機構
及び方法に関し、詳細には異なるソース（source）バッ
ファ内のメッセージストリップからのデータを共通のタ
ーゲットバッファに転送しそして整合させることの出来
る機構及び方法に関する。
torage）から異なるユーザにメッセージを伝送する機構
及び方法に関し、詳細には異なるソース（source）バッ
ファ内のメッセージストリップからのデータを共通のタ
ーゲットバッファに転送しそして整合させることの出来
る機構及び方法に関する。
【０００２】
【従来の技術】遠隔通信は情報またはメッセージの実行
方法における管理の可能な装置にもとづいている。この
情報またはメッセージは主記憶手段に記憶されるのであ
り、この主記憶手段へのアクセスは制御されねばならず
そしてそれら装置を使用すべき環境に適合されるべき方
法に関係するものでなくてはならない。
方法における管理の可能な装置にもとづいている。この
情報またはメッセージは主記憶手段に記憶されるのであ
り、この主記憶手段へのアクセスは制御されねばならず
そしてそれら装置を使用すべき環境に適合されるべき方
法に関係するものでなくてはならない。
【０００３】通信コントローラは異なるユーザにより共
用される主記憶手段を用いてつくられる。ユーザの数が
増加すると、この共用メモリは大きな容量をもたねばな
らず、従ってそのアクセス機構はより複雑になる。共用
メモリの構造をそのままとすれば、方法および装置の改
善によりその主メモリへのアクセスを最適化することに
なる。しかしながらそのような最適化は望ましいことで
ある。
用される主記憶手段を用いてつくられる。ユーザの数が
増加すると、この共用メモリは大きな容量をもたねばな
らず、従ってそのアクセス機構はより複雑になる。共用
メモリの構造をそのままとすれば、方法および装置の改
善によりその主メモリへのアクセスを最適化することに
なる。しかしながらそのような最適化は望ましいことで
ある。
【０００４】IBM Technical Disclosure Bulletin,Vol.
24 No.11B 、１９８２年４月、ページ５９４８はシステ
ムＩ／Ｏ用の奇バイトデータ整合機構を開示している。
そのデータ処理システムアーキテクチャにより行われる
装置はデータの多バイトバスへの転送またはそれからの
そのデータの受信の前に奇数メモリ境界上のデータのバ
イト整合を可能にしている。この文献の目的は奇メモリ
境界の場合に限られる。
24 No.11B 、１９８２年４月、ページ５９４８はシステ
ムＩ／Ｏ用の奇バイトデータ整合機構を開示している。
そのデータ処理システムアーキテクチャにより行われる
装置はデータの多バイトバスへの転送またはそれからの
そのデータの受信の前に奇数メモリ境界上のデータのバ
イト整合を可能にしている。この文献の目的は奇メモリ
境界の場合に限られる。
【０００５】ヨーロッパ特許出願第Ａ１２０６０８３号
明細書は本発明で実行されるものとは全く異なる環境に
おいて異なるサイズのバス間のインターフェース用の方
法および装置を示している。更に、その実行はサイズの
異なるバスでのデータの転送およびその転送前のデータ
の整合を行うことが出来ない。
明細書は本発明で実行されるものとは全く異なる環境に
おいて異なるサイズのバス間のインターフェース用の方
法および装置を示している。更に、その実行はサイズの
異なるバスでのデータの転送およびその転送前のデータ
の整合を行うことが出来ない。
【０００６】IBM Technical Disclosure Bulletin.Vol.
29 No.2 、１９８６年７月は高速ディジタル通信プロセ
ッサ用のハードウェア支援によるバイト整合を示してい
る。この技術によれば、プロセッサが偶／奇位置に記憶
されたデータを奇／偶位置に動かすことが出来る。それ
故、この技術は、データが種々の形で記憶されそして異
なるサイズのバスでの転送のために整合されねばならな
いような一般的なケースでは実行出来ない。
29 No.2 、１９８６年７月は高速ディジタル通信プロセ
ッサ用のハードウェア支援によるバイト整合を示してい
る。この技術によれば、プロセッサが偶／奇位置に記憶
されたデータを奇／偶位置に動かすことが出来る。それ
故、この技術は、データが種々の形で記憶されそして異
なるサイズのバスでの転送のために整合されねばならな
いような一般的なケースでは実行出来ない。
【０００７】
【発明が解決しようとする課題】これら従来の技術のい
ずれも、共用メモリがターゲットバッファとは異なるサ
イズの複数のソースバッファへと組織化されるときに生
じる問題を考慮していない。ソースバッファがターゲッ
トバッファにデータが転送される前に２回読取られると
いう事実によりそのパフォーマンスは低下する。共用メ
モリ内のデータの読取情報、その整合およびその転送は
実行される装置および適用される方法によりきまる。
ずれも、共用メモリがターゲットバッファとは異なるサ
イズの複数のソースバッファへと組織化されるときに生
じる問題を考慮していない。ソースバッファがターゲッ
トバッファにデータが転送される前に２回読取られると
いう事実によりそのパフォーマンスは低下する。共用メ
モリ内のデータの読取情報、その整合およびその転送は
実行される装置および適用される方法によりきまる。
【０００８】本発明の主目的は複数のソースバッファか
ら読出されるメッセージのデータ整合およびそれらの一
つの固有のターゲットバッファへの転送のための方法お
よび装置を提供することである。
ら読出されるメッセージのデータ整合およびそれらの一
つの固有のターゲットバッファへの転送のための方法お
よび装置を提供することである。
【０００９】他の目的はソースバッファとターゲットバ
ッファによりきまるサイズを有する拡張を有するバッフ
ァインターフェースレジスタである中間レジスタを含む
そのような装置を提供することである。
ッファによりきまるサイズを有する拡張を有するバッフ
ァインターフェースレジスタである中間レジスタを含む
そのような装置を提供することである。
【００１０】本発明の他の目的はこのバッファインター
フェースレジスタに、ソースバッファ内のデータを２回
読取りえないようにする複数のマルチプレクサを接続す
ることである。
フェースレジスタに、ソースバッファ内のデータを２回
読取りえないようにする複数のマルチプレクサを接続す
ることである。
【００１１】他の目的はマルチプレクサ、バッファイン
ターフェースレジスタおよびターゲットバッファを制御
するためのポインタシステム管理をその装置に与えるこ
とである。
ターフェースレジスタおよびターゲットバッファを制御
するためのポインタシステム管理をその装置に与えるこ
とである。
【００１２】更に他の目的は不要な段階を必要とせず、
ソースバッファ内のデータを読取段階、バッファインタ
ーフェースレジスタでのその整合段階およびターゲット
バッファへのその転送段階におけるパフォーマンスを向
上するためにこの装置に適用されるべき方法を提供する
ことである。
ソースバッファ内のデータを読取段階、バッファインタ
ーフェースレジスタでのその整合段階およびターゲット
バッファへのその転送段階におけるパフォーマンスを向
上するためにこの装置に適用されるべき方法を提供する
ことである。
【００１３】本発明の請求の範囲１および３の特徴によ
り上記課題は解決される。
り上記課題は解決される。
【００１４】
【実施例】図１は本発明の方法および装置を組込んだ通
信システムのブロック図である。これはその実行環境を
概略的に示している。
信システムのブロック図である。これはその実行環境を
概略的に示している。
【００１５】ブロック１１０は共用メモリサブシステム
を示し、これは次の五つの基本部分を含んでいる： − データメッセージを処理しそして共用メモリサブシ
ステム１１０とアダプタ１２２を制御するマイクロプロ
セッサ１１６； − 中央制御システム１３６； − アービター（arbiter)１２６； − データメモリ１１２に関連して異なる連鎖したバッ
ファ１１３にそれらアダプタから入るデータメッセージ
またはそれらアダプタに送られるべく用意されたデータ
メッセージを保持するためのデータメモリ管理プログラ
ム１１４； − ヨーロッパ特許出願Ａ３６５７３１に詳述されてい
るデータメモリインターフェースＤＳＩ１１１。
を示し、これは次の五つの基本部分を含んでいる： − データメッセージを処理しそして共用メモリサブシ
ステム１１０とアダプタ１２２を制御するマイクロプロ
セッサ１１６； − 中央制御システム１３６； − アービター（arbiter)１２６； − データメモリ１１２に関連して異なる連鎖したバッ
ファ１１３にそれらアダプタから入るデータメッセージ
またはそれらアダプタに送られるべく用意されたデータ
メッセージを保持するためのデータメモリ管理プログラ
ム１１４； − ヨーロッパ特許出願Ａ３６５７３１に詳述されてい
るデータメモリインターフェースＤＳＩ１１１。
【００１６】この共用メモリサブシステム１１０のこれ
ら部分はアービター１２６により制御される４バイトの
バス１３０により互いに接続される。データメモリイン
ターフェースは複数のユーザ１２２に接続する。これら
ユーザは２または４バイトの高性能バスである他の形式
のバスによりデータメモリ１１２を共用する。
ら部分はアービター１２６により制御される４バイトの
バス１３０により互いに接続される。データメモリイン
ターフェースは複数のユーザ１２２に接続する。これら
ユーザは２または４バイトの高性能バスである他の形式
のバスによりデータメモリ１１２を共用する。
【００１７】本発明においては、データメモリインター
フェース１１１とデータメモリ１１２である二つのエン
ティティ間の、データメモリ管理プログラム１１４を介
してこのメモリアクセス制御装置について詳細に説明す
る。
フェース１１１とデータメモリ１１２である二つのエン
ティティ間の、データメモリ管理プログラム１１４を介
してこのメモリアクセス制御装置について詳細に説明す
る。
【００１８】データメモリ１１２は本来、二つの方法で
組織化された情報、すなわち、データメモリ管理プログ
ラム１１４、データメモリインターフェース１１１およ
びアダプタ１２０を介してユーザ１２２から受信しある
いはそれらに送られるメッセージを保持する。
組織化された情報、すなわち、データメモリ管理プログ
ラム１１４、データメモリインターフェース１１１およ
びアダプタ１２０を介してユーザ１２２から受信しある
いはそれらに送られるメッセージを保持する。
【００１９】本発明に使用しうるデータメモリインター
フェースはヨーロッパ特許出願Ａ３６５７３１に詳細に
示されている。そのようなデータメモリインターフェー
スは、装置（通信アダプタ）がデータメモリをインター
フェースする機構を含む。このシステムは一群のハード
ウェア手段であり、これらは付加アダプタ１２０内での
完全なメッセージの緩衝を必要とせずにそれらアダプタ
の要求により共用メモリで優先使用（preemptive）デー
タムーブメントを行う。
フェースはヨーロッパ特許出願Ａ３６５７３１に詳細に
示されている。そのようなデータメモリインターフェー
スは、装置（通信アダプタ）がデータメモリをインター
フェースする機構を含む。このシステムは一群のハード
ウェア手段であり、これらは付加アダプタ１２０内での
完全なメッセージの緩衝を必要とせずにそれらアダプタ
の要求により共用メモリで優先使用（preemptive）デー
タムーブメントを行う。
【００２０】本発明によれば、インターフェース１１１
は二つのセクション、受信（Receive)と送信（Transmi
t）、に分けられたデータ動作１１８を含む。受信セク
ションはアダプタ１２０に付加されるユーザ１２２によ
り受信したデータメッセージの組立て、その変更および
ＬＩＱ待ち行列（ヨーロッパ特許出願Ａ３６５７３１参
照）への待ち行列化を行う。送信セクションはデータメ
モリからのＬＯＱ（リンクアウトバウンド待ち行列）か
ら待ち行列解除された（dequeued）データメッセージの
分解および宛先ユーザに送られるべき対応するデータバ
ーストの、予定サイズのターゲットバッファ１１７での
組立てを行う。
は二つのセクション、受信（Receive)と送信（Transmi
t）、に分けられたデータ動作１１８を含む。受信セク
ションはアダプタ１２０に付加されるユーザ１２２によ
り受信したデータメッセージの組立て、その変更および
ＬＩＱ待ち行列（ヨーロッパ特許出願Ａ３６５７３１参
照）への待ち行列化を行う。送信セクションはデータメ
モリからのＬＯＱ（リンクアウトバウンド待ち行列）か
ら待ち行列解除された（dequeued）データメッセージの
分解および宛先ユーザに送られるべき対応するデータバ
ーストの、予定サイズのターゲットバッファ１１７での
組立てを行う。
【００２１】送信および受信データ動作は共にデータム
ーブメント制御ＲＡＭ１１８に、他のユーザのバースト
の処理に必要であった割込み後にその処理を再開するた
めに各ユーザの状態を保存する。
ーブメント制御ＲＡＭ１１８に、他のユーザのバースト
の処理に必要であった割込み後にその処理を再開するた
めに各ユーザの状態を保存する。
【００２２】インターフェース１１１はまた、データム
ーブメント１１８と関連して中央制御１３６をインター
フェースするステーションサービス１１９を含む。
ーブメント１１８と関連して中央制御１３６をインター
フェースするステーションサービス１１９を含む。
【００２３】図２はデータメモリ内の異なるソースバッ
ファ１１３からデータメモリインターフェース内のター
ゲットバッファ１１７へのデータの転送と整合の原理を
示しており、ここではターゲットバッファはフリップフ
ロップバッファである。
ファ１１３からデータメモリインターフェース内のター
ゲットバッファ１１７へのデータの転送と整合の原理を
示しており、ここではターゲットバッファはフリップフ
ロップバッファである。
【００２４】本発明における実施によれば、データメモ
リ１１２は複数のソースバッファ１１３から成り、それ
らバッファはメッセージデータを含むべく互いに連鎖
（バッファ連鎖）する。これらソースバッファのサイズ
は同一の予定のサイズとなっている。これらバッファを
構成する夫々のワードは４バイトである。これらバッフ
ァはデータメモリに記憶されそして夫々のソースバッフ
ァに付加されて、バッファ制御ブロック１２１に示され
るスタートポインタおよびストップポインタのアドレス
に従ってワード毎に読取られる。スタートポインタは対
応するソースバッファ内の第１であるが空でないバイト
（first not empty byte）を示し、ストップポインタは
最後の空でないバイト（last not empty byte)を示す。
このバッファ制御ブロックはまた現在のバッファに連鎖
する次のバッファのアドレスを示すフィールドを含む。
リ１１２は複数のソースバッファ１１３から成り、それ
らバッファはメッセージデータを含むべく互いに連鎖
（バッファ連鎖）する。これらソースバッファのサイズ
は同一の予定のサイズとなっている。これらバッファを
構成する夫々のワードは４バイトである。これらバッフ
ァはデータメモリに記憶されそして夫々のソースバッフ
ァに付加されて、バッファ制御ブロック１２１に示され
るスタートポインタおよびストップポインタのアドレス
に従ってワード毎に読取られる。スタートポインタは対
応するソースバッファ内の第１であるが空でないバイト
（first not empty byte）を示し、ストップポインタは
最後の空でないバイト（last not empty byte)を示す。
このバッファ制御ブロックはまた現在のバッファに連鎖
する次のバッファのアドレスを示すフィールドを含む。
【００２５】ユーザが共用メモリからのデータを要求す
る毎に、それらユーザは期待する最大バイト数を示さな
くてはならない。しかしながら、その数はターゲットバ
ッファ１１７が有するバイト数に対応する８＊３２バイ
トを越えてはならない。ターゲットバッファのサイズは
予定のものである。ターゲットバッファを構成する各ワ
ードは８バイトである。
る毎に、それらユーザは期待する最大バイト数を示さな
くてはならない。しかしながら、その数はターゲットバ
ッファ１１７が有するバイト数に対応する８＊３２バイ
トを越えてはならない。ターゲットバッファのサイズは
予定のものである。ターゲットバッファを構成する各ワ
ードは８バイトである。
【００２６】データがターゲットバッファに転送される
前にそれらはメッセージ内に空バイトを残さないように
連続読取後にバッファインターフェースレジスタ（ＢＩ
Ｒ）１２２を通して送る。ＢＩＲはソースとターゲット
バッファ間で行われそしてそれはポインタを管理するた
めの論理プログラムに関連する。このポインタシステム
はいくつかのルールにより管理される。ＢＩＲの実行
は、本発明の方法および装置について基本的なものであ
り、その理由は空バイトを伴わずそして全体としてソー
スバッファの僅かな回数の読出しでデータを整合しうる
のでありそれ故メモリアクセス時間を改善するものであ
るからである。ＢＩＲは（多数のバイト）＝（ターゲッ
トバッファの幅）＋（ソースバッファの幅−１）を有す
る。ＢＩＲのこのサイズはソースバッファから再びデー
タを再読取りする必要を伴わずに余分の読取をもどすた
めに選ばれる。
前にそれらはメッセージ内に空バイトを残さないように
連続読取後にバッファインターフェースレジスタ（ＢＩ
Ｒ）１２２を通して送る。ＢＩＲはソースとターゲット
バッファ間で行われそしてそれはポインタを管理するた
めの論理プログラムに関連する。このポインタシステム
はいくつかのルールにより管理される。ＢＩＲの実行
は、本発明の方法および装置について基本的なものであ
り、その理由は空バイトを伴わずそして全体としてソー
スバッファの僅かな回数の読出しでデータを整合しうる
のでありそれ故メモリアクセス時間を改善するものであ
るからである。ＢＩＲは（多数のバイト）＝（ターゲッ
トバッファの幅）＋（ソースバッファの幅−１）を有す
る。ＢＩＲのこのサイズはソースバッファから再びデー
タを再読取りする必要を伴わずに余分の読取をもどすた
めに選ばれる。
【００２７】データ整合およびそのユーザへの転送の機
構を示すために図２に示すものを例にとってみる。
構を示すために図２に示すものを例にとってみる。
【００２８】一つのユーザが予定数のバイトをもつ共用
メモリからのデータメッセージを要求している。それ
故、第１ソースバッファのレジスタは送信されるべきメ
ッセージのスタート点を示すスタートポイントを示す。
メモリからのデータメッセージを要求している。それ
故、第１ソースバッファのレジスタは送信されるべきメ
ッセージのスタート点を示すスタートポイントを示す。
【００２９】ソースバッファから読取られたデータはＢ
ＩＲのはじめの８バイトが満たされるまであるいは要求
されたメッセージのエンドが受信されるまでまたはター
ゲットバッファが満たされるまで、ＢＩＲに転送され
る。このＢＩＲポインタは常に満たされるべき第１バイ
トの位置を示す。
ＩＲのはじめの８バイトが満たされるまであるいは要求
されたメッセージのエンドが受信されるまでまたはター
ゲットバッファが満たされるまで、ＢＩＲに転送され
る。このＢＩＲポインタは常に満たされるべき第１バイ
トの位置を示す。
【００３０】この例では第３回目の読取後にＢＩＲのは
じめの１０バイトが満たされる。次に、次のマシンサイ
クルにおいて、はじめの８バイトがターゲットバッファ
の現在のアドレスに従ってターゲットバッファ１１７に
書込まれそして２個の余分のバイトがＢＩＲの２個の第
１バイトの位置にもどされる。この位置にはソースバッ
ファから読出されたワードの最後の４バイトに加えられ
る。
じめの１０バイトが満たされる。次に、次のマシンサイ
クルにおいて、はじめの８バイトがターゲットバッファ
の現在のアドレスに従ってターゲットバッファ１１７に
書込まれそして２個の余分のバイトがＢＩＲの２個の第
１バイトの位置にもどされる。この位置にはソースバッ
ファから読出されたワードの最後の４バイトに加えられ
る。
【００３１】この例はＢＩＲの最後の３バイトの拡張に
よりソースバイトのデータは再読出しさせる必要がない
ことを示す。拡張されるバイトの数はソースバッファの
バイト数によりきまる。
よりソースバイトのデータは再読出しさせる必要がない
ことを示す。拡張されるバイトの数はソースバッファの
バイト数によりきまる。
【００３２】図３はデータ再整合処理のスタートのフロ
ーチャートを示す。アダプタがステーションサービス１
１９によりユーザに送るべきメッセージを有することに
気付くとき、そのアダプタはステップ３０２でＤＳＩに
おいてデータムーブメント（ＤＭ）１１８に送信バース
ト要求（ＸＢＲ）を送る。ＸＢＲはユーザＩＤおよび８
バイトの倍数であるべきバースト長を示す。ＤＭはステ
ップ３０４でデータムーブメント制御ＲＡＭ内の制御ブ
ロック（ＣＢ）を読み、その要求を出したユーザに対応
するソースバッファの位置をきめる（ＤＳＩおよびＤＭ
をより詳細に示すヨーロッパ特許出願Ａ３６５７３１を
参照）。ステップ３０６でそれはメッセージがそのユー
ザ用に処理されているかどうかを検査する。
ーチャートを示す。アダプタがステーションサービス１
１９によりユーザに送るべきメッセージを有することに
気付くとき、そのアダプタはステップ３０２でＤＳＩに
おいてデータムーブメント（ＤＭ）１１８に送信バース
ト要求（ＸＢＲ）を送る。ＸＢＲはユーザＩＤおよび８
バイトの倍数であるべきバースト長を示す。ＤＭはステ
ップ３０４でデータムーブメント制御ＲＡＭ内の制御ブ
ロック（ＣＢ）を読み、その要求を出したユーザに対応
するソースバッファの位置をきめる（ＤＳＩおよびＤＭ
をより詳細に示すヨーロッパ特許出願Ａ３６５７３１を
参照）。ステップ３０６でそれはメッセージがそのユー
ザ用に処理されているかどうかを検査する。
【００３３】そのユーザ用に処理中のメッセージがなけ
れば、そのバッファアドレス（ＢＵＦＦ−ＡＤＤ）内の
新しいメッセージが処理されることになる。ステップ３
０７でＤＭはデータメモリ内のユーザに対応するバッフ
ァ連鎖制御ブロック（ＢＣＣＢ）を読み、ステップ３０
８でそれ自体の制御ブロック内にＢＵＦ−ＤＩＳＰ，Ｎ
ＢＵＦ−ＡＤＤおよびＳＴＯＰ−ＢＣＮＴをロードす
る。
れば、そのバッファアドレス（ＢＵＦＦ−ＡＤＤ）内の
新しいメッセージが処理されることになる。ステップ３
０７でＤＭはデータメモリ内のユーザに対応するバッフ
ァ連鎖制御ブロック（ＢＣＣＢ）を読み、ステップ３０
８でそれ自体の制御ブロック内にＢＵＦ−ＤＩＳＰ，Ｎ
ＢＵＦ−ＡＤＤおよびＳＴＯＰ−ＢＣＮＴをロードす
る。
【００３４】他の場合にはステップ３１０でこのデータ
ムーブメントは次の制御ブロックからロードされる。
ムーブメントは次の制御ブロックからロードされる。
【００３５】− 読取および転送のための次のバイトの
アドレスを与えるためのバッファ変位（ＢＵＦ−ＤＩＳ
Ｐ）； − 次のバッファアドレス（ＮＢＵＦ−ＡＤＤ）； − ストップバイトカウント（ＳＴＯＰ−ＢＣＮＴ）。
アドレスを与えるためのバッファ変位（ＢＵＦ−ＤＩＳ
Ｐ）； − 次のバッファアドレス（ＮＢＵＦ−ＡＤＤ）； − ストップバイトカウント（ＳＴＯＰ−ＢＣＮＴ）。
【００３６】ステップ３１２でデータムーブメントはソ
ースバッファ内のワード番号（ＷＲＤ−ＮＢ）を計算し
ユーザに送られるワードの数（または読取回数）を知
る。次にステップ３１４において、ワーキングバッファ
変位が更新ＷＢ−ＤＩＳＰ＝ＢＵＦ−ＤＩＳＰ（０：
５）されてＢＵＦ−ＤＩＳＰのはじめの６ビットを考慮
してデータメモリ内のそのワードのアドレスをつくる。
ースバッファ内のワード番号（ＷＲＤ−ＮＢ）を計算し
ユーザに送られるワードの数（または読取回数）を知
る。次にステップ３１４において、ワーキングバッファ
変位が更新ＷＢ−ＤＩＳＰ＝ＢＵＦ−ＤＩＳＰ（０：
５）されてＢＵＦ−ＤＩＳＰのはじめの６ビットを考慮
してデータメモリ内のそのワードのアドレスをつくる。
【００３７】ステップ３１６において、バッファ第１ア
クセス（ＢＵＦＩＲＳＴＡＣ）が１にセットされて、対
応するソースバッファがアダプタにより送られる同一の
ＸＢＲについて第１回目の読取りをされたことを示し、
そして読取られたバイト数を示すバーストバイトカウン
ト（ＢＳＴ−ＢＣＮＴ）がリセットされる。両レジスタ
はデータムーブメント送信内で管理され位置ぎめされ
る。
クセス（ＢＵＦＩＲＳＴＡＣ）が１にセットされて、対
応するソースバッファがアダプタにより送られる同一の
ＸＢＲについて第１回目の読取りをされたことを示し、
そして読取られたバイト数を示すバーストバイトカウン
ト（ＢＳＴ−ＢＣＮＴ）がリセットされる。両レジスタ
はデータムーブメント送信内で管理され位置ぎめされ
る。
【００３８】その後、後述するようにデータ処理がスタ
ートする。図４，図５はデータムーブメントのデータ処
理のフローチャートを示す。図４において、ＤＭはステ
ップ４００においてデータメモリのワーキングバッファ
ＷＢ−ＤＩＳＰのアドレスのソースバッファの第１の４
バイトワードを読取る。ステップ４０２においてＤＭ
は、それがそのバッファ内の第１回目のアクセスかどう
かを検査する。
ートする。図４，図５はデータムーブメントのデータ処
理のフローチャートを示す。図４において、ＤＭはステ
ップ４００においてデータメモリのワーキングバッファ
ＷＢ−ＤＩＳＰのアドレスのソースバッファの第１の４
バイトワードを読取る。ステップ４０２においてＤＭ
は、それがそのバッファ内の第１回目のアクセスかどう
かを検査する。
【００３９】もしそれがバッファファーストアクセスＢ
ＵＦＩＲＳＴＡＣ＝１であれば、ステップ４０６で、ソ
ースバッファＶＢＣＮＴ−Ａに読まれるべき現在のワー
ドのはじめを示す３ビットからなるレジスタ有効バイト
カウントが連続する０と、０と３の間の数に対応するＢ
ＵＦ−ＤＩＳＰ（６：７）にセットする。同様に、デー
タメモリバーストレジスタＤＳＢＲ−ＰはＢＵＦ−ＤＩ
ＳＰ（６：７）に等しくセットされる。その理由は第１
ワード読取が第２、第３または第４バイト位置でスター
トするからである。
ＵＦＩＲＳＴＡＣ＝１であれば、ステップ４０６で、ソ
ースバッファＶＢＣＮＴ−Ａに読まれるべき現在のワー
ドのはじめを示す３ビットからなるレジスタ有効バイト
カウントが連続する０と、０と３の間の数に対応するＢ
ＵＦ−ＤＩＳＰ（６：７）にセットする。同様に、デー
タメモリバーストレジスタＤＳＢＲ−ＰはＢＵＦ−ＤＩ
ＳＰ（６：７）に等しくセットされる。その理由は第１
ワード読取が第２、第３または第４バイト位置でスター
トするからである。
【００４０】そうでなければステップ４０４において、
ＤＳＢＲ−Ｐとソースバッファの現在のワードの第１バ
イトの位置を示す３ビットでなるレジスタ有効バイトカ
ウントＶＢＣＮＴ−Ａが夫々０にセットされる。そして
この場合そのワードはそのソースバッファにおける第１
アクセスではないため必然的にはじめにスタートする。
ＤＳＢＲ−Ｐとソースバッファの現在のワードの第１バ
イトの位置を示す３ビットでなるレジスタ有効バイトカ
ウントＶＢＣＮＴ−Ａが夫々０にセットされる。そして
この場合そのワードはそのソースバッファにおける第１
アクセスではないため必然的にはじめにスタートする。
【００４１】ステップ４０８において、ＤＭもＷＲＤ−
ＮＢ＝１であるかどうか、すなわちソースバッファの最
後のワードであるかどうかをチェックする。そうであれ
ば、ステップ４１２でワードＶＢＣＮＴ−Ｂのエンドを
示す有効バイトが０とＳＴＯＰ−ＢＣＮＴ（６：７）の
連鎖にセットされる。そうでなければ３ビットからなる
ＶＢＣＮＴ−Ｂがステップ４１０で４にセットされる。
ＮＢ＝１であるかどうか、すなわちソースバッファの最
後のワードであるかどうかをチェックする。そうであれ
ば、ステップ４１２でワードＶＢＣＮＴ−Ｂのエンドを
示す有効バイトが０とＳＴＯＰ−ＢＣＮＴ（６：７）の
連鎖にセットされる。そうでなければ３ビットからなる
ＶＢＣＮＴ−Ｂがステップ４１０で４にセットされる。
【００４２】ステップ４１４でＢＳＴ−ＩＮＣの読取期
間中読取られたバイトの数を示すバースト増分がＶＢＣ
ＮＴ−Ｂ−ＶＢＣＮＴ−Ａにセットされる。オペレーシ
ョンＢＳＴ−ＢＣＮＴのはじめから読取られたバイトの
数を示すバーストバイトカウントがＢＳＩ−ＢＣＮＴ＋
ＢＳＴ−ＩＮＣにセットされる。そしてステップ４１６
でＢＳＴ−ＬＧＴＨがＢＵＲＳＴ−ＬＧＴＨと比較され
る。ＢＳＴ−ＢＣＮＴ＞ＢＵＲＳＴ−ＬＧＴＨであれ
ば、この機構は条件はずれとなる。これについては詳述
する。そしてこのＢＩＲの内容はステップ４２０でター
ゲットバッファに移される。
間中読取られたバイトの数を示すバースト増分がＶＢＣ
ＮＴ−Ｂ−ＶＢＣＮＴ−Ａにセットされる。オペレーシ
ョンＢＳＴ−ＢＣＮＴのはじめから読取られたバイトの
数を示すバーストバイトカウントがＢＳＩ−ＢＣＮＴ＋
ＢＳＴ−ＩＮＣにセットされる。そしてステップ４１６
でＢＳＴ−ＬＧＴＨがＢＵＲＳＴ−ＬＧＴＨと比較され
る。ＢＳＴ−ＢＣＮＴ＞ＢＵＲＳＴ−ＬＧＴＨであれ
ば、この機構は条件はずれとなる。これについては詳述
する。そしてこのＢＩＲの内容はステップ４２０でター
ゲットバッファに移される。
【００４３】そうでなければステップ４１８でＤＭはバ
ッファインターフェースレジスタポインタがポイントす
るバイト（０から１０まで）をチェックする。はじめの
８バイトが充填されれば、ステップ４２０でそのデータ
の動きがターゲットバッファ１１７にはじめの８バイト
を書込む。これと同時にＤＭはステップ４２２で余分な
バイトの数に対応するＢＩＲ−ＯＶ＝ＢＩＲ−ＰＴＲ−
８を計算する。
ッファインターフェースレジスタポインタがポイントす
るバイト（０から１０まで）をチェックする。はじめの
８バイトが充填されれば、ステップ４２０でそのデータ
の動きがターゲットバッファ１１７にはじめの８バイト
を書込む。これと同時にＤＭはステップ４２２で余分な
バイトの数に対応するＢＩＲ−ＯＶ＝ＢＩＲ−ＰＴＲ−
８を計算する。
【００４４】ステップ４２４では二つのケースが生じう
るからＤＭはＢＩＲ−ＯＶ＝０であるかどうかを検査す
る。ＢＩＲが正確に８個のバイトを有する場合には、Ｄ
ＭはＢＩＲにステップ４２８でソースバッファに読込ま
れたデータのすべてを書込む。そうでない場合にはＤＭ
はＢＩＲにＢＩＲ−ＯＶに残されたバイトを考慮してソ
ースバッファに読込まれたデータを書込む。そしてステ
ップ４３０でＤＭは、ＢＩＲ内のソースバッファから読
取られたバイトの位置を示すＢＩＲ−ＰＴＲを計算す
る。
るからＤＭはＢＩＲ−ＯＶ＝０であるかどうかを検査す
る。ＢＩＲが正確に８個のバイトを有する場合には、Ｄ
ＭはＢＩＲにステップ４２８でソースバッファに読込ま
れたデータのすべてを書込む。そうでない場合にはＤＭ
はＢＩＲにＢＩＲ−ＯＶに残されたバイトを考慮してソ
ースバッファに読込まれたデータを書込む。そしてステ
ップ４３０でＤＭは、ＢＩＲ内のソースバッファから読
取られたバイトの位置を示すＢＩＲ−ＰＴＲを計算す
る。
【００４５】ステップ４１８にもどり、はじめの８バイ
トが充填されていなければ、ＤＭはステップ４３２で、
ソースバッファから読取られたデータをＢＩＲに書込み
そしてＢＩＲ−ＰＴＲがＢＩＲ内の次の位置をポイント
する。
トが充填されていなければ、ＤＭはステップ４３２で、
ソースバッファから読取られたデータをＢＩＲに書込み
そしてＢＩＲ−ＰＴＲがＢＩＲ内の次の位置をポイント
する。
【００４６】このデータ処理は図５において続けられ
る。ステップ４３４でＤＭはそのレジスタのワード数Ｗ
ＲＤ−ＮＢを増分する。ステップ４３６でＷＲＤ−ＮＢ
が０であって、それが最後のデータ読取りであるかどう
かをチェックしなければならない。そうでなければＤＭ
はステップ４３８でＷＢ−ＤＩＳＰを増分しそしてこの
プロセスはステップ４００にもどる。
る。ステップ４３４でＤＭはそのレジスタのワード数Ｗ
ＲＤ−ＮＢを増分する。ステップ４３６でＷＲＤ−ＮＢ
が０であって、それが最後のデータ読取りであるかどう
かをチェックしなければならない。そうでなければＤＭ
はステップ４３８でＷＢ−ＤＩＳＰを増分しそしてこの
プロセスはステップ４００にもどる。
【００４７】それ以外の場合にはＤＭはステップ４４０
でそれがメッセージのエンドである（ＮＢＡ＝ＦＦＦ
Ｆ）かどうかを検査する。次のソースバッファに更に何
かデータがあれば、ＤＭはステップ４４２でそのソース
バッファのレジスタ１２１を読取り、そして、バッファ
連鎖制御ブロックＢＣＣＢからＢＵＦ−ＤＩＳＰ，ＮＤ
ＵＦ−ＡＤＤおよびＳＴＯＰ−ＢＣＮＴをロードする。
ステップ４４４でＤＭはＷＲＤ−ＮＢを計算してソース
バッファの読取回数を知り、バッファの変位がワード変
位にＷＢ−ＤＩＳＰ＝ＢＵＦ−ＤＩＳＰおよびＢＵＦＩ
ＲＳＴＡＣ＝１を保存する。その後、このプロセスはス
テップ４００にもどる。
でそれがメッセージのエンドである（ＮＢＡ＝ＦＦＦ
Ｆ）かどうかを検査する。次のソースバッファに更に何
かデータがあれば、ＤＭはステップ４４２でそのソース
バッファのレジスタ１２１を読取り、そして、バッファ
連鎖制御ブロックＢＣＣＢからＢＵＦ−ＤＩＳＰ，ＮＤ
ＵＦ−ＡＤＤおよびＳＴＯＰ−ＢＣＮＴをロードする。
ステップ４４４でＤＭはＷＲＤ−ＮＢを計算してソース
バッファの読取回数を知り、バッファの変位がワード変
位にＷＢ−ＤＩＳＰ＝ＢＵＦ−ＤＩＳＰおよびＢＵＦＩ
ＲＳＴＡＣ＝１を保存する。その後、このプロセスはス
テップ４００にもどる。
【００４８】それがメッセージのエンドである場合には
ステップ４４６でＤＭはレジスタバーストカウントＢＵ
ＲＳＴ−ＣＮＴにステップ４１４で計算したＢＳＴ−Ｂ
ＣＮＴを保存してそれをメッセージの宛先であるユーザ
に付加されたアダプタに与える。ステップ４４８でＤＭ
は制御ブロックＣＢにおいて現在バッファアドレスＣＢ
Ａ＝ＦＦＦＦ、次のバッファアドレスＮＢＡ＝ＦＦＦＦ
およびメッセージインプロセスＭＩＰ＝０をリセットす
る。
ステップ４４６でＤＭはレジスタバーストカウントＢＵ
ＲＳＴ−ＣＮＴにステップ４１４で計算したＢＳＴ−Ｂ
ＣＮＴを保存してそれをメッセージの宛先であるユーザ
に付加されたアダプタに与える。ステップ４４８でＤＭ
は制御ブロックＣＢにおいて現在バッファアドレスＣＢ
Ａ＝ＦＦＦＦ、次のバッファアドレスＮＢＡ＝ＦＦＦＦ
およびメッセージインプロセスＭＩＰ＝０をリセットす
る。
【００４９】図６はＢＳＴ−ＢＣＮＴ＞ＢＵＲＳＴ−Ｌ
ＧＴＨのときこのデータ処理機構が条件はずれとなる場
合を示す。この場合、ＤＭはターゲットバッファに移送
しうるバイトのみを考慮しそして可変“ソースバッファ
変位”に、ターゲットバッファに移送されない読取られ
たワードの第１バイトの位置を保存する。
ＧＴＨのときこのデータ処理機構が条件はずれとなる場
合を示す。この場合、ＤＭはターゲットバッファに移送
しうるバイトのみを考慮しそして可変“ソースバッファ
変位”に、ターゲットバッファに移送されない読取られ
たワードの第１バイトの位置を保存する。
【００５０】ステップ５００でＤＭはバーストカウント
ＢＵＲＳＴ−ＣＮＴをＢＵＲＳＴ−ＬＧＴＨにセット
し、ＢＵＲＳＴ−ＣＮＴはアダプタがそのバーストにつ
いて受けるバイトの数を示す。ステップ５０２でＤＭは
ＶＢＣＮＴ−ＢとＢＩＲ−ＰＴＲによりきまる関数に従
ってＮＥＷ−ＯＦＦＳＥＴ（０：１）の両方のバイトの
値を計算する。この関数を次に詳細に述べる。
ＢＵＲＳＴ−ＣＮＴをＢＵＲＳＴ−ＬＧＴＨにセット
し、ＢＵＲＳＴ−ＣＮＴはアダプタがそのバーストにつ
いて受けるバイトの数を示す。ステップ５０２でＤＭは
ＶＢＣＮＴ−ＢとＢＩＲ−ＰＴＲによりきまる関数に従
ってＮＥＷ−ＯＦＦＳＥＴ（０：１）の両方のバイトの
値を計算する。この関数を次に詳細に述べる。
【００５１】
【表１】 ＊ 有効バイトカウントＶＢＣＮＴ−Ｂが００であって
ソースバッファの第４バイトが読取られてＢＩＲに転送
されたとすると、次の四つの状態が生じうる。
ソースバッファの第４バイトが読取られてＢＩＲに転送
されたとすると、次の四つの状態が生じうる。
【００５２】− ＢＩＲ−ＰＴＲが００であって、それ
が第８バイトにポイントしている（はじめの８バイトが
充填されつつある）とすれば、ｎｅｗ−ｏｆｆｓｅｔは
００にセットされる。
が第８バイトにポイントしている（はじめの８バイトが
充填されつつある）とすれば、ｎｅｗ−ｏｆｆｓｅｔは
００にセットされる。
【００５３】− ＢＩＲ−ＰＴＲが０１に等しければ、
ｎｅｗ−ｏｆｆｓｅｔは１１にセットされて最後の３バ
イトがＢＩＲのはじめの８バイトのようにターゲットバ
ッファに転送されえない。
ｎｅｗ−ｏｆｆｓｅｔは１１にセットされて最後の３バ
イトがＢＩＲのはじめの８バイトのようにターゲットバ
ッファに転送されえない。
【００５４】− ＢＩＲ−ＰＴＲが１０であれば、ｎｅ
ｗ−ｏｆｆｓｅｔは１０にセットされて最後の２バイト
がターゲットバッファに転送しえないことを示す。
ｗ−ｏｆｆｓｅｔは１０にセットされて最後の２バイト
がターゲットバッファに転送しえないことを示す。
【００５５】− ＢＩＲ−ＰＴＲが１１であれば、ｎｅ
ｗ−ｏｆｆｓｅｔは０１にセットされそして最後のバイ
トのみがターゲットバッファに転送しえない。 ＊ 同様にＶＢＣＮＴ−Ｂが１１で、ソースバッファの
第３バイトが読取られてＢＩＲに転送されたことを意味
する場合には次の三つの状態が生じうる。
ｗ−ｏｆｆｓｅｔは０１にセットされそして最後のバイ
トのみがターゲットバッファに転送しえない。 ＊ 同様にＶＢＣＮＴ−Ｂが１１で、ソースバッファの
第３バイトが読取られてＢＩＲに転送されたことを意味
する場合には次の三つの状態が生じうる。
【００５６】− ＢＩＲ−ＰＴＲが００または０１また
は１０であれば、ｎｅｗ−ｏｆｆｓｅｔは夫々００，１
０または０１にセットされる。
は１０であれば、ｎｅｗ−ｏｆｆｓｅｔは夫々００，１
０または０１にセットされる。
【００５７】− そしてＢＩＲ−ＰＴＲが１１となるケ
ースは、それがすでに充填されたＢＩＲのはじめの８バ
イトがターゲットバッファにまだ転送されていないこと
を意味するから、生じえない。 ＊ この機構はＶＢＣＮＴ−Ｂが１０および０１である
場合に適用される（上記のアレイを参照のこと）。
ースは、それがすでに充填されたＢＩＲのはじめの８バ
イトがターゲットバッファにまだ転送されていないこと
を意味するから、生じえない。 ＊ この機構はＶＢＣＮＴ−Ｂが１０および０１である
場合に適用される（上記のアレイを参照のこと）。
【００５８】ｎｅｗ−ｏｆｆｓｅｔの値が計算されてし
まうと、図５のそれ以降のステップの処理が行われる。
まうと、図５のそれ以降のステップの処理が行われる。
【００５９】ステップ５０４でＤＭはＮＥＷ−ＯＦＦＳ
ＥＴ＝０でありソースバッファから読取られたバイトの
すべてがターゲットバッファに転送しうるようになって
いるかどうかをチェックする。それ故、転送しうるよう
になっていればＢＵＦ−ＤＩＳＰ（０：５）がステップ
５０６でＷＢ−ＤＩＳＰ＋１にセットされる。そうでな
ければステップ５０８でＢＵＦ−ＤＩＳＰ（０：５）＝
ＷＢ−ＤＩＳＰとなる。
ＥＴ＝０でありソースバッファから読取られたバイトの
すべてがターゲットバッファに転送しうるようになって
いるかどうかをチェックする。それ故、転送しうるよう
になっていればＢＵＦ−ＤＩＳＰ（０：５）がステップ
５０６でＷＢ−ＤＩＳＰ＋１にセットされる。そうでな
ければステップ５０８でＢＵＦ−ＤＩＳＰ（０：５）＝
ＷＢ−ＤＩＳＰとなる。
【００６０】ステップ５１０でＮＥＷ−ＯＦＦＳＥＴが
ＢＵＦ−ＤＩＳＰ（６：７）に保存されそしてそれがＣ
Ｂにロードされる。
ＢＵＦ−ＤＩＳＰ（６：７）に保存されそしてそれがＣ
Ｂにロードされる。
【００６１】図７は本発明の機構の実施を示す。三つの
相、すなわち、レジスタの初期化、予プロセスおよびデ
ータ処理がある。 − 初期化相はアダプタがＤＭにユーザＩＤとレジスタ
ＢＵＲＳＴ−ＬＧＴＨ６００に記憶されるべきバースト
長さについての情報と共にＸＢＲを送ったときにスター
トする。レジスタＢＳＴ−ＣＮＴ６０１とＢＩＲ−ＰＴ
Ｒ６０２が同時にリセットされ、そしてレジスタＢＵＦ
ＩＲＳＴＡＣ６０３が１にセットされる。レジスタＳＴ
ＯＰ−ＢＣＮＴ６０）もそのバッファのＢＣＣＢによ
り、それが第１バーストまたは新しいバッファであれば
データメモリにロードされる。もしそれが中間のバッフ
ァであればそれはＤＭ内の制御ブロックからロードされ
る。
相、すなわち、レジスタの初期化、予プロセスおよびデ
ータ処理がある。 − 初期化相はアダプタがＤＭにユーザＩＤとレジスタ
ＢＵＲＳＴ−ＬＧＴＨ６００に記憶されるべきバースト
長さについての情報と共にＸＢＲを送ったときにスター
トする。レジスタＢＳＴ−ＣＮＴ６０１とＢＩＲ−ＰＴ
Ｒ６０２が同時にリセットされ、そしてレジスタＢＵＦ
ＩＲＳＴＡＣ６０３が１にセットされる。レジスタＳＴ
ＯＰ−ＢＣＮＴ６０）もそのバッファのＢＣＣＢによ
り、それが第１バーストまたは新しいバッファであれば
データメモリにロードされる。もしそれが中間のバッフ
ァであればそれはＤＭ内の制御ブロックからロードされ
る。
【００６２】同様に、レジスタＢＵＦ−ＤＩＳＰ６０５
はＢＣＣＢまたは制御ブロックからロードされる。はじ
めの５ビットに対応する最大桁ビットはＷＢ−ＤＩＳＰ
６０６にロードされ、このＷＢ−ＤＩＳＰがそのバッフ
ァ内のワードを選択可能にする。
はＢＣＣＢまたは制御ブロックからロードされる。はじ
めの５ビットに対応する最大桁ビットはＷＢ−ＤＩＳＰ
６０６にロードされ、このＷＢ−ＤＩＳＰがそのバッフ
ァ内のワードを選択可能にする。
【００６３】− 予備プロセスはレジスタＢＵＦ−ＤＩ
ＳＰとＳＴＯＰ−ＢＣＮＴによりバッファに読込まれる
ワードの数を計算しそしてその結果をレジスタＷＲＤ−
ＮＢ６０７にロードすることからなる。次にこのレジス
タはデータワードがデータメモリから読取られる毎に減
算されそしてＷＢ−ＤＩＳＰは増分される。
ＳＰとＳＴＯＰ−ＢＣＮＴによりバッファに読込まれる
ワードの数を計算しそしてその結果をレジスタＷＲＤ−
ＮＢ６０７にロードすることからなる。次にこのレジス
タはデータワードがデータメモリから読取られる毎に減
算されそしてＷＢ−ＤＩＳＰは増分される。
【００６４】− データ処理は次の四つの主ステップを
含む。 ステップ１． ワードポインタ管理プログラム６０８は
レジスタＢＵＦ−ＤＩＳＰ，ＳＴＯＰ−ＢＣＮＴ，ＢＵ
ＦＩＲＳＴＡＣおよびＷＲＤ−ＮＢからのデータで動作
し、データメモリ内の一つのワードの読取毎にポインタ
ＤＳＢＲ−ＰとＢＳＴ−ＩＮＣの値を計算する。
含む。 ステップ１． ワードポインタ管理プログラム６０８は
レジスタＢＵＦ−ＤＩＳＰ，ＳＴＯＰ−ＢＣＮＴ，ＢＵ
ＦＩＲＳＴＡＣおよびＷＲＤ−ＮＢからのデータで動作
し、データメモリ内の一つのワードの読取毎にポインタ
ＤＳＢＲ−ＰとＢＳＴ−ＩＮＣの値を計算する。
【００６５】ステップ２． 有意のバイトの数に対応す
るレジスタＤＳＴ−ＩＮＣがレジスタＢＳＴ−ＣＮＴの
値に付加され、そしてこの付加の値がＢＵＲＳＴ−ＬＧ
ＴＨと比較されてそれが条件をはずれたかどうかをチェ
ックする（図５参照）。
るレジスタＤＳＴ−ＩＮＣがレジスタＢＳＴ−ＣＮＴの
値に付加され、そしてこの付加の値がＢＵＲＳＴ−ＬＧ
ＴＨと比較されてそれが条件をはずれたかどうかをチェ
ックする（図５参照）。
【００６６】ステップ３． これと同時に、読取られた
有意のバイトがマルチプレクサＡ＊０ ６１０によりＢ
ＩＲレジスタ６１２に書込まれ、そしてそれらはポイン
タＤＳＢＲとＢＩＲポインタ管理プログラム６０９から
計算されるゲートによりポイントされる。これらオペレ
ーションのすべては次のようにして行われる。
有意のバイトがマルチプレクサＡ＊０ ６１０によりＢ
ＩＲレジスタ６１２に書込まれ、そしてそれらはポイン
タＤＳＢＲとＢＩＲポインタ管理プログラム６０９から
計算されるゲートによりポイントされる。これらオペレ
ーションのすべては次のようにして行われる。
【００６７】ａ） ＢＩＲポインタ管理プログラム６０
９の書込み。
９の書込み。
【００６８】ＢＩＲポインタ＜８の場合、ＤＳＢＲポイ
ンタにより与えられる位置でスタートするワードの有意
バイトがＢＩＲポインタによりポイントされる位置から
ＢＩＲに書込まれる。
ンタにより与えられる位置でスタートするワードの有意
バイトがＢＩＲポインタによりポイントされる位置から
ＢＩＲに書込まれる。
【００６９】ＢＩＲポンイタが８以上であれば、余分の
バイトが位置０からＢＩＲに書込まれそしてＤＳＢＲポ
インタによりポイントされたソースバッファから読取ら
れたバイトが余分のバイトの最後の位置の後に書込まれ
る。
バイトが位置０からＢＩＲに書込まれそしてＤＳＢＲポ
インタによりポイントされたソースバッファから読取ら
れたバイトが余分のバイトの最後の位置の後に書込まれ
る。
【００７０】ｂ） それと同時にＢＩＲのはじめの８バ
イトが充填されるたびに、それらはＤＭ内に配置される
フリップフロップバーストバッファ（ＦＦＢＢ）である
ターゲットバッファにコピーされそしてそれらはターゲ
ットバッファアドレスを増分する。ＦＦＢＢ１１７への
データの転送はＢＩＲポインタ管理プログラムにより制
御される。
イトが充填されるたびに、それらはＤＭ内に配置される
フリップフロップバーストバッファ（ＦＦＢＢ）である
ターゲットバッファにコピーされそしてそれらはターゲ
ットバッファアドレスを増分する。ＦＦＢＢ１１７への
データの転送はＢＩＲポインタ管理プログラムにより制
御される。
【００７１】バッファ内のデータのすべてが読取られた
とき、そのメッセージが次のソースバッファへと連続し
ておりそしてＸＢＲがまだ充填されていないとすれば、
ＤＭは制御ブロック内に含まれるＮＢＡ次バッファアド
レスに与えられるアドレスにより次のバッファの連鎖を
はずす。
とき、そのメッセージが次のソースバッファへと連続し
ておりそしてＸＢＲがまだ充填されていないとすれば、
ＤＭは制御ブロック内に含まれるＮＢＡ次バッファアド
レスに与えられるアドレスにより次のバッファの連鎖を
はずす。
【００７２】これらオペレーションのすべてはＸＢＲで
要求されるバイトの数に達するまで必要な回数だけくり
返される。そのメッセージ内の残りのバイトの数がこの
値より小さければ、メッセージの終了時にこのオペレー
ションは停止しそしてＤＭはソースバッファから読取ら
れたバイトの数を保存する。
要求されるバイトの数に達するまで必要な回数だけくり
返される。そのメッセージ内の残りのバイトの数がこの
値より小さければ、メッセージの終了時にこのオペレー
ションは停止しそしてＤＭはソースバッファから読取ら
れたバイトの数を保存する。
【００７３】ステップ４． バーストプロセスのエンド
でＤＭはユーザの制御ブロックに次のバーストの処理に
必要な情報を保存する。これにより異なるユーザについ
てのバースト処理のインターリーブが可能となる。
でＤＭはユーザの制御ブロックに次のバーストの処理に
必要な情報を保存する。これにより異なるユーザについ
てのバースト処理のインターリーブが可能となる。
【００７４】図８は本発明によるＢＩＲ内の機構の詳細
を示す。データメモリ内のＤＳＢＲ６１１はソースバッ
ファ１１３の４バイトからなる。ＤＳＢＲ−０である第
１バイトはバス７１を介してはじめの８個のマルチプレ
クサＡ＊０ ７０１−７０８の入力ゲートに接続し、バ
ス７２，７３，７４は夫々ＤＳＢＲ−１，ＤＳＢＲ−
２，ＤＳＢＲ−３をはじめの８個７０１−７０９、はじ
めの１０個７０１−７１０およびマルチプレクサのすべ
て７０１−７１１の入力ゲートに接続する。バス７５，
７６，７７もはじめの３個のマルチプレクサ７０１，７
０２，７０３の入力ゲートをＢＩＲの最後の３バイト６
１２−８，６１２−９，６１２−１０に夫々接続する。
を示す。データメモリ内のＤＳＢＲ６１１はソースバッ
ファ１１３の４バイトからなる。ＤＳＢＲ−０である第
１バイトはバス７１を介してはじめの８個のマルチプレ
クサＡ＊０ ７０１−７０８の入力ゲートに接続し、バ
ス７２，７３，７４は夫々ＤＳＢＲ−１，ＤＳＢＲ−
２，ＤＳＢＲ−３をはじめの８個７０１−７０９、はじ
めの１０個７０１−７１０およびマルチプレクサのすべ
て７０１−７１１の入力ゲートに接続する。バス７５，
７６，７７もはじめの３個のマルチプレクサ７０１，７
０２，７０３の入力ゲートをＢＩＲの最後の３バイト６
１２−８，６１２−９，６１２−１０に夫々接続する。
【００７５】マルチプレクサの入力ゲートはライン７０
を介してＢＩＲポインタ管理プログラム６０９により選
択される。ライン７９はＢＩＲのクロックゲートにコマ
ンドを送りそしてライン７８はＢＩＲのはじめの８バイ
ト６１２−０−６１２−７のＦＦＢＢ１１７への転送を
制御しうる。
を介してＢＩＲポインタ管理プログラム６０９により選
択される。ライン７９はＢＩＲのクロックゲートにコマ
ンドを送りそしてライン７８はＢＩＲのはじめの８バイ
ト６１２−０−６１２−７のＦＦＢＢ１１７への転送を
制御しうる。
【００７６】この記載部分はＢＩＲの第３位置６１２−
２に関する整合ロジックについて生じる異なる可能性を
与える。
２に関する整合ロジックについて生じる異なる可能性を
与える。
【００７７】
【表２】 ＢＩＲの第３位置において −Ｘ０は次の条件で書込まれる： ＤＳＢＲ−Ｐ＝００ ａｎｄ ＢＩＲ−ＰＴＲ＝００１０ ｏｒ ＢＩＲ−ＰＴＲ＝１０１０ −Ｘ１は次の条件で書込まれる： ＤＳＢＲ−Ｐ＝００ ａｎｄ ＢＩＲ−ＰＴＲ＝０００１ ａｎｄ ＢＳＴ−ＩＮＣ＝４ ｏｒ ３ ｏｒ２ ｏｒ ＢＩＲ−ＰＴＲ＝１００１ ＤＳＢＲ−Ｐ＝０１ ａｎｄ ＢＩＲ−ＰＴＲ＝００１０ ｏｒ ＢＩＲ−ＰＴＲ＝１０１０ −Ｘ２は次の条件で書込まれる： ＤＳＢＲ−Ｐ＝００ ａｎｄ ＢＩＲ−ＰＴＲ＝００００ ａｎｄ ＢＳＴ−ＩＮＣ＝４ ｏｒ ３ ｏｒ ＢＩＲ−ＰＴＲ＝１０００ ＤＳＢＲ−Ｐ＝０１ ａｎｄ ＢＩＲ−ＰＴＲ＝０００１ ａｎｄ ＢＳＴ−ＩＮＣ＝３ ｏｒ ２ ｏｒ ＢＩＲ−ＰＴＲ＝１００１ ＤＳＢＲ−Ｐ＝１０ ａｎｄ ＢＩＲ−ＰＴＲ＝００１０ ｏｒ ＢＩＲ−ＰＴＲ＝１０１０ −Ｘ３は次の条件で書込まれる： ＤＳＢＲ−Ｐ＝０１ ａｎｄ ＢＩＲ−ＰＴＲ＝００００ ａｎｄ ＢＳＴ−ＩＮＣ＝３ ｏｒ ＢＩＲ−ＰＴＲ＝１０００ ＤＳＢＲ−Ｐ＝１０ ａｎｄ ＢＩＲ−ＰＴＲ＝０００１ ａｎｄ ＢＳＴ−ＩＮＣ＝２ ｏｒ ＢＩＲ−ＰＴＲ＝１０００ ＤＳＢＲ−Ｐ＝１１ ａｎｄ ＢＩＲ−ＰＴＲ＝００１０ ｏｒ ＢＩＲ−ＰＴＲ＝１０１０ そしてソースバッファ内に読込まれたバイトのすべてが
ＢＩＲに書込まれそしてＢＩＲ−ＰＴＲ＝１０１１とな
るとき最後の可能性が生じる。それ故、余分の３バイト
は８バイトがターゲットバッファに転送された後にＢＩ
Ｒのはじめの３つの位置にコピーされる。位置６１２−
１０のバイトはＢＩＲの第３位置にコピーされることに
なる。
ＢＩＲに書込まれそしてＢＩＲ−ＰＴＲ＝１０１１とな
るとき最後の可能性が生じる。それ故、余分の３バイト
は８バイトがターゲットバッファに転送された後にＢＩ
Ｒのはじめの３つの位置にコピーされる。位置６１２−
１０のバイトはＢＩＲの第３位置にコピーされることに
なる。
【図１】本発明の機構および方法の環境を示す図であ
る。
る。
【図２】本発明による、異なるソースバッファから一つ
の固有のターゲットバッファへのデータ転送と整合の原
理を示す図である。
の固有のターゲットバッファへのデータ転送と整合の原
理を示す図である。
【図３】データ処理方法のはじめのフローチャートを示
す図である。
す図である。
【図４】データ処理の主フローチャートを示す図であ
る。
る。
【図５】データ処理の主フローチャートを示す図であ
る。
る。
【図６】機構が条件を出たときのデータ処理のフローチ
ャートを示す図である。
ャートを示す図である。
【図７】本発明によるチップでの機構の実施を示す図で
ある。
ある。
【図８】ＢＩＲ（バッファインターフェースレジスタ）
内での機構の詳細な実施を示す図である。
内での機構の詳細な実施を示す図である。
１１０ 共用メモリサブシステム １１６ マイクロコンピュータ １２２ アダプタ １３６ 中央制御システム １２６ アービター １１４ データメモリ管理プログラム １１２ データメモリ １１３ 連鎖したバッファ １１１ データメモリインターフェース
フロントページの続き (72)発明者 ジャン、カルビニャク フランス国ラ、ゴード、シュマン、レ、バ リエール、187 (72)発明者 ジャン、ピエール、リプ フランス国カーニュ‐シュール‐メール、 シュマン、デ、コレート、73、ル、パル ク、ビラ、ヌメロ、８ (72)発明者 ベルナール、ノダン フランス国サン‐ローラン‐デュ、バル、 コルニシェ、ダグリモン、レ、プロバンサ ル、ヌメロ、10 (72)発明者 ダニエル、オルサティ フランス国カーニュ‐シュール‐メール、 アレー、デ、ブロー、11
Claims (7)
- 【請求項１】データメモリ（１１２）をアクセスする方
法であって、この方法は、複数のソースバッファ（１１
３）から読取られたメッセージのデータを整合させるた
めの方法であって、夫々のバッファがそれらバッファの
内容についての情報を含む１個のバッファ制御ブロック
に関連づけられており、それらのソースバッファが互い
に連鎖しそしてデータメモリ（１１２）内で２ｎバイト
ワードで組織化されており、さらにこの方法は、データ
ストアインターフェースＤＳＩ（１１１）の２ｍ（ｍは
ｎより大）バイトワードで構成されるターゲットバッフ
ァ（１１７）へ前記整合されたデータを転送するための
方法であり、前記ＤＳＩは、前記データメモリと、複数
のユーザに付されているアダプタ（１２０）とを、イン
ターフェースしている、方法であり、下記段階を含むこ
とを特徴とする方法。 （ａ） ユーザ（１２２）要求によりそのユーザに関連
するソースバッファの、その中のメッセージの少くとも
はじめと終りおよび次に連鎖したソースバッファのアド
レスを示すバッファ制御ブロック（１２１）を読取る段
階； （ｂ） ワードの第１バイト位置でスタートしそしてそ
のソースバッファのそのワードの最後のバイト位置で終
る必要のない、伝送すべきデータのはじめと終りをその
ソースバッファ内で検出する段階； （ｃ） 上記ソースバッファから伝送されるバイトの数
を計算する段階； （ｄ） 伝送されるバイトの数をユーザーにより要求さ
れたバイトの数と比較する段階； （ｅ） ユーザにより要求されたバイトの数が転送され
るデータのバイトの数より小さいとき、転送されるバイ
トの数をユーザにより要求されるバイトの数にセットし
そして更にデータ整合と転送を処理する段階； （ｆ） それ以外のとき、データがターゲットバッファ
の２ｍバイトワードのサイズと整合しまたはそれを越え
るまでそれらを整合させるために、そのデータを、ター
ゲットバッファの幅（２ｍ）とソースバッファの幅（２
ｎ）の和から１を減算したものに等しいサイズのバッフ
ァインターフェースレジスタ（６１２）にワードずつ転
送する段階； （ｇ） 上記ターゲットバッファに上記バッファインタ
ーフェースレジスタのはじめの２ｍバイトワードを転送
する間に上記バッファインターフェースレジスタの第１
位置に余分のバイトをもどす段階； （ｈ） 上記ソースバッファに記憶されたメッセージま
たはデータの終了までまたはユーザにより要求されたバ
イト数となるまで上記のデータの整合と転送をくり返す
段階。 - 【請求項２】下記段階を更に含むことを特徴とする請求
項１の方法： （ｉ） 前記第１ソースバッファのバッファ制御ブロッ
ク内に示される次のソースバッファのバッファ制御ブロ
ック（１２１）を読取る段階； （ｊ） そのメッセージの終了またはユーザにより要求
されたバイト数となるまで上記データ整合およびデータ
転送を処理する段階。 - 【請求項３】データメモリ（１１２）をアクセスし、複
数のソースバッファ（１１３）であって、夫々がそれら
バッファの内容についての情報を含む１個のバッファ制
御ブロックに関連づけられると共に、それらバッファが
互いに連鎖しそしてデータ記憶装置（１１２）内で２ｎ
バイトワードで構成された上記複数のソースバッファか
ら読取られたメッセージのデータを整合させ、そしてそ
の整合されたメッセージのデータを、ｍをｎより大とし
て上記データメモリおよびアダプタ（１２０）と共に複
数のユーザ（１２２）に付加されるデータメモリインタ
ーフェースＤＳＩ（１１１）の２ｍバイトワードで構成
されるターゲットバッファ（１１７）に転送するために
用いられる、下記要件を含むことを特徴とするメモリア
クセス制御装置： − 上記ソースバッファから読取られたバイトをバッフ
ァインターフェース手段（６１２）に書込みうるように
上記ソースバッファ（１１３）と上記バッファインター
フェース手段との間をインターフェースするマルチプレ
クサ手段（６１０）； − ソースバッファ（１１３）から読取られたデータを
整合しそして各バイトのサイズをターゲットバッファ
（１１７）のサイズに適合させるためのバッファインタ
ーフェース手段（６１２）であって、ターゲットバッフ
ァの幅（２ｍ）とソースバッファの幅（２ｎ）の和から
１を減算したものに対応するバイト数を有するレジスタ
を含み、バイト位置（２ｍ＋１）から（２ｍ＋２ｎ−
１）の余分なバイトを上記バッファインターフェース手
段（６１２）の、ソースバッファから読取られた次のバ
イトが付加されるはじめの部分にもどし、上記バッファ
インターフェース手段のはじめの２バイトをターゲット
バッファに転送しうるようになった上記バッファインタ
ーフェース手段（６１２）； − 上記データメモリ（１１２）にアクセスし、上記ソ
ースバッファ（１１３）から読取られたメッセージのデ
ータを整合させそしてその整合したデータをターゲット
バッファ（１１７）に送る前に上記バッファインターフ
ェース手段（６１２）に転送するためのポインタ管理シ
ステム（６０８，６０９）。 - 【請求項４】前記ポインタ管理システム（６０８，６０
９）が下記要件を含むことを特徴とする請求項３の装
置： − 前記ソースバッファから伝送すべきデータのはじめ
と終りを示す、現在読取られた上記ソースバッファのバ
イトに関連したポインタを管理する手段（６０８）； − 書込まれる次のバイトの位置を示すと共に、前記バ
ッファインターフェース手段の少くともはじめの２ｍバ
イトが充填されたときにそれら２ｍバイトをターゲット
バッファ（１１７）に転送しそして、位置（２ｍ＋１）
から（２ｍ＋２ｎ−１）までの余分のバイトをソースバ
ッファから読取られる次のバイトが付加されるその第１
位置にもどしうるようにする上記バッファインターフェ
ース手段（６１２）のバイトに関連したポインタを管理
するための手段（６０９）。 - 【請求項５】レジスタ（１２１）が前記夫々のソースバ
ッファに付加されて転送されるべきバイトの管理を可能
にするようになっており、上記レジスタはスタートポイ
ンタによりポイントされるソースバッファの第１の空で
ないバイトのアドレス、ストップポインタによりポイン
トされるソースバッファの最後の空でないバイトのアド
レスおよびソースバッファの読取動作を制御するために
データメモリインターフェースにより用いられる連続す
るメッセージを含む次のソースバッファのアドレスを記
憶するごとくなったことを特徴とする請求項３または４
のメモリアクセス制御装置。 - 【請求項６】レジスタ（６０２）が前記バッファインタ
ーフェース手段（６１２）に付加されてポインタにより
ポイントされる上記バッファインターフェース手段の第
１の空バイトのアドレスを示すことを特徴とする請求項
３乃至５の１に記載のメモリアクセス制御装置。 - 【請求項７】前記ターゲットバッファはフリップフロッ
プバッファであることを特徴とする請求項３乃至６の１
に記載のメモリアクセス制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP92480074A EP0571683A1 (en) | 1992-05-26 | 1992-05-26 | High performance data re-alignment mechanism with multiple buffers in a memory access control device |
| FR92480074.1 | 1992-05-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07281950A true JPH07281950A (ja) | 1995-10-27 |
Family
ID=8211787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8478293A Pending JPH07281950A (ja) | 1992-05-26 | 1993-04-12 | データ記憶装置をアクセスする方法及びメモリアクセス制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0571683A1 (ja) |
| JP (1) | JPH07281950A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0141767B1 (ko) * | 1994-04-25 | 1998-07-01 | 이헌조 | 디지탈신호 프로세서의 포메트/디포메트 장치 |
| US5638367A (en) * | 1995-07-07 | 1997-06-10 | Sun Microsystems, Inc. | Apparatus and method for data packing through addition |
| WO2000068805A1 (en) * | 1999-05-10 | 2000-11-16 | Intel Corporation | A method and apparatus for a single-word alignment in a page-read operation |
| US7574346B2 (en) | 2000-10-30 | 2009-08-11 | Microsoft Corporation | Kernel emulator for non-native program modules |
| US7107584B2 (en) * | 2001-10-23 | 2006-09-12 | Microsoft Corporation | Data alignment between native and non-native shared data structures |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0365731B1 (en) * | 1988-10-28 | 1994-07-27 | International Business Machines Corporation | Method and apparatus for transferring messages between source and destination users through a shared memory |
-
1992
- 1992-05-26 EP EP92480074A patent/EP0571683A1/en not_active Withdrawn
-
1993
- 1993-04-12 JP JP8478293A patent/JPH07281950A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0571683A1 (en) | 1993-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5187780A (en) | Dual-path computer interconnect system with zone manager for packet memory | |
| US5020020A (en) | Computer interconnect system with transmit-abort function | |
| US7352763B2 (en) | Device to receive, buffer, and transmit packets of data in a packet switching network | |
| CA1227879A (en) | Buffer system for input/output portion of digital data processing system | |
| US5193149A (en) | Dual-path computer interconnect system with four-ported packet memory control | |
| US4419728A (en) | Channel interface circuit providing virtual channel number translation and direct memory access | |
| US6925512B2 (en) | Communication between two embedded processors | |
| EP0273083B1 (en) | Non-locking queueing mechanism | |
| EP0389246B1 (en) | A system for controlling communication between parallel computers | |
| US5630059A (en) | Expedited message transfer in a multi-nodal data processing system | |
| US5793953A (en) | Method and apparatus for allowing packet data to be separated over multiple bus targets | |
| US6615282B1 (en) | Adaptive messaging | |
| US6487615B1 (en) | Apparatus and method for accepting physical write package when the posted write error queue is full | |
| US5347514A (en) | Processor-based smart packet memory interface | |
| US5983305A (en) | Network adapter with data aligner | |
| US20080263171A1 (en) | Peripheral device that DMAS the same data to different locations in a computer | |
| US6088744A (en) | Multiport data buffer having multi level caching wherein each data port has a FIFO buffer coupled thereto | |
| US7058736B2 (en) | Reordering of burst data transfers across a host bridge | |
| US5265228A (en) | Apparatus for transfer of data units between buses | |
| JPH07281950A (ja) | データ記憶装置をアクセスする方法及びメモリアクセス制御装置 | |
| US6026032A (en) | High speed data buffer using a virtual first-in-first-out register | |
| US9665519B2 (en) | Using a credits available value in determining whether to issue a PPI allocation request to a packet engine | |
| US5790893A (en) | Segmented concurrent receive/transfer interface using shared RAM storage | |
| US6865638B1 (en) | Apparatus and method for transferring multi-byte words in a fly-by DMA operation | |
| EP0299264A2 (en) | A byte queing/dequeuing apparatus for handling variable-length data words/instructions in a single clock cycle |