JPH07282000A

JPH07282000A - バスインタフェース回路及びデータ転送システム

Info

Publication number: JPH07282000A
Application number: JP6065857A
Authority: JP
Inventors: Yuichiro Sakuta; 雄一郎作田; Koichi Okazawa; 宏一岡澤; Masaya Umemura; 雅也梅村; Mikio Yamagishi; 幹生山岸
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-04-04
Filing date: 1994-04-04
Publication date: 1995-10-27

Abstract

(57)【要約】【目的】データ転送方式がソースクロックの降下／立上
りの両エッジを使って行われるソース同期方式に対応し
たバスインタフェースを与える。【構成】図１のようなバスシステムにおいて、入力側に
バス幅２倍・転送周波数１／２倍に変換する入力モジュ
ール、出力側にバス幅１／２倍・転送周波数２倍に変換
する出力モジュールを用いてバスインタフェースを構成
する。【効果】上記のバスインタフェースを用いることによ
り、バスインタフェースより内側では動作周波数をソー
スクロック周波数の半分以下にできる。これによりバス
システム消費電力を少なくし、回路遅延の影響を小さく
することができ、クロックスキューの影響の増大を抑え
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タ・ワークステーション・オフィスコンピュータ等の情
報処理装置に用いられるバスインタフェース回路および
データ転送システムに関する。

【０００２】

【従来の技術】近年、情報処理装置において大量のデー
タを処理するために、接続デバイス間における高速デー
タ転送が必要となってきている。高速データ転送の一つ
の手法として、データ転送時に出力元が供給するソース
クロックに同期したタイミングで転送を行う、いわゆる
ソース同期転送があげられる。このソース同期転送の手
段を有するバスとしては、例えば「ザプロポーズド
エスエスビーエルティースタンダードダブルズザ
ブイエムイー６４トランスファーレイト」、アイ・
イー・イー・イーマイクロ、１９９２年４月号、第６
４頁から第７１頁（”ＴｈｅＰｒｏｐｏｓｅｄＳＳ
ＢＬＴＳｔａｎｄａｒｄＤｏｕｂｌｅｓｔｈｅ
ＶＭＥ６４ＴｒａｎｓｆｅｒＲａｔｅ”：ＩＥＥＥ
Ｍｉｃｒｏ、Ａｐｒｉｌ１９９２、ＰＰ６４−７
１）に記載されているブイエムイー６４バスや、「ザ
スケーラブルコヒーレントインタフェースアンド
リレイテッドスタンダーズプロジェクツ」、アイ
・イー・イー・イーマイクロ、１９９２年２月号、第
１０頁から第２２頁（”ＴｈｅＳｃａｌａｂｌｅＣｏ
ｈｅｒｅｎｔＩｎｔｅｒｆａｃｅａｎｄｒｅｌａ
ｔｅｄＳｔａｎｄａｒｄｓＰｒｏｊｅｃｔｓ”：Ｉ
ＥＥＥＭｉｃｒｏ、Ｆｅｂｒｕａｒｙ１９９２、Ｐ
Ｐ１０−２２）に記載されているエスシーアイバスが知
られている。ブイエムイー６４バスやエスシーアイバス
のソース同期プロトコルでは、データ転送にソースクロ
ックの降下／立上りの両エッジを用いる仕様になってい
る。

【０００３】

【発明が解決しようとする課題】従来用いられてきた、
入力クロックの降下あるいは立上りのいずれか片方のエ
ッジに同期したデータ転送方式に対応したバスインタフ
ェースでは、データ転送にソースクロックの降下／立上
りの両エッジを用いるソース同期プロトコルに対応する
ことはできない。

【０００４】本発明の目的は、データ転送にソースクロ
ックの降下／立上りの両エッジを用いるデータ転送方式
に対応するバスインタフェースを与えること、およびデ
ータ転送にソースクロックの降下／立上りの両エッジを
用いる際に生ずる高速動作による消費電力の増大・回路
遅延の影響の増大、および分配するクロックの高速化に
伴うクロックスキューの影響の増大といった問題を解決
することにある。

【０００５】

【課題を解決するための手段】本発明では、データ転送
にソースクロックの降下／立上りの両エッジを用いるデ
ータ転送方式に対応するバスインタフェースを与えるた
めの手段の一つとして、バスから接続デバイスへの入力
側回路を、微分回路や、クロックジェネレータとＰＬＬ
を用いてソースクロックと位相を合わせたソースクロッ
クの２倍の周波数を持つ内部クロックを生成する倍周回
路と、この内部クロックの降下エッジで入力データをラ
ッチするフリップフロップを用いて構成した。この入力
側回路は、接続デバイスへの入力データを内部クロック
の立上りエッジでラッチするフリップフロップを用いて
構成することもできる。また、接続デバイスからバスへ
の出力側回路は、内部クロックの降下エッジで転送デー
タをラッチするフリップフロップと、内部クロックの１
／２倍の周波数を持つソースクロックを生成してデータ
転送のタイミングに合わせて降下／立上りの両エッジを
交互に出力する分周回路を用いて構成した。この出力側
回路もバスへの転送データを内部クロックの立上りエッ
ジでラッチするフリップフロップを用いた構成にするこ
とができる。これらの入力側回路と出力側回路を組み合
わせてバスインタフェースを構成した。ただし、このよ
うな構成のバスインタフェースにおいては、接続デバイ
ス内部がソースクロックの２倍の周波数で動作すること
になり、消費電力が増大し、回路遅延による影響が大き
くなる。また、高速なクロックを分配することでクロッ
クスキューの影響が大きくなる可能性がある。

【０００６】そこで、本発明では、データ転送にソース
クロックの降下／立上りの両エッジを用いるデータ転送
方式に対応するバスインタフェースで発生する、消費電
力の増大や、回路遅延・クロック分配スキューの影響の
増大といった問題を解決する手段の一つとして、バスか
ら接続デバイスへの入力側ではソース同期バスをバス幅
２倍・データ転送周波数１／２倍のバスに変換するバス
セパレータを設け、バス入力モジュールを構成した。ま
た接続デバイスからバスへの出力側では、転送データを
バス幅１／２倍・データ転送周波数２倍としてソースク
ロックの降下／立上りの両エッジで転送するバスマルチ
プレクサを設け、バス出力モジュールを構成した。これ
らの入出力モジュールを用いてバスインタフェースを構
成する。この構成によるバスインタフェースは、データ
転送をソースクロックの降下エッジから開始するもの
と、立上りエッジから開始するものの２通りが考えられ
る。

【０００７】

【作用】本発明によれば、ソースクロックの降下／立上
りの両エッジを使ってデータを転送するソース同期プロ
トコルを使用するバスにおいて、これに対応したバスイ
ンタフェースを提供することができる。また、ソースク
ロックの降下／立上りの両エッジを用いるデータ転送方
式に対応するバスインタフェースで発生する、消費電力
の増大や、回路遅延・クロック分配スキューの影響の増
大といった問題を解決するバスインタフェースの構成に
よれば、バスインタフェースの最終段より内側ではデー
タ転送周波数を半分以下にすることも可能である。これ
によって消費電力を少なくでき、回路遅延の影響を小さ
くできる。また高速クロック分配系を小さくすることに
よってクロックスキューの影響の増大を抑えることがで
きる。

【０００８】

【実施例】以下本発明の一実施例を図１から図１６によ
って説明する。図１は本発明によるバスシステムの構成
例を示すシステム構成図、図２は本発明によるバスイン
タフェースの構成例を示すブロック図、図３は本発明に
よるバスインタフェースの入力側回路の例を示す回路構
成図、図４は本発明によるバスインタフェースの入力側
回路のタイミング仕様の例を示すタイミングチャート、
図５は本発明によるバスインタフェースの出力側回路の
例を示す回路構成図、図６は本発明によるバスインタフ
ェースの出力側回路のタイミング仕様の例を示すタイミ
ングチャート、図７は本発明によるバスインタフェース
の構成例を示すブロック図、図８は本発明によるバスイ
ンタフェースの入力側回路の構成例を示すブロック図、
図９は本発明によるバスインタフェースの入力側回路の
例を示す回路構成図、図１０と図１１は本発明によるバ
スインタフェースの入力側モジュールの例を示す回路構
成図、図１２は本発明によるバスインタフェースの入力
側回路のタイミング仕様の例を示すタイミングチャー
ト、図１３は本発明によるバスインタフェースの出力側
回路の構成例を示すブロック図、図１４はバスインタフ
ェースの出力側回路の例を示す回路構成図、図１５は本
発明によるバスインタフェースの出力側モジュールの例
を示す回路構成図、図１６は本発明によるバスインタフ
ェースの出力側回路のタイミング仕様の例を示すタイミ
ングチャートである。

【０００９】まず図１を用いて、本発明におけるバスシ
ステムの構成を説明する。

【００１０】図１において、１は本実施例のバスとデバ
イスを接続するためのバスインタフェース、２は本実施
例のバスに接続されるプロセッサ・メモリ・各種入出力
システム等の複数の接続デバイス、１０１（Ａ／Ｄ）は
アドレス信号とデータ信号が多重化して出力されるｎビ
ットのアドレス／データバス、１０２（ＳＣＬＫ）は接
続デバイス２からソースクロックが出力されるソースク
ロック信号線、１０３（Ｄ）はバスインタフェースへの
ｎビットのデータバス入力、１０４（Ｑ）はバスインタ
フェースからのｎビットのデータバス出力、１０５
（Ｔ）はバスインタフェースへのソースクロック入力、
１０６（ＴＯ）バスインタフェースからのソースクロッ
ク出力、１０７（ＱＣ）・１０８（ＱＡ）・１０９（Ｑ
Ｂ）はバスインタフェースからの変換データ出力、１１
０（ＴＩ）はバスインタフェースへのソースクロック入
力、１１１（ＤＡ）・１１２（ＤＢ）はバスインタフェ
ースへのデータ入力である。

【００１１】図１は本発明によるバスシステムの構成図
を示すシステム構成図である。バスシステムは一般にプ
ロセッサ・メモリ・各種入出力システム等の複数の接続
デバイス２を共通バスで接続することによって構成され
る。本実施例では共通バス線としてアドレス／データ多
重化バス１０１・ソースクロック信号線１０２を定義し
ている。

【００１２】図１において複数の接続デバイス間では、
ソースクロック信号線１０２の降下／立上りの両エッジ
を使ってソース同期方式のデータ転送を行う。

【００１３】次に、図２を用いて、本実施例におけるバ
スインタフェースの一構成例について説明する。

【００１４】図２において、３は１ビット分のバスイン
タフェースモジュール、４はバスインタフェースモジュ
ール３を制御するクロック信号を生成する制御クロック
発生部、１１３はバスインタフェースモジュール３の動
作を制御するクロック信号である。

【００１５】図２は本実施例における接続デバイス２と
共通バスを接続するバスインタフェースの構成例を示す
ブロック構成図である。以下、図２のブロック図を用い
て、図２における各ブロックの動作を説明する。

【００１６】バスインタフェースモジュール３は、制御
クロック発生部４からのクロック信号を受けて、共通バ
スからのデータ入力をラッチし接続デバイス内部バスへ
出力する。また、接続デバイス内部バスからのデータ入
力をラッチし共通バスへ出力する。このバスインタフェ
ースモジュール３をｎ個用いて、バス幅ｎビットの共通
バスと、バス幅ｎビットの接続デバイス内部バスを接続
するバスインタフェースを構成する。制御クロック発生
部４は、共通バスからのデータ入力時には、データの出
力元から送られてくるソースクロックと位相を合わせた
ソースクロックの２倍の周波数を持つ内部クロックを生
成し、バスインタフェースモジュール３へ供給する。共
通バスへのデータ出力時には、内部クロックを１／２倍
に分周したソースクロックをデータ出力のタイミングに
合わせて共通バスへ出力する。

【００１７】図２に示されるバスインタフェースは入力
側インタフェースと出力側インタフェースを組み合わせ
ることによって構成する。

【００１８】以下、図３と図４によって入力側バスイン
タフェースの具体的な内部回路例およびその動作につい
て説明する。

【００１９】まず、図３を用いてバスインタフェースの
入力側回路の構成例について説明する。

【００２０】図３において、５はクロックパルスの立上
りエッジによって入力データをラッチするフリップフロ
ップ（以下、立上りエッジトリガＦＦと表記する）、６
はソースクロックＴの２倍の周波数を持つ内部クロック
を生成するクロック倍周部、１１４は立上りエッジトリ
ガＦＦへのクロック入力である。

【００２１】図３は本発明によるバスインタフェースの
入力側回路の構成例を示す回路図である。図３において
クロック倍周部６には微分回路を用いているが、クロッ
クジェネレータとＰＬＬを用いてソースクロックＴと位
相を合わせたソースクロックＴの２倍の周波数を持つ内
部クロックを発生させることも可能である。

【００２２】図４は、図３に示した入力側バスインタフ
ェース回路のタイミング仕様の例を示すタイミングチャ
ートである。

【００２３】以下、図３と図４を用いて入力側バスイン
タフェースの動作を説明する。

【００２４】立上りエッジトリガＦＦ５で、ソースクロ
ックＴの降下／立上りの両エッジに同期して転送されて
くるデータをラッチする。このために、微分回路あるい
はクロックジェネレータとＰＬＬを使ったクロック倍周
回路でソースクロックＴの２倍の周波数を持った内部ク
ロック１１４を生成し、立上りエッジトリガＦＦ５への
クロック入力とする。

【００２５】この入力側バスインタフェース例では、内
部クロック１１４の立上りエッジでデータ１０３をラッ
チしているが、内部クロック１１４の降下エッジでデー
タ１０３をラッチする構成にすることも可能である。

【００２６】また、この入力側の例ではソースクロック
Ｔの降下エッジからデータ転送を開始しているが、ソー
スクロックＴの立上りエッジからデータ転送を開始する
構成にすることも可能である。

【００２７】以上のような構成をとった場合、高速なク
ロックをｎ個の立上りエッジトリガＦＦに分配するた
め、クロック分配系が大きくなりクロックスキューの影
響が増大する可能性がある。また、バスインタフェース
を含めて接続デバイス内部回路をソースクロックＴの２
倍の周波数で動作させる必要があるため、消費電力が増
大し、回路遅延の影響が大きくなる、という問題が生ず
る。

【００２８】次に、図５と図６によって出力側バスイン
タフェースの具体的な内部回路例およびその動作につい
て説明する。

【００２９】まず、図５を用いてバスインタフェースの
出力側回路の構成例について説明する。

【００３０】図５において、７・８は立上りエッジトリ
ガＦＦ、９は内部クロックＴＩの１／２倍の周波数を持
つソースクロック出力ＴＯを生成するクロック分周部、
１１５は立上りエッジトリガＦＦへのクロック入力、１
１６と１１７は内部クロックを分周した信号である。

【００３１】図５は本発明によるバスインタフェースの
出力側回路の構成例を示す回路図である。図５において
クロック分周部９には立上りエッジトリガＦＦ８を用い
ている。

【００３２】図６は、図５に示した出力側バスインタフ
ェース回路のタイミング仕様の例を示すチャートであ
る。

【００３３】以下、図５と図６を用いて出力側バスイン
タフェースの動作を説明する。

【００３４】立上りエッジトリガＦＦ７で接続デバイス
内部バスからのデータをラッチし、共通バスへデータを
出力する。また、そのタイミングに合わせて、クロック
分周部で内部クロックＴＩを分周して生成したソースク
ロック出力ＴＯの降下／立上りの両エッジを交互に出力
する。

【００３５】この出力側バスインタフェース例では、内
部クロックＴＩの降下エッジでデータ１０３をラッチし
ているが、内部クロックＴＩの立上りエッジでデータ１
０３をラッチする構成にすることも可能である。

【００３６】また、この出力側の例ではソースクロック
ＴＯの降下エッジからデータ転送を開始しているが、ソ
ースクロックＴＯの立上りエッジからデータ転送を開始
する構成にすることも可能である。

【００３７】以上のような構成をとった出力側バスイン
タフェース回路においても、入力側回路と同様な問題が
起きる。すなわち、高速クロック分配系が大きくなるこ
とでクロックスキューの影響が増大する可能性がある。
また、バスインタフェース回路をソースクロックの２倍
の周波数で動作させる必要があり、消費電力が増大し、
回路遅延の影響が大きくなる。

【００３８】次に、これらの問題を解決するバスインタ
フェースについて説明する。

【００３９】以下、図７のブロック図を用いて、消費電
力・クロックスキューの問題を解決した改良型バスイン
タフェースの内部構成を説明する。

【００４０】図７において、１０は１ビット分のバスイ
ンタフェースモジュール、１１はバスインタフェースモ
ジュール１０を制御するクロック信号を発生する制御ク
ロック発生部、１１８はバスインタフェースモジュール
１０の動作を制御するクロック信号である。

【００４１】図７は本発明による接続デバイスとバスを
接続するバスインタフェース１の一構成例を示すブロッ
ク図である。以下、図７のブロック図を用いて、改良型
バスインタフェースの動作を説明する。

【００４２】バスインタフェースモジュール１０は、共
通バスからの入力データをバス幅２倍・データ転送周波
数１／２倍の接続デバイス内部バスへ出力し、接続デバ
イス内部バスからの入力データをバス幅１／２倍・デー
タ転送周波数２倍の共通バスへ出力する。このバスイン
タフェースモジュール１０をｎ個用いて、バス幅ｎビッ
ト・データ転送周波数ｆの共通バスと、バス幅２ｎビッ
ト・データ転送周波数１／２ｆの接続デバイス内部バス
を接続するバスインタフェースを構成する。制御クロッ
ク発生部１１は、ソースクロックＴ・ＴＩ・ＴＯと同じ
周波数を持つ制御クロックをバスインタフェースモジュ
ール１０に供給する。すなわち、バスインタフェースモ
ジュール１０はソースクロックＴ・ＴＩ・ＴＯと同じ周
波数で動作する。

【００４３】この図７で示されるバスインタフェースを
用いることによって、接続デバイスのインタフェースよ
り内側ではバス幅２倍・周波数１／２倍として扱うこと
ができる。つまり、このインタフェースの内側では、高
速に転送されてくるデータを比較的低速な回路で扱うこ
とが可能である。これによって、バスインタフェース部
を含めた接続デバイス内部回路をソースクロックの２倍
の周波数で動作させる図２の構成例で生じた消費電力の
増大や、回路遅延・クロックスキューの影響の増大とい
った問題を解決できる。

【００４４】図７で示されるバスインタフェースは、入
力側インタフェースと出力側インタフェースを組み合わ
せことによって構成する。

【００４５】以下、図８から図１２を用いて改良型の入
力側バスインタフェースの具体的な内部回路およびその
動作について説明する。

【００４６】まず、図８を用いて改良型バスインタフェ
ースの入力側回路の構成について説明する。

【００４７】図８において、１２はバスインタフェース
入力部回路である。

【００４８】図８は改良型バスインタフェースの入力側
回路の構成を示すブロック図である。図８においてバス
インタフェース１２は、ソースクロックＴ・データＤの
２つの入力と、ＱＣ・ＱＡ・ＱＢの各データ出力を持
つ。この入力側バスインタフェース１２は、ソースクロ
ック入力Ｔの降下／立上りの両エッジに同期して転送さ
れてくるデータ入力Ｄを、ソースクロック入力Ｔの降下
あるいは立上りのいずれか片方のエッジに同期してＱＡ
・ＱＢに出力する。こうすることで、このインタフェー
スより内側では、バスをデータ幅２倍・転送周波数１／
２倍として扱うことができる。ＱＣには、ＱＡと同じ出
力をソースクロック入力Ｔの半サイクル分だけ早く出力
する。このＱＣはアドレス・コマンドデコードに使うこ
とができる。

【００４９】次に、図９を用いて入力側バスインタフェ
ースの具体的な内部回路について説明する。

【００５０】図９において、１３・１４・１５は立上り
エッジトリガＦＦ、１１９はソースクロック入力１０５
の反転信号である。

【００５１】図９は本発明による入力側バスインタフェ
ースの回路図例である。図９においては、ソースクロッ
ク入力１０５の降下時（１１９の立上り時）に転送され
るデータを立上りエッジトリガＦＦ１３で保持し、ソー
スクロック入力１０５の立上り時に転送されるデータを
立上りエッジトリガＦＦ１４で保持しておくため、バス
幅の２倍の数の立上りエッジトリガＦＦが必要になる。
また、ソースクロック入力１０５の降下時にラッチした
データを、ソースクロック入力１０５の立上り時にラッ
チしたデータと同じタイミングで出力するため、更に立
上りエッジトリガＦＦ１５が必要となり、合計でバス幅
の３倍の数の立上りエッジトリガＦＦが必要である。

【００５２】以下、入力側モジュールの具体的な回路例
について説明する。この入力側モジュールをゲートアレ
イ等のマクロセルに定義し、これを組み合わることによ
って入力側バスインタフェースを構成する。

【００５３】図１０と図１１は改良型バスインタフェー
スの入力側モジュールの具体的な回路図の例である。

【００５４】図１０と図１１において、入力Ｓ（負極
性）・Ｒ（負極性）はそれぞれフリップフロップのセッ
ト・リセット入力である。

【００５５】図１０では、立上りエッジトリガＦＦとフ
リップフロップを組み合わせることによりバスインタフ
ェースを構成している。また図１１のように、立上りエ
ッジトリガＦＦのマスタ部のみと立上りエッジトリガＦ
Ｆを組み合わせた構成にすることも可能である。

【００５６】図１２は本発明におけるバスインタフェー
スの入力側モジュールのタイミング仕様の例を示すタイ
ミングチャートである。

【００５７】以下、図１０と図１１のモジュール回路図
と図１２のタイミングチャートによって入力側回路の動
作を説明する。

【００５８】まず、図１０のモジュール回路例において
は、データ入力Ｄにはソースクロック入力Ｔの降下／立
上りの両エッジを使ってデータが送られてくる。このデ
ータ入力Ｄを立上りエッジトリガＦＦでラッチするため
に、ソースクロック入力ＴとＴの反転信号１１９の２つ
の信号線を用いる。まずソースクロック入力Ｔの反転信
号１１９を立上りエッジトリガＦＦに印加することで、
ソースクロック入力Ｔの降下エッジで転送されるＡ０・
Ａ１・Ａ２……をラッチする。これを出力ＱＣとする。
この出力ＱＣは、出力ＱＡ・ＱＢよりソースクロック入
力Ｔの半サイクル分早く出力されるので、アドレス・コ
マンドデコード等の用途に使うことができる。次に、ソ
ースクロック入力Ｔの立上りエッジに同期して、ソース
クロック入力Ｔの立上りエッジで転送されるＢ０・Ｂ１
・Ｂ２……と、出力ＱＣをラッチする。そしてＱＡ・Ｑ
Ｂを同じタイミングで出力する。

【００５９】次に、図１１に示したモジュール回路例に
ついて動作を説明する。図１１のデータ出力はＱＡとＱ
ＢだけでＱＣは設けていない。データ入力Ｄには、図１
０に示された回路と同じくソースクロック入力Ｔの降下
／立上りの両エッジに同期してデータが送られてくる。
ソースクロック入力Ｔの反転信号１１９の立上りエッジ
に同期して、ソースクロック入力Ｔの降下エッジで転送
されるＡ０・Ａ１・Ａ２……をラッチする。次に、ソー
スクロック入力Ｔの立上りエッジに同期して、ソースク
ロック入力Ｔの立上りエッジで転送されるＢ０・Ｂ１・
Ｂ２……をラッチし、ＱＡ・ＱＢを同じタイミングで出
力する。

【００６０】ここではソースクロック入力Ｔの降下エッ
ジからデータ転送を開始しているが、ソースクロック入
力Ｔの立上りエッジからデータ転送を開始する構成にす
ることも可能である。

【００６１】以上に説明したような入力側モジュールを
ゲートアレイ等のマクロセルに定義し、これを組み合わ
せることによって改良型バスインタフェースの入力側回
路を構成する。

【００６２】次に、図１３から図１６を用いて改良型の
出力側バスインタフェースの具体的な内部回路およびそ
の動作について説明する。

【００６３】まず、図１３を用いて改良型バスインタフ
ェースの出力側回路の構成について説明する。

【００６４】図１３において、１０はバスインタフェー
ス出力部回路である。

【００６５】図１３は本発明によるバスインタフェース
の出力側回路の構成を示すブロック図である。図１３に
おいてバスインタフェース１０は、ソースクロックＴＩ
とデータＤＡ・ＤＢの３つの入力と、データＱとソース
クロックＴＯの２つの出力を持つ。この出力側バスイン
タフェース１０のデータ入力ＤＡ・ＤＢにはソースクロ
ック入力ＴＩの降下あるいは立上りのいずれか片方のエ
ッジを使ってデータが転送されてくる。これらのデータ
を、ソースクロック出力ＴＯの降下時にＤＡを、立上り
時にＤＢをというように交互にＱに出力する。こうする
ことで、データ幅２倍・転送周波数１／２倍の接続デバ
イス内部バスと、ソース同期バスをインタフェースする
ことができる。

【００６６】次に、図１４を用いて出力側バスインタフ
ェースの具体的な内部回路について説明する。

【００６７】図１４において、１７・１８は立上りエッ
ジトリガＦＦ、１２０はソースクロック入力ＴＩの反転
信号である。

【００６８】図１４は本発明による出力側バスインタフ
ェースの回路図である。図１４においては、データ入力
ＤＡ・ＤＢにはソースクロック入力ＴＩの降下あるいは
立上りのいずれか片方のエッジを使ってデータが転送さ
れてくる。立上りエッジトリガＦＦ１７でソースクロッ
ク入力ＴＩの降下時にＤＡに入力されたデータをラッチ
し、立上りエッジトリガＦＦ１８でソースクロック入力
ＴＩの立上り時にＤＢに入力されたデータをラッチし、
ＤＡとＤＢを交互にＱに出力するために、バス幅の２倍
の数の立上りエッジトリガＦＦが必要になる。

【００６９】以下、この出力側回路について使用するゲ
ートの数を最適化した出力側モジュールの回路について
説明する。この出力側モジュールをゲートアレイ等のマ
クロセルに定義し、これを組み合わることによって出力
側バスインタフェースを構成する。

【００７０】図１５は本発明におけるバスインタフェー
スの出力側モジュールの具体的な回路図の例である。

【００７１】図１５において、入力Ｓ（負極性）・Ｒ
（負極性）はそれぞれ立上りエッジトリガＦＦのセット
・リセット入力である。

【００７２】図１６は本発明におけるバスインタフェー
スの出力側モジュールのタイミング仕様の例を示すタイ
ミングチャートである。

【００７３】以下、図１５のモジュール回路図と図１６
のタイミングチャートによって入力側回路の動作を説明
する。データ入力ＤＡ・ＤＢには、ソースクロック入力
ＴＩの降下エッジを使ってデータが転送されてくる。こ
れらのデータ入力ＤＡ・ＤＢを立上りエッジトリガＦＦ
を使って交互にラッチするために、ソースクロック入力
ＴＩとＴＩの反転信号１２０の２つの信号線を用いる。
ソースクロック入力ＴＩの降下時（ＴＩの反転信号１２
０の立上り時）でＡ０・Ａ１・Ａ２……をラッチし、３
ステートバッファを介してＱに出力する。次に、ソース
クロック入力ＴＩの立上り時でＢ０・Ｂ１・Ｂ２……を
ラッチし、３ステートバッファを介してＱに出力する。
また、ソースクロック入力ＴＩに遅延を加えたものをソ
ースクロック出力ＴＯとする。こうすることによって、
ソースクロック出力ＴＯの降下時にＡ０・Ａ１・Ａ２…
…を、立上り時にＢ０・Ｂ１・Ｂ２……を転送すること
ができる。このバスインタフェースを用いることで、接
続デバイスの内部バスと比較してバス幅１／２倍・転送
周波数２倍の外部共通バスに接続することができる。こ
の出力側モジュールは、３ステートバッファの代わりに
セレクタを用いることによっても実現可能である。

【００７４】ここではソースクロックＴＩ・ＴＯの降下
エッジからデータ転送を開始しているが、ソースクロッ
クＴＩ・ＴＯの立上りエッジからデータ転送を開始する
構成にすることも可能である。

【００７５】以上に説明したような出力側モジュールを
ゲートアレイ等のマクロセルに定義し、これを組み合わ
せることによって改良型バスインタフェースの出力側回
路を構成する。

【００７６】以上のように、ソースクロックの降下／立
上りの両エッジを使ってデータを転送するソース同期プ
ロトコルに対応した改良型のバスインタフェースをマク
ロセルを組み合わせて構成することにより、バスシステ
ムの消費電力を少なくし、回路遅延の影響を小さくする
ことができる。また、クロックスキューの影響の増大を
抑えることができる。

【００７７】

【発明の効果】本発明によれば、ソースクロックの降下
／立上りの両エッジでデータを転送するソース同期プロ
トコルに対応したバスインタフェースを実現できる。本
発明では、このバスインタフェースの構成例として、バ
スから接続デバイスへの入力側回路を、微分回路や、ク
ロックジェネレータとＰＬＬを用いてソースクロックと
位相を合わせたソースクロックの２倍の周波数を持つ内
部クロックを生成する倍周回路と、この内部クロックの
降下エッジで入力データをラッチするフリップフロップ
を用いて構成した。この入力側回路は、接続デバイスへ
の入力データを内部クロックの立上りエッジでラッチす
るフリップフロップを用いて構成することもできる。ま
た、接続デバイスからバスへの出力側回路は、内部クロ
ックの降下エッジで転送データをラッチするフリップフ
ロップと、内部クロックの１／２倍の周波数を持つソー
スクロックを生成してデータ転送のタイミングに合わせ
て降下／立上りの両エッジを交互に出力する分周回路を
用いて構成した。この出力側回路もバスへの転送データ
を内部クロックの立上りエッジでラッチするフリップフ
ロップを用いた構成にすることができる。これらの入力
側回路と出力側回路を組み合わせてバスインタフェース
を構成した。ただし、このような構成のバスインタフェ
ースにおいては、接続デバイス内部がソースクロックの
２倍の周波数で動作することになり、消費電力が増大
し、回路遅延の影響が大きくなる。また、高速なクロッ
クを分配することでクロックスキューの影響が大きくな
る可能性がある。

【００７８】そこで、本発明では、ソースクロックの降
下／立上りの両エッジでデータを転送するソース同期プ
ロトコルに対応するバスインタフェースで発生する消費
電力の増大や、回路遅延・クロック分配スキューの影響
の増大といった問題を解決する手段の一つとして、バス
から接続デバイスへの入力側ではソース同期バスをバス
幅２倍・データ転送周波数１／２倍のバスに変換するバ
スセパレータを設け、バス入力モジュールを構成した。
また接続デバイスからバスへの出力側では、転送データ
をバス幅１／２倍・データ転送周波数２倍としてソース
クロックの降下／立上りの両エッジで転送するバスマル
チプレクサを設け、バス出力モジュールを構成した。こ
れらの入出力モジュールを用いてバスインタフェースを
構成する。この構成によるバスインタフェースは、デー
タ転送をソースクロックの降下エッジから開始するもの
と、立上りエッジから開始するものの２通りが考えられ
る。上記のような構成にすることで、バスインタフェー
スの最終段より内側ではデータ転送周波数を半分以下に
することが可能である。これによって、バスシステムの
消費電力を少なくし、回路遅延の影響を小さくすること
ができる。また、高速クロック分配系を小さくすること
によって、クロックスキューの影響の増大を抑えること
ができる。

【図面の簡単な説明】

【図１】本発明によるバスシステムの構成例を示すシス
テム構成図である。

【図２】本発明によるバスインタフェースの構成例を示
すブロック構成図である。

【図３】本発明によるバスインタフェースの入力側回路
の例を示す回路構成図である。

【図４】本発明によるバスインタフェースの入力側モジ
ュールのタイミング仕様の例を示すタイミングチャート
である。

【図５】本発明によるバスインタフェースの出力側回路
の例を示す回路構成図である。

【図６】本発明によるバスインタフェースの入力側モジ
ュールのタイミング仕様の例を示すタイミングチャート
である。

【図７】本発明によるバスインタフェースの構成例を示
すブロック構成図である。

【図８】本発明によるバスインタフェースの入力側回路
の構成例を示すブロック構成図である。

【図９】本発明によるバスインタフェースの入力側回路
の例を示す回路構成図である。

【図１０】本発明によるバスインタフェースの入力側モ
ジュールの例を示す回路構成図である。

【図１１】本発明によるバスインタフェースの入力側モ
ジュールの例を示す回路構成図である。

【図１２】本発明によるバスインタフェースの入力側モ
ジュールのタイミング仕様の例を示すタイミングチャー
トである。

【図１３】本発明によるバスインタフェースの出力側回
路の構成例を示すブロック構成図である。

【図１４】本発明によるバスインタフェースの出力側回
路の例を示す回路構成図である。

【図１５】本発明によるバスインタフェースの出力側モ
ジュールの例を示す回路構成図である。

【図１６】本発明によるバスインタフェースの出力側モ
ジュールのタイミング仕様の例を示すタイミングチャー
トである。

【符号の説明】

１…バスインタフェースユニット、２…バス接続デバイス、３…バスインタフェースモジュール、４…バスインタフェースモジュール制御クロック信号発
生ブロック、５，７，８，１３，１４，１５，１７，１８…立上りエ
ッジトリガフリップフロップ、６…クロック倍周部、９…クロック分周部、１０…バスインタフェースモジュール、１１…バスインタフェースモジュール制御クロック信号
発生ブロック、１２…バスインタフェース入力側モジュール、１６…バスインタフェース出力側モジュール、１０１…アドレス／データ多重化線、１０２…ソースクロック信号線、１０３…バスインタフェース入力データバス、１０４…バスインタフェース出力データバス、１０５…バスインタフェース入力ソースクロック、１０６…バスインタフェース出力ソースクロック、１０７，１０８，１０９…バスインタフェース出力デー
タ信号、１１０…バスインタフェースソースクロック入力、１１１，１１２…バスインタフェース入力データ信号、１１３，１１８…バスインタフェースモジュール入力ク
ロック信号、１１４，１１５…立上りエッジトリガＦＦ入力クロック
信号、１１６，１１７…ソースクロック出力、１１９…バスインタフェース入力ソースクロック（反
転）、１２０…バスインタフェースソースクロック入力（反
転）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者山岸幹生東京都青梅市今井町2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】情報処理装置のシステムバス等に用いられ
るバスインタフェース回路であって、入力クロックを入
力するクロック線と、前記入力クロックの立上りと降下
の両エッジに同期して転送されるｎビットのデータを入
力する入力線と、前記入力クロックの立上りエッジで入
力されたｎビットデータをラッチして保持する第１の保
持手段と、前記入力クロックの降下エッジで入力された
ｎビットデータをラッチして保持する第２の保持手段
と、前記第１の保持手段と前記第２の保持手段から、そ
れぞれｎビットのデータを出力する第１及び第２の出力
線を有することを特徴とするバスインタフェース回路。
【請求項２】請求項１において、前記第１の保持手段が
前記第１の出力線に出力したｎビットのデータを前記入
力クロックの降下エッジのタイミングに同期してラッチ
する第３の保持手段と、前記第３の保持手段からｎビッ
トのデータを出力する第３の出力線を有することを特徴
とするバスインタフェース回路。
【請求項３】請求項１において、前記第２の保持手段が
前記第２の出力線に出力したｎビットのデータを前記入
力クロックの立上りエッジのタイミングに同期してラッ
チする第３の保持手段と、前記第３の保持手段からｎビ
ットのデータを出力する第３の出力線を有することを特
徴とするバスインタフェース回路。
【請求項４】情報処理装置のシステムバス等に用いられ
るバスインタフェース回路であって、入力クロックを入
力するクロック線と、前記入力クロックの立上りと降下
の両エッジに同期して転送されるｎビットのデータを入
力する入力線と、前記入力クロックの２倍の周波数を持
つ内部クロックを生成するクロック生成手段と、前記入
力クロックと前記内部クロックの位相を合わせる位相同
期手段と、前記入力線に入力されたｎビットのデータを
前記内部クロックの立上りエッジでラッチする保持手段
と、前記保持手段からｎビットのデータを出力する出力
線を有することを特徴とするバスインタフェース回路。
【請求項５】情報処理装置のシステムバス等に用いられ
るバスインタフェース回路であって、入力クロックを入
力するクロック線と、前記入力クロックの立上りと降下
の両エッジに同期して転送されるｎビットのデータを入
力する入力線と、前記入力クロックの２倍の周波数を持
つ内部クロックを生成するクロック生成手段と、前記入
力クロックと前記内部クロックの位相を合わせる位相同
期手段と、前記入力線に入力されたｎビットのデータを
前記内部クロックの降下エッジでラッチする保持手段
と、前記保持手段からｎビットのデータを出力する出力
線を有することを特徴とするバスインタフェース回路。
【請求項６】情報処理装置のシステムバス等に用いられ
るバスインタフェース回路であって、入力クロックを入
力するクロック線と、前記入力クロックの立上りエッジ
に同期して転送されるそれぞれｎビットのデータを入力
する第１及び第２の入力線と、前記第１の入力線に入力
されたｎビットのデータを前記入力クロックの立上りエ
ッジのタイミングに同期してラッチして保持する第１の
保持手段と、前記第２の入力線に入力されたｎビットの
データを前記入力クロックの降下エッジのタイミングに
同期してラッチして保持する第２の保持手段と、前記第
１の保持手段と前記第２の保持手段からそれぞれｎビッ
トのデータを出力する第１及び第２の出力線と、前記第
１の出力線に出力されたｎビットのデータを前記入力ク
ロックの立上りエッジで出力し、前記第２の出力線に出
力されたｎビットのデータを前記入力クロックの反転信
号の立上りエッジで出力する選択手段と、前記選択手段
からｎビットのデータを出力する第３の出力線と、前記
選択手段が前記第３の出力線へｎビットのデータを出力
するタイミングに同期して、前記入力クロックと同じ周
波数を持つクロックを出力する出力クロック生成手段
と、前記出力クロック生成手段からの出力クロックを出
力するクロック線を有することを特徴とするバスインタ
フェース回路。
【請求項７】情報処理装置のシステムバス等に用いられ
るバスインタフェース回路であって、入力クロックを入
力するクロック線と、前記入力クロックの降下エッジに
同期して転送されるそれぞれｎビットのデータを入力す
る第１及び第２の入力線と、前記第１の入力線に入力さ
れたｎビットのデータを前記入力クロックの降下エッジ
のタイミングに同期してラッチして保持する第１の保持
手段と、前記第２の入力線に入力されたｎビットのデー
タを前記入力クロックの立上りエッジのタイミングに同
期してラッチして保持する第２の保持手段と、前記第１
の保持手段と前記第２の保持手段からそれぞれｎビット
のデータを出力する第１及び第２の出力線と、前記第１
の出力線に出力されたｎビットのデータを前記入力クロ
ックの降下エッジのタイミングで出力し、前記第２の出
力線に出力されたｎビットのデータを前記入力クロック
の立上りエッジで出力する選択手段と、前記選択手段か
らｎビットのデータを出力する第３の出力線と、前記選
択手段が前記第３の出力線へｎビットのデータを出力す
るタイミングに同期して、前記入力クロックと同じ周波
数を持つクロックを出力するクロック生成手段と、前記
クロック生成手段からの出力クロックを出力するクロッ
ク線を有することを特徴とするバスインタフェース回
路。
【請求項８】情報処理装置のシステムバス等に用いられ
るバスインタフェース回路であって、入力クロックを入
力するクロック線と、前記入力クロックの立上りエッジ
に同期して転送されるｎビットのデータを入力する入力
線と、前記入力線に入力されたｎビットのデータを前記
入力クロックの立上りエッジのタイミングに同期してラ
ッチして保持する保持手段と、前記保持手段からｎビッ
トのデータを出力する出力線と、前記入力クロックの１
／２倍の周波数を持つ出力クロックを生成し、前記保持
手段が前記出力線へｎビットのデータを出力するタイミ
ングに同期して前記出力クロックを出力するクロック生
成手段と、前記クロック生成手段からの出力クロックを
出力するクロック線を有することを特徴とするバスイン
タフェース回路。
【請求項９】情報処理装置のシステムバス等に用いられ
るバスインタフェース回路であって、入力クロックを入
力するクロック線と、前記入力クロックの降下エッジに
同期して転送されるｎビットのデータを入力する入力線
と、前記入力線に入力されたｎビットのデータを前記入
力クロックの降下エッジのタイミングに同期してラッチ
して保持する保持手段と、前記保持手段からｎビットの
データを出力する出力線と、前記入力クロックの１／２
倍の周波数を持つ出力クロックを生成し、前記保持手段
が前記出力線へｎビットのデータを出力するタイミング
に同期して前記出力クロックを出力するクロック生成手
段と、前記クロック生成手段からの出力クロックを出力
するクロック線を有することを特徴とするバスインタフ
ェース回路。
【請求項１０】情報処理装置に用いられるデータ転送シ
ステムであって、共通バスからの入力側回路に請求項２
に記載されるバスインタフェース回路を、共通バスへの
出力側回路に請求項６に記載されるバスインタフェース
回路を使用するバスインタフェースを接続デバイスに備
え、データ転送方式がクロック同期方式であることを特
徴とするデータ転送システム。
【請求項１１】情報処理装置に用いられるデータ転送シ
ステムであって、共通バスからの入力側回路に請求項３
に記載されるバスインタフェース回路を、共通バスへの
出力側回路に請求項７に記載されるバスインタフェース
回路を使用するバスインタフェースを接続デバイスに備
え、データ転送方式がクロック同期方式であることを特
徴とするデータ転送システム。
【請求項１２】情報処理装置に用いられるデータ転送シ
ステムであって、共通バスからの入力側回路に請求項４
に記載されるバスインタフェース回路を、共通バスへの
出力側回路に請求項８に記載されるバスインタフェース
回路を使用するバスインタフェースを接続デバイスに備
え、データ転送方式がクロック同期方式であることを特
徴とするデータ転送システム。
【請求項１３】情報処理装置に用いられるデータ転送シ
ステムであって、共通バスからの入力側回路に請求項５
に記載されるバスインタフェース回路を、共通バスへの
出力側回路に請求項９に記載されるバスインタフェース
回路を使用するバスインタフェースを接続デバイスに備
え、データ転送方式がクロック同期方式であることを特
徴とするデータ転送システム。
【請求項１４】情報処理装置に用いられるデータ転送シ
ステムであって、共通バスからの入力側回路に請求項２
に記載されるバスインタフェース回路を、共通バスへの
出力側回路に請求項６に記載されるバスインタフェース
回路を使用するバスインタフェースを接続デバイスに備
え、データ転送方式がソース同期方式であることを特徴
とするデータ転送システム。
【請求項１５】情報処理装置に用いられるデータ転送シ
ステムであって、共通バスからの入力側回路に請求項３
に記載されるバスインタフェース回路を、共通バスへの
出力側回路に請求項７に記載されるバスインタフェース
回路を使用するバスインタフェースを接続デバイスに備
え、データ転送方式がソース同期方式であることを特徴
とするデータ転送システム。
【請求項１６】情報処理装置に用いられるデータ転送シ
ステムであって、共通バスからの入力側回路に請求項４
に記載されるバスインタフェース回路を、共通バスへの
出力側回路に請求項８に記載されるバスインタフェース
回路を使用するバスインタフェースを接続デバイスに備
え、データ転送方式がソース同期方式であることを特徴
とするデータ転送システム。
【請求項１７】情報処理装置に用いられるデータ転送シ
ステムであって、共通バスからの入力側回路に請求項５
に記載されるバスインタフェース回路を、共通バスへの
出力側回路に請求項９に記載されるバスインタフェース
回路を使用するバスインタフェースを接続デバイスに備
え、データ転送方式がソース同期方式であることを特徴
とするデータ転送システム。