JPH0728207B2 - Ｃｍｏｓ駆動回路 - Google Patents
Ｃｍｏｓ駆動回路Info
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- JPH0728207B2 JPH0728207B2 JP60151483A JP15148385A JPH0728207B2 JP H0728207 B2 JPH0728207 B2 JP H0728207B2 JP 60151483 A JP60151483 A JP 60151483A JP 15148385 A JP15148385 A JP 15148385A JP H0728207 B2 JPH0728207 B2 JP H0728207B2
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- 238000000034 method Methods 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims 3
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- 238000005859 coupling reaction Methods 0.000 claims 3
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
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- 230000009467 reduction Effects 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
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- H03K—PULSE TECHNIQUE
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
-
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に関し、特にCMOS VLSI半導体記
憶装置などにおいて用いられる駆動回路に関する。
憶装置などにおいて用いられる駆動回路に関する。
［従来の技術］ ダイナミツク読取／書込形の半導体記憶装置は、White
およびRaoに対して発行され、Texas Instrumentsへ譲渡
された、米国特許第4,239,993号に示されているＮ−チ
ヤネル技術によつて構成される。この特許に開示されて
いるように、クロツクおよび制御信号のあるものは、電
源電圧よりも高いレベルまで強化することが望ましい。
およびRaoに対して発行され、Texas Instrumentsへ譲渡
された、米国特許第4,239,993号に示されているＮ−チ
ヤネル技術によつて構成される。この特許に開示されて
いるように、クロツクおよび制御信号のあるものは、電
源電圧よりも高いレベルまで強化することが望ましい。
例えば、記憶キヤパシタに完全な１のレベルが書込まれ
うるように、行線路を強化する。従つて、行線路を作動
させる行デコーダは、電源電圧を超える出力を発生しな
くてはならない。これは、NMOS回路においてはブートス
トラツプによつて行なわれるが、CMOS技術においてはそ
れほど容易には行なわれない。
うるように、行線路を強化する。従つて、行線路を作動
させる行デコーダは、電源電圧を超える出力を発生しな
くてはならない。これは、NMOS回路においてはブートス
トラツプによつて行なわれるが、CMOS技術においてはそ
れほど容易には行なわれない。
従つて、CMOS記憶装置の設計において遭遇する１つの問
題は、Ｎチヤネル転送装置のゲートおよび負荷装置を電
源電圧Vccより高く保つて、信号レベルのスレツシヨル
ド損失をなくすことである。Ｐチヤネル負荷装置のドレ
イン接合は順方向にバイアスされているので、インバー
タの出力はNMOS駆動回路におけるようにVccより高く強
化されえない。CMOSにおけるこの問題の１つの解決法
は、Vcc+電圧、すなわちチツプへ供給されるVccレベル
より高電圧の電圧源を作り出すことである。チツプ上に
おいてVcc電圧源から発生せしめられたこの電圧は、Vcc
より十分に大きいので、NMOS装置はいずれもトライオー
ド領域へ駆動され、Vt損失問題は解消される。この方法
の困難な点は、このVcc+電圧源に接続されている全ての
CMOSインバータの電流要求を満たすに足る十分な電流を
発生させることにある。もし駆動されるべき負荷が大き
いキヤパシタンスを有し、高速で遷移するように駆動さ
れる必要がある場合は、その遷移の要求を満たすため
に、これは駆動回路内に大負荷トランジスタを要求する
ことになる。Vcc+は、このようにキヤパシタの充電電流
を必要とするだけでなく、さらに、ＮおよびＰチヤネル
装置の双方がオン状態にある時、インバータの駆動段の
大きいスイツチング電流要求が満たされていることも必
要である。
題は、Ｎチヤネル転送装置のゲートおよび負荷装置を電
源電圧Vccより高く保つて、信号レベルのスレツシヨル
ド損失をなくすことである。Ｐチヤネル負荷装置のドレ
イン接合は順方向にバイアスされているので、インバー
タの出力はNMOS駆動回路におけるようにVccより高く強
化されえない。CMOSにおけるこの問題の１つの解決法
は、Vcc+電圧、すなわちチツプへ供給されるVccレベル
より高電圧の電圧源を作り出すことである。チツプ上に
おいてVcc電圧源から発生せしめられたこの電圧は、Vcc
より十分に大きいので、NMOS装置はいずれもトライオー
ド領域へ駆動され、Vt損失問題は解消される。この方法
の困難な点は、このVcc+電圧源に接続されている全ての
CMOSインバータの電流要求を満たすに足る十分な電流を
発生させることにある。もし駆動されるべき負荷が大き
いキヤパシタンスを有し、高速で遷移するように駆動さ
れる必要がある場合は、その遷移の要求を満たすため
に、これは駆動回路内に大負荷トランジスタを要求する
ことになる。Vcc+は、このようにキヤパシタの充電電流
を必要とするだけでなく、さらに、ＮおよびＰチヤネル
装置の双方がオン状態にある時、インバータの駆動段の
大きいスイツチング電流要求が満たされていることも必
要である。
［発明の目的と要約］ 従つて、本発明は、特にCMOS回路を用いた、半導体記憶
装置などに対する改良された駆動回路を提供することを
主たる目的とする。もう１つの目的は、電源電圧を超え
た出力を発生するが、チツプ上の高電圧源回路のために
高電流ドレインを必要としないような、改良された駆動
回路を提供することである。
装置などに対する改良された駆動回路を提供することを
主たる目的とする。もう１つの目的は、電源電圧を超え
た出力を発生するが、チツプ上の高電圧源回路のために
高電流ドレインを必要としないような、改良された駆動
回路を提供することである。
本発明の１実施例においては、電源電圧を超える高レベ
ルの出力電圧を発生するためのCMOS駆動回路は、インバ
ータと、出力段とを用いている。インバータ回路は、チ
ツプに対する通常の電源電圧を供給され、このインバー
タに続く出力段は、高レベル電圧を発生するチツプ上の
電圧発生器から電圧を供給される。チツプ上のこの電圧
発生器に対する電流要求は、出力キヤパシタンスを主と
して電流電圧によつて充電し、出力段を充電サイクルの
後部においてのみ使用することによつて、最小限におさ
えられる。
ルの出力電圧を発生するためのCMOS駆動回路は、インバ
ータと、出力段とを用いている。インバータ回路は、チ
ツプに対する通常の電源電圧を供給され、このインバー
タに続く出力段は、高レベル電圧を発生するチツプ上の
電圧発生器から電圧を供給される。チツプ上のこの電圧
発生器に対する電流要求は、出力キヤパシタンスを主と
して電流電圧によつて充電し、出力段を充電サイクルの
後部においてのみ使用することによつて、最小限におさ
えられる。
本発明の本質と考えられる新しい諸特徴は、特許請求の
範囲に記載されている。しかし、本発明の装置そのも
の、および本発明の他の諸特徴および諸利点は、以下の
実施例に関する詳細な説明によつて明らかにされる。
範囲に記載されている。しかし、本発明の装置そのも
の、および本発明の他の諸特徴および諸利点は、以下の
実施例に関する詳細な説明によつて明らかにされる。
［実施例］ 第１図に示されている本発明のCMOS駆動回路は、入力ノ
ード10に低レベル入力「ｔ」を受け、出力端子11に高レ
ベル出力「」を発生する。この回路は、チツプへ供給
される線路12上の、通常は直流＋5Vである標準的Vcc電
圧を使用するとともに、線路13上のVcc+電圧源をも使用
する。Vcc+電圧源は少なくともVtだけVccより高い。CMO
SインバータはＰチヤネルトランジスタ14とＮチヤネル
トランジスタ15とを含み、これらのトランジスタのゲー
ト上の入力10に入力を受ける。このインバータの出力16
は、Ｎチヤネル転送装置17を経てノード18に接続されて
いる。このインバータはVcc電圧源12から電圧を供給さ
れ、転送装置17のゲートもこの電圧源に接続されてい
る。高レベル出力を発生する出力回路は、Ｐチヤネル
トランジスタ20および21を用いており、これらのトラン
ジスタのそれぞれのソースはVcc+電圧源13に接続されて
いる。トランジスタ20は、そのゲートノード22がゼロ電
圧になることによつてオン状態にされた時、ノード18
（これは出力ノード11と同様のもの）をVcc+に接続す
る。ゲートノード22は、他のＰチヤネルトラジスタ21の
ソース・ドレイン路を経てVcc+に接続され、またＮチヤ
ネルトランジスタ23を経て入力ノード10に接続されてい
る。Ｎチヤネルトランジスタ23のゲートは、ノード18に
接続されている。トランジスタ21のゲートは、出力端子
11に接続されている。
ード10に低レベル入力「ｔ」を受け、出力端子11に高レ
ベル出力「」を発生する。この回路は、チツプへ供給
される線路12上の、通常は直流＋5Vである標準的Vcc電
圧を使用するとともに、線路13上のVcc+電圧源をも使用
する。Vcc+電圧源は少なくともVtだけVccより高い。CMO
SインバータはＰチヤネルトランジスタ14とＮチヤネル
トランジスタ15とを含み、これらのトランジスタのゲー
ト上の入力10に入力を受ける。このインバータの出力16
は、Ｎチヤネル転送装置17を経てノード18に接続されて
いる。このインバータはVcc電圧源12から電圧を供給さ
れ、転送装置17のゲートもこの電圧源に接続されてい
る。高レベル出力を発生する出力回路は、Ｐチヤネル
トランジスタ20および21を用いており、これらのトラン
ジスタのそれぞれのソースはVcc+電圧源13に接続されて
いる。トランジスタ20は、そのゲートノード22がゼロ電
圧になることによつてオン状態にされた時、ノード18
（これは出力ノード11と同様のもの）をVcc+に接続す
る。ゲートノード22は、他のＰチヤネルトラジスタ21の
ソース・ドレイン路を経てVcc+に接続され、またＮチヤ
ネルトランジスタ23を経て入力ノード10に接続されてい
る。Ｎチヤネルトランジスタ23のゲートは、ノード18に
接続されている。トランジスタ21のゲートは、出力端子
11に接続されている。
第１図の回路の動作において、まずノード10における入
力ｔが、第２図に示されているように最初高レベルにあ
るものと仮定する。これによつて、ノード16およびノー
ド18はいずれも低レベル状態にされる。ノード18が低電
圧にあれば、ノード22は装置21を経てVcc+にされる。ノ
ード18が低レベルにあるので、トランジスタ23はオフ状
態にあり、そのためノード22はVcc+にある。ノード22が
Vcc+にあれば、トランジスタ20はオフ状態にあり、Vcc+
からの連続的電流は存在しない。
力ｔが、第２図に示されているように最初高レベルにあ
るものと仮定する。これによつて、ノード16およびノー
ド18はいずれも低レベル状態にされる。ノード18が低電
圧にあれば、ノード22は装置21を経てVcc+にされる。ノ
ード18が低レベルにあるので、トランジスタ23はオフ状
態にあり、そのためノード22はVcc+にある。ノード22が
Vcc+にあれば、トランジスタ20はオフ状態にあり、Vcc+
からの連続的電流は存在しない。
第２図の時刻t1において、入力ｔが低レベルへ変化する
と、ノード16は高レベルへ変化してVccになる。ノード1
8は、装置17がゲート・ソース間電圧（Vccとノード18と
の間の電圧）の減少によつてオフ状態になり始めるま
で、ノード16に追随する。装置23は、装置17がオフ状態
になる時刻付近で、ノード22が放電し、装置20をオン状
態にするように設計されている。装置20は、出力ノード
18および11をVcc+まで充電し続ける。出力がVcc+に達す
るのには短い時間がかかり、装置21および23はその間Vc
c+から電荷を伝導するので、第２図に示されているよう
な電流Icc+が流れる。ノード18がＰチヤネルのVt内のVc
c+の電圧に達すると、装置21はオフ状態になる。この
時、ノード18は完全にVcc+レベルまで充電されているの
で、負荷キヤパシタ25への電荷のみがVcc+から供給され
る。
と、ノード16は高レベルへ変化してVccになる。ノード1
8は、装置17がゲート・ソース間電圧（Vccとノード18と
の間の電圧）の減少によつてオフ状態になり始めるま
で、ノード16に追随する。装置23は、装置17がオフ状態
になる時刻付近で、ノード22が放電し、装置20をオン状
態にするように設計されている。装置20は、出力ノード
18および11をVcc+まで充電し続ける。出力がVcc+に達す
るのには短い時間がかかり、装置21および23はその間Vc
c+から電荷を伝導するので、第２図に示されているよう
な電流Icc+が流れる。ノード18がＰチヤネルのVt内のVc
c+の電圧に達すると、装置21はオフ状態になる。この
時、ノード18は完全にVcc+レベルまで充電されているの
で、負荷キヤパシタ25への電荷のみがVcc+から供給され
る。
時刻t2において入力10は再びVccまで上昇し、このため
トランジスタ15はオン状態にされ、トランジスタ14はオ
フ状態にされる。キヤパシタンス25は、ノード18とトラ
ンジスタ17とを経て急速に放電する。Ｐチヤネルトラン
ジスタ20を経て、ある瞬間的な電流が流れるが、トラン
ジスタ23がオン状態になつているためにノード22が高レ
ベルノード10に追随するので、この電流は極めて小さ
い。
トランジスタ15はオン状態にされ、トランジスタ14はオ
フ状態にされる。キヤパシタンス25は、ノード18とトラ
ンジスタ17とを経て急速に放電する。Ｐチヤネルトラン
ジスタ20を経て、ある瞬間的な電流が流れるが、トラン
ジスタ23がオン状態になつているためにノード22が高レ
ベルノード10に追随するので、この電流は極めて小さ
い。
第１図の回路は、Vcc+から供給される、キヤパシタ25の
充電電流とインバータスイツチング電流との双方を減少
されることによつて、Vcc+電圧源13に対する電流要求が
減少するように設計されている。インバータ14、15を、
Vcc+線路13ではなくVcc線路12に接続することにより、
スイツチング電流要求は本質的に全くなくされている。
また、ｔが低レベルに変化した時の負荷キヤパシタンス
25の充電電流のかなりの部分は、最初Vcc電源12からト
ランジスタ14および17を経て供給される。
充電電流とインバータスイツチング電流との双方を減少
されることによつて、Vcc+電圧源13に対する電流要求が
減少するように設計されている。インバータ14、15を、
Vcc+線路13ではなくVcc線路12に接続することにより、
スイツチング電流要求は本質的に全くなくされている。
また、ｔが低レベルに変化した時の負荷キヤパシタンス
25の充電電流のかなりの部分は、最初Vcc電源12からト
ランジスタ14および17を経て供給される。
Vcc+電圧源は、負荷キヤパシタ25を、Vccの約80％から
最終的なVcc+レベルまで充電するためにのみ必要とな
る。転送装置17は、ノード18がVcc+になる時、装置14の
ドレインが順方向にバイアスされることを妨げ、装置2
0、21,23は、負荷キヤパシタンス25のVcc+からの充電
を、充電の最終部分において制御する。
最終的なVcc+レベルまで充電するためにのみ必要とな
る。転送装置17は、ノード18がVcc+になる時、装置14の
ドレインが順方向にバイアスされることを妨げ、装置2
0、21,23は、負荷キヤパシタンス25のVcc+からの充電
を、充電の最終部分において制御する。
第３図には、本発明の回路のもう１つの実施例が示され
ている。トランジスタ14および15を含むインバータは同
じもので、ノード16はトランジスタ17を経てノード18
（および出力11）に接続され、出力キヤパシタンス25を
充電する。しかし、トランジスタ17のゲートは、トラン
ジスタ31および32を有するCMOSインバータの出力ノード
30から駆動され、Vccから直接に駆動されるのではな
い。このインバータにおいては、ノード16からの電圧が
インバータトランジスタ31および32のゲートに接続され
ているので、入力10が高レベル（ノード16が低レベル）
である時は、トランジスタ17のゲートは、トランジスタ
33における電圧降下がVtになるので、Vcc−Vtまで充電
される。入力10が低レベル（ノード16が高レベル）であ
る時は、トランジスタ17のゲートは、トランジスタ32お
よび33を経て放電する。回路の高電圧側にあるキヤパシ
タ25は、前と同様にVcc+線路13からＰチヤネルトランジ
スタ20によつて充電され、トランジスタ20のゲートにお
けるノード22は、第１図の回路の場合と同様に、サイク
ルの開始時においては、このノード22を入力10に接続す
るトランジスタ23によつて低レベルに保たれ、また、サ
イクルの最終部分においては、Ｐチヤネルトランジスタ
21によつて高レベルに保たれる。しかし、第３図の実施
例においては、トランジスタ21のゲートは、出力11では
なく、ノード35に接続されている。ノード35は、トラン
ジスタ37を経てインバータの出力に接続され、トランジ
スタ37のゲートは、トランジスタ17のゲートのノード38
に接続されている。ノード35は、もう１つのＰチヤネル
トランジスタ39を経て高電圧のVcc+線路13に接続され、
トランジスタ39のゲートはノード22に接続されている。
トランジスタ23のゲートは（ノード18ではなく）ノード
35に接続されている。
ている。トランジスタ14および15を含むインバータは同
じもので、ノード16はトランジスタ17を経てノード18
（および出力11）に接続され、出力キヤパシタンス25を
充電する。しかし、トランジスタ17のゲートは、トラン
ジスタ31および32を有するCMOSインバータの出力ノード
30から駆動され、Vccから直接に駆動されるのではな
い。このインバータにおいては、ノード16からの電圧が
インバータトランジスタ31および32のゲートに接続され
ているので、入力10が高レベル（ノード16が低レベル）
である時は、トランジスタ17のゲートは、トランジスタ
33における電圧降下がVtになるので、Vcc−Vtまで充電
される。入力10が低レベル（ノード16が高レベル）であ
る時は、トランジスタ17のゲートは、トランジスタ32お
よび33を経て放電する。回路の高電圧側にあるキヤパシ
タ25は、前と同様にVcc+線路13からＰチヤネルトランジ
スタ20によつて充電され、トランジスタ20のゲートにお
けるノード22は、第１図の回路の場合と同様に、サイク
ルの開始時においては、このノード22を入力10に接続す
るトランジスタ23によつて低レベルに保たれ、また、サ
イクルの最終部分においては、Ｐチヤネルトランジスタ
21によつて高レベルに保たれる。しかし、第３図の実施
例においては、トランジスタ21のゲートは、出力11では
なく、ノード35に接続されている。ノード35は、トラン
ジスタ37を経てインバータの出力に接続され、トランジ
スタ37のゲートは、トランジスタ17のゲートのノード38
に接続されている。ノード35は、もう１つのＰチヤネル
トランジスタ39を経て高電圧のVcc+線路13に接続され、
トランジスタ39のゲートはノード22に接続されている。
トランジスタ23のゲートは（ノード18ではなく）ノード
35に接続されている。
第３図の改変された回路は、追加の回路、従つてチツプ
上の追加の領域を必要とするが、その代わりVcc+が要求
される電荷（第４図の電流Icc+）が少なくなるという点
で改良されている。
上の追加の領域を必要とするが、その代わりVcc+が要求
される電荷（第４図の電流Icc+）が少なくなるという点
で改良されている。
基本的動作は同様であるが、Vcc+からの充電電流Icc+の
減少の理由は次の通りである。
減少の理由は次の通りである。
１） 負荷キヤパシタン25が、ノード16からVccレベル
まで完全に充電された後に、装置20を経てVcc+まで充電
される。これは、ノード38をVccより高レベルにするこ
とによつて、ノード18がつねにノード16に追随するよう
にして実現されている。タイミングは、ノード38および
30が装置17をオフ状態にするのと同時に、ノード22が装
置20をオン状態にするように設計されている。
まで完全に充電された後に、装置20を経てVcc+まで充電
される。これは、ノード38をVccより高レベルにするこ
とによつて、ノード18がつねにノード16に追随するよう
にして実現されている。タイミングは、ノード38および
30が装置17をオフ状態にするのと同時に、ノード22が装
置20をオン状態にするように設計されている。
２） ノード18の電圧が低下する前にノード22を高い電
圧まで充電し、それによつてノード18の電圧低下時にお
いて装置20を流れる電流を減少させている。
圧まで充電し、それによつてノード18の電圧低下時にお
いて装置20を流れる電流を減少させている。
３） 装置21のゲートをノード18ではなくノード35に接
続することにより、装置21内の電流を減少させている。
この減少は、ノード35がノード18よりも負荷として小さ
いキヤパシタンスを有するために、入力10が低レベルに
変化する時、ノード18（および11）よりも速やかにVcc+
まで充電される結果起こる。
続することにより、装置21内の電流を減少させている。
この減少は、ノード35がノード18よりも負荷として小さ
いキヤパシタンスを有するために、入力10が低レベルに
変化する時、ノード18（および11）よりも速やかにVcc+
まで充電される結果起こる。
第４図に示されているように、ノード22における電圧波
形は、第２図の電圧波形よりもずつと鋭い遷移を有す
る。また、ノード35は、一方のレベルから他方のレベル
へ極めて急速な遷移を行ない、それによつてスイツチン
グ電流が減少せしめられる。
形は、第２図の電圧波形よりもずつと鋭い遷移を有す
る。また、ノード35は、一方のレベルから他方のレベル
へ極めて急速な遷移を行ない、それによつてスイツチン
グ電流が減少せしめられる。
以上においては、本発明を実施例について説明してきた
が、この説明は限定的意味を有するものではない。本技
術分野に精通した者ならば以上の説明から、これらの実
施例に対してさまざまな改変を施すことができ、また他
の実施例も可能であることがわかるはずである。従つ
て、特許請求の範囲には、本発明の真の範囲に属する任
意のそのような改変または実施例が含まれるように考慮
されている。
が、この説明は限定的意味を有するものではない。本技
術分野に精通した者ならば以上の説明から、これらの実
施例に対してさまざまな改変を施すことができ、また他
の実施例も可能であることがわかるはずである。従つ
て、特許請求の範囲には、本発明の真の範囲に属する任
意のそのような改変または実施例が含まれるように考慮
されている。
第１図は、本発明の駆動回路の電気的概略図、第２図
は、第１図の回路内の諸ノードにおける電圧、および高
電圧源からの電流を、時間の関数として示したタイミン
グ図、第３図は、本発明のもう１つの実施例である駆動
回路の電気的概略図、第４図は、第３図の回路内の諸ノ
ードにおける電圧、および高電圧源からの電流を、時間
の関数として示したタイミング図である。 符号の説明 10……入力ノード、11……出力ノード、 12……Vcc電圧源、13……Vcc+電圧源、 14、20、21……Ｐチヤネルトランジスタ、 15、17、23……Ｎチヤネルトランジスタ、 16……CMOSインバータの出力、 17……転送装置。22……制御ノード。 25……負荷キヤパシタ。
は、第１図の回路内の諸ノードにおける電圧、および高
電圧源からの電流を、時間の関数として示したタイミン
グ図、第３図は、本発明のもう１つの実施例である駆動
回路の電気的概略図、第４図は、第３図の回路内の諸ノ
ードにおける電圧、および高電圧源からの電流を、時間
の関数として示したタイミング図である。 符号の説明 10……入力ノード、11……出力ノード、 12……Vcc電圧源、13……Vcc+電圧源、 14、20、21……Ｐチヤネルトランジスタ、 15、17、23……Ｎチヤネルトランジスタ、 16……CMOSインバータの出力、 17……転送装置。22……制御ノード。 25……負荷キヤパシタ。
Claims (13)
- 【請求項１】CMOS駆動回路であって、低レベル信号を受
ける入力ノードと、該低レベル信号がスイッチされると
き充電されるべきかなりのキャパシタンスを有する出力
ノードと、ＰチャネルトランジスタおよびＮチャネルト
ランジスタを有するCMOSインバータであって該両トラン
ジスタのソース・ドレイン路が第１電圧源と接地との間
に直列に接続され、前記CMOSインバータがこれらのソー
ス・ドレイン路の接続点を出力とし、前記両トランジス
タのゲートが前記入力ノードに接続されている前記CMOS
インバータと、第１および第2Pチャネルトランジスタの
それぞれがソース・ドレイン路およびゲートを有する該
第１および第2Pチャネルトランジスタと第２電圧源とを
有する出力段であって該第１トランジスタのソース・ド
レイン路が該第２電圧源を前記出力ノードに接続してお
り、該第２トランジスタのソース・ドレイン路が該第２
電圧源を制御ノードに接続しており、該第２トランジス
タのゲートが前記出力ノードに接続されており、該第１
トランジスタのゲートが該制御ノードに接続されている
前記出力段と、ソース・ドレイン路およびゲートを有す
る直列トランジスタであって該直列トランジスタのソー
ス・ドレイン路が前記インバータの前記出力と前記出力
ノードとの間に接続され、該直列トランジスタのゲート
が前記第１電圧源に接続されている、該直列トランジス
タと、ソース・ドレイン路およびゲートを有する制御ト
ランジスタであって該制御トランジスタのソース・ドレ
イン路が前記制御ノードを前記入力ノードに接続してお
り、該制御トランジスタのゲートが前記出力ノードに接
続されている、該制御トランジスタと、を備えている、
CMOS駆動回路。 - 【請求項２】特許請求の範囲第１項において、前記制御
トランジスタと前記直列トランジスタとの双方がＮチャ
ネルMOSトランジスタである、CMOS駆動回路。 - 【請求項３】特許請求の範囲第１項において、前記第２
電圧源が少なくともVtだけ前記第１電圧源の電圧より高
くなっている、CMOS駆動回路。 - 【請求項４】特許請求の範囲第３項において、前記駆動
回路が半導体集積回路チップ上に構成されている、CMOS
駆動回路。 - 【請求項５】特許請求の範囲第４項において、前記第１
電圧源が前記チップに該チップ外から接続されており、
前記第２電圧源が前記第１電圧源から前記チップ上にお
いて発生せしめられている、CMOS駆動回路。 - 【請求項６】特許請求の範囲第５項において、前記キャ
パシタンスが、前記入力信号が高レベルから低レベルへ
変化した後の最初の期間において前記第１電圧源から充
電され、その後の最終期間において前記出力ノードがほ
ぼ前記第２電圧源の電圧レベルに達するまで該第２電圧
源から充電されるようになっている、CMOS駆動回路。 - 【請求項７】駆動回路であって、実質的に相異なる電圧
を有する一方または他方の論理状態にある入力ノード
と、該入力ノードが該一方の論理状態から該他方の論理
状態へ変化した時充電されるべき大きなキャパシタンス
を有する出力ノードと、第１トランジスタおよび第２ト
ランジスタを有するインバータであって該両トランジス
タのソース・ドレイン路が第１電圧源と接地との間に直
列に接続され、該第１および第２トランジスタが逆のチ
ャネル伝導形を有し、前記インバータが前記両ソース・
ドレイン路の接地点を出力とし、前記両トランジスタの
ゲートが前記入力ノードに接続されている前記インバー
タと、ソース・ドレイン路およびゲートを有する直列ト
ランジスタであって該直列トランジスタのソース・ドレ
イン路が前記インバータの前記出力と前記出力ノードと
の間に接続されていることにより前記入力ノードが前記
一方の論理状態から前記他方の論理状態へ変化する時前
記キャパシタンスを前記第１電圧源から充電するように
なっている前記直列トランジスタと、前記出力ノードを
前記第１電圧源より高電圧の第２電圧源に接続している
高電圧充電装置であって前記出力ノードに結合せしめら
れた第１入力と前記入力ノードに結合せしめられた第２
入力とを有する前記高電圧充電装置と、を備えており、
該高電圧装置が第３および第４トランジスタを含み、こ
れらのトランジスタのそれぞれがソース・ドレイン路お
よびゲートを有しており、前記第３トランジスタのソー
ス・ドレイン路が前記第２電圧源を前記出力ノードに接
続し、前記第４トランジスタのソース・ドレイン路が前
記第２電圧源を前記第３トランジスタのゲートに接続
し、該第３トランジスタの該ゲートが結合装置によって
前記入力ノードに結合されており、前記第４トランジス
タのゲートが前記出力ノードに結合されている、駆動回
路。 - 【請求項８】特許請求の範囲第７項において、前記結合
装置が前記出力ノードによって制御されている、駆動回
路。 - 【請求項９】特許請求の範囲第８項において、前記結合
装置が第５トランジスタであり、該第５トランジスタの
ゲートが前記出力ノードに結合せしめられ、ソース・ド
レイン路が前記第３トランジスタのゲートと前記入力ノ
ードとの間に接続されている、駆動回路。 - 【請求項１０】特許請求の範囲第７項において、前記直
列トランジスタのゲートが前記第１電圧源に結合せしめ
られている、駆動回路。 - 【請求項１１】特許請求の範囲第７項において、前記第
１トランジスタがＰチャネル形のものであり、前記第２
トランジスタと前記直列トランジスタとがＮチャネル形
のものである、駆動回路。 - 【請求項１２】特許請求の範囲第10項において、前記第
３および第４トランジスタが前記第１トランジスタと同
形のものである、駆動回路。 - 【請求項１３】特許請求の範囲第12項において、前記第
１、第３、および第４トランジスタがＰチャネル形のも
のであり、前記第２、直列、および第５トランジスタが
Ｎチャネル形のものである、駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US630470 | 1984-07-11 | ||
| US06/630,470 US4638182A (en) | 1984-07-11 | 1984-07-11 | High-level CMOS driver circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61112426A JPS61112426A (ja) | 1986-05-30 |
| JPH0728207B2 true JPH0728207B2 (ja) | 1995-03-29 |
Family
ID=24527307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60151483A Expired - Lifetime JPH0728207B2 (ja) | 1984-07-11 | 1985-07-11 | Ｃｍｏｓ駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4638182A (ja) |
| JP (1) | JPH0728207B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110396A (ja) * | 1984-11-05 | 1986-05-28 | Fujitsu Ltd | 半導体記憶装置 |
| US4689495A (en) * | 1985-06-17 | 1987-08-25 | Advanced Micro Devices, Inc. | CMOS high voltage switch |
| US4758994A (en) * | 1986-01-17 | 1988-07-19 | Texas Instruments Incorporated | On chip voltage regulator for common collector matrix programmable memory array |
| US4831596A (en) * | 1987-05-01 | 1989-05-16 | Texas Instruments Incorporated | Pass gate with low transistor junction breakdown susceptibility |
| JPH077912B2 (ja) * | 1988-09-13 | 1995-01-30 | 株式会社東芝 | 昇圧回路 |
| US5185721A (en) * | 1988-10-31 | 1993-02-09 | Texas Instruments Incorporated | Charge-retaining signal boosting circuit and method |
| EP0416154A1 (de) * | 1989-09-07 | 1991-03-13 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Erhöhung der Ausgangsspannung einer elektronischen Schaltstufe |
| KR950004745B1 (ko) * | 1990-01-23 | 1995-05-06 | 니뽄 덴끼 가부시끼가이샤 | 반도체 디지탈 회로 |
| USRE40552E1 (en) | 1990-04-06 | 2008-10-28 | Mosaid Technologies, Inc. | Dynamic random access memory using imperfect isolating transistors |
| GB9007791D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
| GB9007790D0 (en) * | 1990-04-06 | 1990-06-06 | Lines Valerie L | Dynamic memory wordline driver scheme |
| JP3071312B2 (ja) * | 1992-07-22 | 2000-07-31 | 株式会社 沖マイクロデザイン | データアウトバッファ回路 |
| US5406140A (en) * | 1993-06-07 | 1995-04-11 | National Semiconductor Corporation | Voltage translation and overvoltage protection |
| JP3623004B2 (ja) * | 1994-03-30 | 2005-02-23 | 松下電器産業株式会社 | 電圧レベル変換回路 |
| US5796673A (en) * | 1994-10-06 | 1998-08-18 | Mosaid Technologies Incorporated | Delay locked loop implementation in a synchronous dynamic random access memory |
| FR2735300B1 (fr) * | 1995-06-12 | 1997-08-14 | Matra Mhs | Dispositif d'interfacage de sortie programmable parmi trois etats pour memoire en technologie cmos |
| US5777490A (en) * | 1996-11-27 | 1998-07-07 | International Business Machines Corporation | Circuitry and method for translating voltages |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3774055A (en) * | 1972-01-24 | 1973-11-20 | Nat Semiconductor Corp | Clocked bootstrap inverter circuit |
| US4121203A (en) * | 1977-03-11 | 1978-10-17 | Harris Corporation | Method of multiplexing liquid crystal displays |
| JPS5453240A (en) * | 1977-10-03 | 1979-04-26 | Toshiba Corp | Reverse voltage generating circuit |
| US4239993A (en) * | 1978-09-22 | 1980-12-16 | Texas Instruments Incorporated | High performance dynamic sense amplifier with active loads |
| US4352996A (en) * | 1980-03-21 | 1982-10-05 | Texas Instruments Incorporated | IGFET Clock generator circuit employing MOS boatstrap capacitive drive |
| US4384216A (en) * | 1980-08-22 | 1983-05-17 | International Business Machines Corporation | Controlled power performance driver circuit |
| JPS5891680A (ja) * | 1981-11-26 | 1983-05-31 | Fujitsu Ltd | 半導体装置 |
| US4499387A (en) * | 1981-12-15 | 1985-02-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Integrated circuit formed on a semiconductor substrate with a variable capacitor circuit |
| DE3360366D1 (en) * | 1982-02-26 | 1985-08-14 | Toshiba Kk | Mos switch circuit |
| JPS6052112A (ja) * | 1983-08-31 | 1985-03-25 | Toshiba Corp | 論理回路 |
-
1984
- 1984-07-11 US US06/630,470 patent/US4638182A/en not_active Expired - Lifetime
-
1985
- 1985-07-11 JP JP60151483A patent/JPH0728207B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61112426A (ja) | 1986-05-30 |
| US4638182A (en) | 1987-01-20 |
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