JPH0728228B2 - たたみ込み符号器 - Google Patents
たたみ込み符号器Info
- Publication number
- JPH0728228B2 JPH0728228B2 JP61161103A JP16110386A JPH0728228B2 JP H0728228 B2 JPH0728228 B2 JP H0728228B2 JP 61161103 A JP61161103 A JP 61161103A JP 16110386 A JP16110386 A JP 16110386A JP H0728228 B2 JPH0728228 B2 JP H0728228B2
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- JP
- Japan
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- output
- circuit
- shift register
- exclusive
- stage
- Prior art date
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- 238000010586 diagram Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000002789 length control Methods 0.000 description 1
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- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は誤り訂正符号の符号器に関し、特に符号の符号
化率が1/2、拘束長４と７のたたみ込み符号器に関す
る。
化率が1/2、拘束長４と７のたたみ込み符号器に関す
る。
従来、この種の符号器では、その検査ビットを生成する
回路が第４図（ａ），（ｂ）に示すように目的とする誤
り訂正符号の拘束長Ｋにより別個に構成されていた。第
４図（ａ）は拘束長Ｋが４の場合で、直列情報データが
端子31から４段のシフトレジスタ51に入力され、生成多
項式としてx4＋x2＋ｘを用いるときはシフトレジスタ51
の１段目、２段目、４段目の各出力の排他的論理和を排
他的論理和回路52でとり、生成多項式としてx4＋x3＋x2
＋ｘを用いるときはシフトレジスタ51の１段目、２段
目、３段目、４段目の各出力の排他的論理和を排他的論
理和回路53でとることにより、それぞれの検査ビットが
生成されて端子41,42から出力される。
回路が第４図（ａ），（ｂ）に示すように目的とする誤
り訂正符号の拘束長Ｋにより別個に構成されていた。第
４図（ａ）は拘束長Ｋが４の場合で、直列情報データが
端子31から４段のシフトレジスタ51に入力され、生成多
項式としてx4＋x2＋ｘを用いるときはシフトレジスタ51
の１段目、２段目、４段目の各出力の排他的論理和を排
他的論理和回路52でとり、生成多項式としてx4＋x3＋x2
＋ｘを用いるときはシフトレジスタ51の１段目、２段
目、３段目、４段目の各出力の排他的論理和を排他的論
理和回路53でとることにより、それぞれの検査ビットが
生成されて端子41,42から出力される。
同様に、第４図（ｂ）は拘束長Ｋが７の場合で、直列情
報データ31は端子32から７段のシフトレジスタ54へ入力
され、生成多項式としてx7＋x5＋x4＋x2＋ｘを用いると
きはシフトレジスタ54の１段目、２段目、４段目、５段
目、７段目の各出力の排他的論理和を排他的論理和回路
55でとり、生成多項式としてx7＋x5＋x4＋x3＋x2＋ｘを
用いるときはシフトレジスタ54の１段目、２段目、３段
目、４段目、５段目、７段目の各出力の排他的論理和を
排他的論理話回路56でとることにより、それぞれの検査
ビットが生成されて端子43,44から出力される。
報データ31は端子32から７段のシフトレジスタ54へ入力
され、生成多項式としてx7＋x5＋x4＋x2＋ｘを用いると
きはシフトレジスタ54の１段目、２段目、４段目、５段
目、７段目の各出力の排他的論理和を排他的論理和回路
55でとり、生成多項式としてx7＋x5＋x4＋x3＋x2＋ｘを
用いるときはシフトレジスタ54の１段目、２段目、３段
目、４段目、５段目、７段目の各出力の排他的論理和を
排他的論理話回路56でとることにより、それぞれの検査
ビットが生成されて端子43,44から出力される。
各端子41,42,43,44から出力された各検査ビットは符号
器内の不図示の回路により、逐次、入力情報データのビ
ットと組合わされて、それぞれの場合のたたみ込み符号
が生成される。
器内の不図示の回路により、逐次、入力情報データのビ
ットと組合わされて、それぞれの場合のたたみ込み符号
が生成される。
上述した従来の符号化率が1/2で拘束長が４と７のたた
み込み符号器は、拘束長が４の場合と拘束長が７の場合
に分れてそれぞれ別個に構成されており、拘束長が７の
たたみ込み符号器で拘束長が４のたたみ込み符号器を兼
用できず、また、従来の符号化率が1/2、拘束長が４と
７のたたみ込み符号器は、いずれも入力情報データが直
列に入力されるので、符号器はデータの速度に応じた動
作を要求され、高速化に対応するのに難しいという欠点
がある。
み込み符号器は、拘束長が４の場合と拘束長が７の場合
に分れてそれぞれ別個に構成されており、拘束長が７の
たたみ込み符号器で拘束長が４のたたみ込み符号器を兼
用できず、また、従来の符号化率が1/2、拘束長が４と
７のたたみ込み符号器は、いずれも入力情報データが直
列に入力されるので、符号器はデータの速度に応じた動
作を要求され、高速化に対応するのに難しいという欠点
がある。
本発明のたたみ込み符号器は、入力された直列情報デー
タが順に２ビットずつ直並列変換された、その並列デー
タの各１ビットをそれぞれ入力する各４段構成の第１、
第２のシフトレジスタと、第１のシフトレジスタの３段
目と４段目の出力を、外部からの制御信号により、拘束
長が４と指定されたときそれぞれ阻止し、拘束長が７と
指定されたときそれぞれ出力する第１、第２のゲート
と、第２のシフトレジスタの３段目と４段目の出力を、
前記制御信号により、拘束長が４と指定されたときそれ
ぞれ阻止し、拘束長が７と指定されたときそれぞれ出力
する第３、第４のゲートと、第１のシフトレジスタの１
段目の出力と第２のシフトレジスタの２段目と３段目の
出力と第１と第２のゲートの各出力を入力する第１の排
他的論理和回路と、第１のシフトレジスタの１段目と２
段目の出力と第２のシフトレジスタの１段目の出力と第
３と第４のゲートの各出力を入力する第２の排他的論理
和回路と、第１の排他的論理和回路の出力と第１のシフ
トレジスタの２段目の出力を入力する第３の排他的論理
和回路と、第２の排他的論理和回路の出力と第２のシフ
トレジスタの２段目の出力を入力する第４の排他的論理
和回路とよりなる検査ビット生成のため回路を有してい
る。
タが順に２ビットずつ直並列変換された、その並列デー
タの各１ビットをそれぞれ入力する各４段構成の第１、
第２のシフトレジスタと、第１のシフトレジスタの３段
目と４段目の出力を、外部からの制御信号により、拘束
長が４と指定されたときそれぞれ阻止し、拘束長が７と
指定されたときそれぞれ出力する第１、第２のゲート
と、第２のシフトレジスタの３段目と４段目の出力を、
前記制御信号により、拘束長が４と指定されたときそれ
ぞれ阻止し、拘束長が７と指定されたときそれぞれ出力
する第３、第４のゲートと、第１のシフトレジスタの１
段目の出力と第２のシフトレジスタの２段目と３段目の
出力と第１と第２のゲートの各出力を入力する第１の排
他的論理和回路と、第１のシフトレジスタの１段目と２
段目の出力と第２のシフトレジスタの１段目の出力と第
３と第４のゲートの各出力を入力する第２の排他的論理
和回路と、第１の排他的論理和回路の出力と第１のシフ
トレジスタの２段目の出力を入力する第３の排他的論理
和回路と、第２の排他的論理和回路の出力と第２のシフ
トレジスタの２段目の出力を入力する第４の排他的論理
和回路とよりなる検査ビット生成のため回路を有してい
る。
このように、外部信号を切替えてゲート回路をオフと
し、またはオンとすることにより、拘束長が４かまたは
７かに応じて同一の回路でそれぞれの場合の検査ビット
を得ることができ、また情報データを並列に処理するた
め、符号器がデータの速度に応じた高速化対応ができ
る。
し、またはオンとすることにより、拘束長が４かまたは
７かに応じて同一の回路でそれぞれの場合の検査ビット
を得ることができ、また情報データを並列に処理するた
め、符号器がデータの速度に応じた高速化対応ができ
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のたたみ込み符号器の一実施例で、検査
ビットを生成する回路の回路図、第２図は本実施例にお
いて拘束長Ｋを４としたときの回路構成を示すブロック
図、第３図は本実施例において拘束長Ｋを７としたとき
の回路構成を示すブロック図である。
ビットを生成する回路の回路図、第２図は本実施例にお
いて拘束長Ｋを４としたときの回路構成を示すブロック
図、第３図は本実施例において拘束長Ｋを７としたとき
の回路構成を示すブロック図である。
符号器に入力された直列の情報データは、不図示の直並
列変換回路により、その先頭ビットから順に２ビットの
並列データとされて、４段構成の第１のシフトレジスタ
１に端子11から２ビットのうち奇数番目の１ビットが逐
次入力される。同様に、４段構成の第２のシフトレジス
タ２に端子12から２ビットのうち偶数番目の１ビットが
逐次入力される。第１と第２のゲート7,8は、端子13か
ら入力された信号により、目的とされる符号の拘束長Ｋ
が４のときいずれもオフとされ、拘束長Ｋが７のときい
ずれもオンとされて、それぞれ第１のシフトレジスタ１
の３段目と４段目の出力を阻止しまた出力する。同様
に、第３と第４のゲート9,10は、前記信号により、拘束
長Ｋが４のときいずれもオフとされ、拘束長Ｋが７のと
きいずれもオンとされて、それぞれ第２のシフトレジス
タ２の３段目の出力と４段目の出力を阻止しまたは出力
する。第１の排他的論理和回路３は、第１のシフトレジ
スタ１の１段目の出力と、第２のシフトレジスタ２の２
段目、３段目の各出力と、第１のゲート７と第２のゲー
ト８の各出力を入力してそれからの排他的論理和をと
り、端子21に出力する。第２の排他的論理和回路４は、
第１のシフトレジスタ１の１段目、２段目の各出力と、
第２のシフトレジスタ２の１段目の出力と、第３のゲー
ト９、第４のゲート10の各出力を入力してそれらの排他
的論理和をとり、端子22に出力する。第３の排他的論理
和回路５は、第１のシフトレジスタ１の２段目の出力
と、第１の排他的論理和回路３の出力を入力して、それ
らの排他的論理和をとり端子23に出力する。第４の排他
的論理和回路６は、第２のシフトレジスタ２の２段目の
出力と第２の排他的論理和回路４の出力を入力して、そ
れらの排他的論理和をとり端子24に出力する。
列変換回路により、その先頭ビットから順に２ビットの
並列データとされて、４段構成の第１のシフトレジスタ
１に端子11から２ビットのうち奇数番目の１ビットが逐
次入力される。同様に、４段構成の第２のシフトレジス
タ２に端子12から２ビットのうち偶数番目の１ビットが
逐次入力される。第１と第２のゲート7,8は、端子13か
ら入力された信号により、目的とされる符号の拘束長Ｋ
が４のときいずれもオフとされ、拘束長Ｋが７のときい
ずれもオンとされて、それぞれ第１のシフトレジスタ１
の３段目と４段目の出力を阻止しまた出力する。同様
に、第３と第４のゲート9,10は、前記信号により、拘束
長Ｋが４のときいずれもオフとされ、拘束長Ｋが７のと
きいずれもオンとされて、それぞれ第２のシフトレジス
タ２の３段目の出力と４段目の出力を阻止しまたは出力
する。第１の排他的論理和回路３は、第１のシフトレジ
スタ１の１段目の出力と、第２のシフトレジスタ２の２
段目、３段目の各出力と、第１のゲート７と第２のゲー
ト８の各出力を入力してそれからの排他的論理和をと
り、端子21に出力する。第２の排他的論理和回路４は、
第１のシフトレジスタ１の１段目、２段目の各出力と、
第２のシフトレジスタ２の１段目の出力と、第３のゲー
ト９、第４のゲート10の各出力を入力してそれらの排他
的論理和をとり、端子22に出力する。第３の排他的論理
和回路５は、第１のシフトレジスタ１の２段目の出力
と、第１の排他的論理和回路３の出力を入力して、それ
らの排他的論理和をとり端子23に出力する。第４の排他
的論理和回路６は、第２のシフトレジスタ２の２段目の
出力と第２の排他的論理和回路４の出力を入力して、そ
れらの排他的論理和をとり端子24に出力する。
次に、本実施例の動作を説明する。
（１）まず、拘束長Ｋが４の場合について説明する。
この場合、すべてのゲート7,8,9,10がオフとされるため
第１と第２のシフトレジスタ1,2の３段目、４段目の各
出力が、第２のシフトレジスタの３段目出力の一部を除
きすべて阻止されるので、第２図に示す回路構成とな
る。入力された直列の情報データのある時点におけるビ
ット系列を…,it,it+1,it+2,it+3,…（ただしｔは奇数
番とする）とすると、不図示の直並列変換回路により２
ビットの並列信号の組（it,it+1）、（it+2,it+3）に変
換されて端子11,12から逐次入力されるため、第１のシ
フトレジスタ１の２段目と１段目にはビットitとビット
it+2が、第２のシフトレジスタの２段目と１段目にはビ
ットit+1とビットit+3が入力されている。したがって、
端子22からは、第２の排他的論理和回路４を介してビッ
トitとビットit+2とビットit+3の排他的論理和の信号が
得られ、これは第４図（ａ）の従来の回路で説明した生
成多項式x4＋x2＋ｘを用いたときの信号と全く同一であ
る。同様に、端子24からは、第２と第４の排他的論理和
回路4,6を介してビットitとビットit+1とビットit+2と
ビットit+3の排他的論理和の信号が得られ、これは第４
図（ａ）の従来の回路で説明した生成多項式x4＋x3＋x2
＋ｘを用いたときの信号と全く同一である。端子22と端
子24から出力されたこれらの信号は、それぞれ、最後尾
のビットit+3に検査ビットして不図示の回路により結合
されて、符号化率が1/2、拘束長Ｋが４のたたみ込み符
号として出力される。
第１と第２のシフトレジスタ1,2の３段目、４段目の各
出力が、第２のシフトレジスタの３段目出力の一部を除
きすべて阻止されるので、第２図に示す回路構成とな
る。入力された直列の情報データのある時点におけるビ
ット系列を…,it,it+1,it+2,it+3,…（ただしｔは奇数
番とする）とすると、不図示の直並列変換回路により２
ビットの並列信号の組（it,it+1）、（it+2,it+3）に変
換されて端子11,12から逐次入力されるため、第１のシ
フトレジスタ１の２段目と１段目にはビットitとビット
it+2が、第２のシフトレジスタの２段目と１段目にはビ
ットit+1とビットit+3が入力されている。したがって、
端子22からは、第２の排他的論理和回路４を介してビッ
トitとビットit+2とビットit+3の排他的論理和の信号が
得られ、これは第４図（ａ）の従来の回路で説明した生
成多項式x4＋x2＋ｘを用いたときの信号と全く同一であ
る。同様に、端子24からは、第２と第４の排他的論理和
回路4,6を介してビットitとビットit+1とビットit+2と
ビットit+3の排他的論理和の信号が得られ、これは第４
図（ａ）の従来の回路で説明した生成多項式x4＋x3＋x2
＋ｘを用いたときの信号と全く同一である。端子22と端
子24から出力されたこれらの信号は、それぞれ、最後尾
のビットit+3に検査ビットして不図示の回路により結合
されて、符号化率が1/2、拘束長Ｋが４のたたみ込み符
号として出力される。
（２）次に、拘束長Ｋが７の場合について説明する。
この場合、すべてのゲート7,8,9,10がオンとされるため
第１と第２のシフトレジスタ1,2の３段目、４段目の各
出力がすべて出力されるので、第３図に示す回路構成と
なる。この場合も、入力された直列の情報データのある
時点におけるビット系列を…,it,it+1,〜,it+6,it+7と
することにより、上述した拘束長Ｋが４の場合と全く同
様にして、端子21から第４図（ｂ）の従来の回路で説明
した生成多項式x7＋x5＋x4＋x2＋ｘを用いたときの信号
と同一の信号が出力され、端子23からは第４図（ｂ）の
従来の回路で生成多項式x7＋x5＋x4＋x3＋x2＋ｘを用い
たときの信号と同一の信号が出力されることは、容易に
類推できる。端子21と端子23から出力されたこれらの信
号は、それぞれ、最後尾のビットit+6に検査ビットとし
て不図示の回路により結合されて符号化率が1/2、拘束
長Ｋが７のたたみ込み符号として出力される。
第１と第２のシフトレジスタ1,2の３段目、４段目の各
出力がすべて出力されるので、第３図に示す回路構成と
なる。この場合も、入力された直列の情報データのある
時点におけるビット系列を…,it,it+1,〜,it+6,it+7と
することにより、上述した拘束長Ｋが４の場合と全く同
様にして、端子21から第４図（ｂ）の従来の回路で説明
した生成多項式x7＋x5＋x4＋x2＋ｘを用いたときの信号
と同一の信号が出力され、端子23からは第４図（ｂ）の
従来の回路で生成多項式x7＋x5＋x4＋x3＋x2＋ｘを用い
たときの信号と同一の信号が出力されることは、容易に
類推できる。端子21と端子23から出力されたこれらの信
号は、それぞれ、最後尾のビットit+6に検査ビットとし
て不図示の回路により結合されて符号化率が1/2、拘束
長Ｋが７のたたみ込み符号として出力される。
たたみ込み符号はこのように、先行するブロックの情報
ビットが拘束長内の各ブロックの符号化にも影響を及ぼ
すものである。
ビットが拘束長内の各ブロックの符号化にも影響を及ぼ
すものである。
なお、本実施例では、第１のシフトレジスタ１に直列入
力情報データの奇数順位のビットが入力され、第２のシ
フトレジスタ２にその偶数順位のビットが入力されるも
のとしたが、その逆でも差支えなく、また、ある特定の
生成多項式を用いて動作を説明したが、その他の生成多
項式を用いた場合にも適用できることは容易に類推され
る。
力情報データの奇数順位のビットが入力され、第２のシ
フトレジスタ２にその偶数順位のビットが入力されるも
のとしたが、その逆でも差支えなく、また、ある特定の
生成多項式を用いて動作を説明したが、その他の生成多
項式を用いた場合にも適用できることは容易に類推され
る。
以上説明したように本発明は、符号化率が1/2、拘束長
が４と７のたたみ込み符号器において、２個の４段構成
のシフトレジスタと、４個の排他的論理和回路と、４個
のゲートを用いて検査ビットを生成するための回路を構
成し、外部からの制御信号を用いて、拘束長が４のとき
すべてのゲートをオフとし、拘束長が７のときすべての
ゲートをオンとすることにより、一つの回路で拘束長が
４、または７のときのいずれでも検査ビットを生成する
ことができ、かつ、並列処理された情報データを扱うた
め、従来の回路で処理できなかった拘束データ処理にも
対応できる効果がある。
が４と７のたたみ込み符号器において、２個の４段構成
のシフトレジスタと、４個の排他的論理和回路と、４個
のゲートを用いて検査ビットを生成するための回路を構
成し、外部からの制御信号を用いて、拘束長が４のとき
すべてのゲートをオフとし、拘束長が７のときすべての
ゲートをオンとすることにより、一つの回路で拘束長が
４、または７のときのいずれでも検査ビットを生成する
ことができ、かつ、並列処理された情報データを扱うた
め、従来の回路で処理できなかった拘束データ処理にも
対応できる効果がある。
第１図は本発明のたたみ込み符号器の一実施例で、検査
ビット生成の回路を示すブロック図、第２図は第１図に
おいて拘束長Ｋを４としたときのブロック図、第３図は
第１図において拘束長Ｋを７としたときのブロック図、
第４図（ａ），（ｂ）は本実施例に対応する従来の回路
の検査ビット生成の回路を示すブロック図である。 1,2……シフトレジスタ、 3,4,5,6……排他的論理和回路、 7,8,9,10……ゲート、 11,12……並列データの入力端子、 13……拘束長の制御信号入力端子、 21,22,23,24……検査ビットの出力端子、 Ｋ……拘束長、 it〜it+7……入力情報データのビット。
ビット生成の回路を示すブロック図、第２図は第１図に
おいて拘束長Ｋを４としたときのブロック図、第３図は
第１図において拘束長Ｋを７としたときのブロック図、
第４図（ａ），（ｂ）は本実施例に対応する従来の回路
の検査ビット生成の回路を示すブロック図である。 1,2……シフトレジスタ、 3,4,5,6……排他的論理和回路、 7,8,9,10……ゲート、 11,12……並列データの入力端子、 13……拘束長の制御信号入力端子、 21,22,23,24……検査ビットの出力端子、 Ｋ……拘束長、 it〜it+7……入力情報データのビット。
Claims (1)
- 【請求項１】たたみ込み符号器において、 入力された直列情報データが順に２ビットずつ直並列変
換された、その並列データの各１ビットをそれぞれ入力
する各４段構成の第１、第２のシフトレジスタと、 第１のシフトレジスタの３段目と４段目の出力を、外部
からの制御信号により、拘束長が４と指定されたときそ
れぞれ阻止し、拘束長が７と指定されたときそれぞれ出
力する第１、第２のゲートと、 第２のシフトレジスタの３段目と４段目の出力を、前記
制御信号により、拘束長が４と指定されたときそれぞれ
阻止し、拘束長が７と指定されたときそれぞれ出力する
第３、第４のゲートと、 第１のシフトレジスタの１段目の出力と第２のシフトレ
ジスタの２段目と３段目の出力と第１と第２のゲートの
各出力を入力する第１の排他的論理和回路と、 第１のシフトレジスタの１段目と２段目の出力と第２の
シフトレジスタの１段目の出力と第３と第４のゲートの
各出力を入力する第２の排他的論理和回路と、 第１の排他的論理和回路の出力と第１のシフトレジスタ
の２段目の出力を入力する第３の排他的論理和回路と、 第２の排他的論理和回路の出力と第２のシフトレジスタ
の２段目の出力を入力する第４の排他的論理和回路とよ
りなる検査ビット生成のための回路を有することを特徴
とするたたみ込み符号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161103A JPH0728228B2 (ja) | 1986-07-08 | 1986-07-08 | たたみ込み符号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161103A JPH0728228B2 (ja) | 1986-07-08 | 1986-07-08 | たたみ込み符号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6315534A JPS6315534A (ja) | 1988-01-22 |
| JPH0728228B2 true JPH0728228B2 (ja) | 1995-03-29 |
Family
ID=15728661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61161103A Expired - Lifetime JPH0728228B2 (ja) | 1986-07-08 | 1986-07-08 | たたみ込み符号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728228B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100407342B1 (ko) * | 1998-05-30 | 2003-11-28 | 삼성전자주식회사 | 부호분할다중접속 통신시스템의 통신장치 및 방법 |
-
1986
- 1986-07-08 JP JP61161103A patent/JPH0728228B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6315534A (ja) | 1988-01-22 |
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