JPH07283237A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH07283237A JPH07283237A JP6095640A JP9564094A JPH07283237A JP H07283237 A JPH07283237 A JP H07283237A JP 6095640 A JP6095640 A JP 6095640A JP 9564094 A JP9564094 A JP 9564094A JP H07283237 A JPH07283237 A JP H07283237A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- active layer
- impurity concentration
- contact
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/871—Vertical FETs having Schottky gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0116—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group III-V semiconductors
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 オン抵抗の低減とゲート耐圧の向上とを両立
させ、電力損失が少なく、効率のよい電界効果トランジ
スタを提供する。 【構成】 電界効果トランジスタ１００は、半絶縁性の
基板１０、この基板１０上に形成されたＧａＡｓ化合物
半導体の積層体からなる半導体層、この半導体層に対し
てショットキー接触されるゲート電極２０、前記半導体
層に対してオーミック接触されるソース電極２２および
ドレイン電極２４を含む。前記半導体層は、バッファ層
１２、活性層１４およびコンタクト層１６を含み、前記
コンタクト層１６の不純物濃度は、前記活性層１４との
界面においては該活性層１４の不純物濃度とほぼ等し
く、かつ該界面から表面に向かって連続的に増大する。
させ、電力損失が少なく、効率のよい電界効果トランジ
スタを提供する。 【構成】 電界効果トランジスタ１００は、半絶縁性の
基板１０、この基板１０上に形成されたＧａＡｓ化合物
半導体の積層体からなる半導体層、この半導体層に対し
てショットキー接触されるゲート電極２０、前記半導体
層に対してオーミック接触されるソース電極２２および
ドレイン電極２４を含む。前記半導体層は、バッファ層
１２、活性層１４およびコンタクト層１６を含み、前記
コンタクト層１６の不純物濃度は、前記活性層１４との
界面においては該活性層１４の不純物濃度とほぼ等し
く、かつ該界面から表面に向かって連続的に増大する。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジス
タ、例えば、高効率の高周波増幅素子として有用な金属
−半導体接触ゲート型電界効果トランジスタ，ｐｎ接合
型電界効果トランジスタなどの電界効果トランジスタに
関する。
タ、例えば、高効率の高周波増幅素子として有用な金属
−半導体接触ゲート型電界効果トランジスタ，ｐｎ接合
型電界効果トランジスタなどの電界効果トランジスタに
関する。
【０００２】
【技術の背景】高周波用増幅器としては、高周波特性・
効率の面からＧａＡｓを使用した金属−半導体接触ゲー
ト型電界効果トランジスタ（ＭＥＳＦＥＴ）が多く使用
されている。
効率の面からＧａＡｓを使用した金属−半導体接触ゲー
ト型電界効果トランジスタ（ＭＥＳＦＥＴ）が多く使用
されている。
【０００３】例えば、リセスゲート型のＧａＡｓＭＥＳ
ＦＥＴの一般的構造を図１に示す。このＧａＡｓＭＥＳ
ＦＥＴ１００は、半絶縁性のＧａＡｓ基板１０上にバッ
ファ層１２，活性層１４およびコンタクト層１６を例え
ばエピタキシャル成長によって順次積層して構成され
る。バッファ層１２は、不純物がドーピングされず、絶
縁層を構成している。前記活性層１４は、比較的低濃度
の不純物がドーピングされ、高い抵抗層を構成してい
る。また、前記コンタクト層１６は、活性層１４に比べ
て高濃度の不純物がドーピングされ、低抵抗層を構成し
ている。そして、活性層１４およびコンタクト層１６
は、いずれもその不純物濃度が層内で均一に制御されて
いる。前記コンタクト層１６の一部はエッチングにより
除去されてリセス部１８が形成され、活性層１４の一部
が露出した状態になっている。活性層１４の露出部分に
は、ゲート電極２０が形成され、このゲート電極２０と
活性層１４とはショットキー接触となっている。ゲート
電極２０の両側のコンタクト層１６上にはソース電極２
２およびドレイン電極２４がそれぞれ形成され、ソース
電極２２，ドレイン電極２４とコンタクト層１６とはオ
ーミック接触となっている。
ＦＥＴの一般的構造を図１に示す。このＧａＡｓＭＥＳ
ＦＥＴ１００は、半絶縁性のＧａＡｓ基板１０上にバッ
ファ層１２，活性層１４およびコンタクト層１６を例え
ばエピタキシャル成長によって順次積層して構成され
る。バッファ層１２は、不純物がドーピングされず、絶
縁層を構成している。前記活性層１４は、比較的低濃度
の不純物がドーピングされ、高い抵抗層を構成してい
る。また、前記コンタクト層１６は、活性層１４に比べ
て高濃度の不純物がドーピングされ、低抵抗層を構成し
ている。そして、活性層１４およびコンタクト層１６
は、いずれもその不純物濃度が層内で均一に制御されて
いる。前記コンタクト層１６の一部はエッチングにより
除去されてリセス部１８が形成され、活性層１４の一部
が露出した状態になっている。活性層１４の露出部分に
は、ゲート電極２０が形成され、このゲート電極２０と
活性層１４とはショットキー接触となっている。ゲート
電極２０の両側のコンタクト層１６上にはソース電極２
２およびドレイン電極２４がそれぞれ形成され、ソース
電極２２，ドレイン電極２４とコンタクト層１６とはオ
ーミック接触となっている。
【０００４】このような構成のＧａＡｓＭＥＳＦＥＴ１
００においては、ドレイン電極２４にソース電極２２に
対して正の電圧（Ｖｄｓ）を印加すると、活性層１４内
において電流がドレイン電極２４からソース電極２２に
向けて流れる。ゲート電極２０は活性層１４との間にシ
ョットキー障壁を有するため、図２に示すように、ゲー
ト電圧（Ｖｇｓ）を制御することにより空乏層の深さが
変わり、その結果チャネルの断面積が変化して、ドレイ
ン・ソース電流（Ｉｄｓ）がコントロールできる。図２
は、ゲート電圧を変えたときの電圧−電流曲線を模式的
に示す。
００においては、ドレイン電極２４にソース電極２２に
対して正の電圧（Ｖｄｓ）を印加すると、活性層１４内
において電流がドレイン電極２４からソース電極２２に
向けて流れる。ゲート電極２０は活性層１４との間にシ
ョットキー障壁を有するため、図２に示すように、ゲー
ト電圧（Ｖｇｓ）を制御することにより空乏層の深さが
変わり、その結果チャネルの断面積が変化して、ドレイ
ン・ソース電流（Ｉｄｓ）がコントロールできる。図２
は、ゲート電圧を変えたときの電圧−電流曲線を模式的
に示す。
【０００５】このタイプのＭＥＳＦＥＴにおいては、オ
ン抵抗の低減とゲート耐圧の向上との両立が困難であっ
た。以下にその要因と改善手段について説明する。
ン抵抗の低減とゲート耐圧の向上との両立が困難であっ
た。以下にその要因と改善手段について説明する。
【０００６】（Ａ）オン抵抗 オン抵抗とは、図２に示すドレイン・ソース電圧−ドレ
イン・ソース電流曲線における線形領域でのソース・ド
レイン間の抵抗をいう。このオン抵抗Ｒｏｎは次式で表
される（図１参照）。
イン・ソース電流曲線における線形領域でのソース・ド
レイン間の抵抗をいう。このオン抵抗Ｒｏｎは次式で表
される（図１参照）。
【０００７】Ｒon＝Ｒch＋２Ｒ1 ＋２Ｒ2 ＋２Ｒco ここで、Ｒchはチャネル抵抗，Ｒ1 はリセス部分の抵
抗，Ｒ2 はコンタクト層１６の抵抗，Ｒcoはオーミック
接触抵抗である。
抗，Ｒ2 はコンタクト層１６の抵抗，Ｒcoはオーミック
接触抵抗である。
【０００８】このオン抵抗を低減することにより、ＭＥ
ＳＦＥＴのオン時の電力損失を低減することができる。
オン抵抗を低減するには、次の２点が有効である。 活性層の不純物濃度の高濃度化および活性層の膜厚の
増加による、チャネル部の抵抗Ｒchの低減化。 コンタクト層の不純物濃度の高濃度化およびコンタク
ト層の膜厚の増加による、オーミック接触抵抗Ｒcoとコ
ンタクト層の抵抗Ｒ2 の低減化。
ＳＦＥＴのオン時の電力損失を低減することができる。
オン抵抗を低減するには、次の２点が有効である。 活性層の不純物濃度の高濃度化および活性層の膜厚の
増加による、チャネル部の抵抗Ｒchの低減化。 コンタクト層の不純物濃度の高濃度化およびコンタク
ト層の膜厚の増加による、オーミック接触抵抗Ｒcoとコ
ンタクト層の抵抗Ｒ2 の低減化。
【０００９】（Ｂ）ゲート耐圧 ＭＥＳＦＥＴのゲート・ドレイン間に負電圧を印加した
とき、ある電圧を境にゲート・ドレイン間に大きな電流
が流れ出す。このときのゲート・ドレイン間の電圧をゲ
ート耐圧という。この現象を図３を用いて以下に説明す
る。
とき、ある電圧を境にゲート・ドレイン間に大きな電流
が流れ出す。このときのゲート・ドレイン間の電圧をゲ
ート耐圧という。この現象を図３を用いて以下に説明す
る。
【００１０】ゲート電圧２０に印加する負電圧（Ｖｇ）
を増加させていくと、空乏層Ａがゲート電極２０の端部
からドレイン電極２４に向かって伸びていく。さらに電
圧が大きくなり空乏層Ａの端部がコンタクト層１６との
界面まで達すると、空乏層はこれ以上伸びず、ゲート電
極２０の下端部に電界が集中し始める。その理由は、電
界は低抵抗なコンタクト層ではなく、高抵抗な活性層１
４に生じやすいからである。この電界集中部Ｂの電界密
度が活性層の破壊電界密度より大きくなると、ゲート・
ドレイン間に大きな電流が流れ出す。このときのゲート
・ドレイン間電圧がゲート耐圧である。
を増加させていくと、空乏層Ａがゲート電極２０の端部
からドレイン電極２４に向かって伸びていく。さらに電
圧が大きくなり空乏層Ａの端部がコンタクト層１６との
界面まで達すると、空乏層はこれ以上伸びず、ゲート電
極２０の下端部に電界が集中し始める。その理由は、電
界は低抵抗なコンタクト層ではなく、高抵抗な活性層１
４に生じやすいからである。この電界集中部Ｂの電界密
度が活性層の破壊電界密度より大きくなると、ゲート・
ドレイン間に大きな電流が流れ出す。このときのゲート
・ドレイン間電圧がゲート耐圧である。
【００１１】このゲート耐圧を大きくすることにより、
ＭＥＳＦＥＴのオフ時の電力損失を低減することができ
る。このゲート耐圧を大きくするには、次の３点が有効
である。 活性層の不純物濃度の低減化。 コンタクト層の不純物濃度の低減化およびコンタクト
層の膜厚の減少。 リセス部の深さを大きくする。
ＭＥＳＦＥＴのオフ時の電力損失を低減することができ
る。このゲート耐圧を大きくするには、次の３点が有効
である。 活性層の不純物濃度の低減化。 コンタクト層の不純物濃度の低減化およびコンタクト
層の膜厚の減少。 リセス部の深さを大きくする。
【００１２】このように、オン抵抗の低減とゲート耐圧
の向上とは互いに相反する条件（，）を必要とし、
両者を両立させることは困難である。
の向上とは互いに相反する条件（，）を必要とし、
両者を両立させることは困難である。
【００１３】
【発明が解決しようとする課題】本発明は、上述した、
相反する条件を必要とするオン抵抗の低減とゲート耐圧
の向上とを両立させ、素子内部での電力損失が少なく、
入力となる直流電力を効率よく出力の高周波電力に交換
できる電界効果トランジスタを提供することにある。
相反する条件を必要とするオン抵抗の低減とゲート耐圧
の向上とを両立させ、素子内部での電力損失が少なく、
入力となる直流電力を効率よく出力の高周波電力に交換
できる電界効果トランジスタを提供することにある。
【００１４】
【課題を解決するための手段】本発明は、半絶縁性の基
板、この基板上に形成されたIII-Ｖ族化合物半導体から
なり、少なくとも活性層およびコンタクト層を含む半導
体層、前記活性層にショットキー接触されるゲート電
極、前記コンタクト層に対してオーミック接触されるソ
ース電極およびドレイン電極を含み、前記コンタクト層
の不純物濃度は、前記活性層との界面においては該活性
層の不純物濃度とほぼ等しく、かつ該界面から表面に向
かって連続的に増大することを特徴とする。
板、この基板上に形成されたIII-Ｖ族化合物半導体から
なり、少なくとも活性層およびコンタクト層を含む半導
体層、前記活性層にショットキー接触されるゲート電
極、前記コンタクト層に対してオーミック接触されるソ
ース電極およびドレイン電極を含み、前記コンタクト層
の不純物濃度は、前記活性層との界面においては該活性
層の不純物濃度とほぼ等しく、かつ該界面から表面に向
かって連続的に増大することを特徴とする。
【００１５】前記III-Ｖ族化合物半導体としては、Ｇａ
Ａｓが代表的であるが、このほかにも、ＩｎＰ，ＩｎＡ
ｓ，ＡｌＡｓ，ＩｎＧａＡｓ，ＡｌＧａＡｓなどの化合
物半導体を用いることができる。
Ａｓが代表的であるが、このほかにも、ＩｎＰ，ＩｎＡ
ｓ，ＡｌＡｓ，ＩｎＧａＡｓ，ＡｌＧａＡｓなどの化合
物半導体を用いることができる。
【００１６】前記活性層およびコンタクト層にドーピン
グされる不純物としては、ｐ型ではII族元素（Ｚｎ，Ｃ
ｄなど）あるいはIV族元素（Ｓｉなど）、ｎ型ではIV族
元素（Ｓｉなど）あるいはVI族元素（Ｓ，Ｓｅなど）が
用いられ、特にｎ型ではＳｉが好ましい。
グされる不純物としては、ｐ型ではII族元素（Ｚｎ，Ｃ
ｄなど）あるいはIV族元素（Ｓｉなど）、ｎ型ではIV族
元素（Ｓｉなど）あるいはVI族元素（Ｓ，Ｓｅなど）が
用いられ、特にｎ型ではＳｉが好ましい。
【００１７】前記コンタクト層の不純物濃度は、前記活
性層との界面において該活性層の不純物濃度とほぼ等し
いことを要し、具体的には、界面におけるコンタクト層
の不純物濃度が活性層の不純物濃度に対して±３０％以
内（活性層の不純物濃度を１００としたとき、７０〜１
３０に相当する濃度）の範囲にあることを要し、さら
に、その濃度差はできるだけ小さいことが望ましい。こ
の濃度差が±３０％を越えると、コンタクト層と活性層
の抵抗差はおよそ±３０％となる。この抵抗差は、ゲー
ト耐圧を考える際のゲート下端部での電界集中において
許容できるものではないからである。また、前記コンタ
クト層における不純物濃度は、前記活性層との界面から
表面に向かって増大すればよく、その濃度プロファイル
は特に限定されないが、直線的であることが好ましい。
その理由は、オン抵抗の低減とゲート耐圧の向上とを効
果的に達成できるからである。
性層との界面において該活性層の不純物濃度とほぼ等し
いことを要し、具体的には、界面におけるコンタクト層
の不純物濃度が活性層の不純物濃度に対して±３０％以
内（活性層の不純物濃度を１００としたとき、７０〜１
３０に相当する濃度）の範囲にあることを要し、さら
に、その濃度差はできるだけ小さいことが望ましい。こ
の濃度差が±３０％を越えると、コンタクト層と活性層
の抵抗差はおよそ±３０％となる。この抵抗差は、ゲー
ト耐圧を考える際のゲート下端部での電界集中において
許容できるものではないからである。また、前記コンタ
クト層における不純物濃度は、前記活性層との界面から
表面に向かって増大すればよく、その濃度プロファイル
は特に限定されないが、直線的であることが好ましい。
その理由は、オン抵抗の低減とゲート耐圧の向上とを効
果的に達成できるからである。
【００１８】前記活性層の不純物濃度は層内でほぼ均一
であり、通常５×１０16〜５×１０17atms／ｃｍ3 であ
ることが好ましい。前記コンタクト層の不純物濃度は、
前記活性層との界面近傍においては、５×１０16〜５×
１０17atms／ｃｍ3 、表面付近では１×１０18〜１×１
０19atms／ｃｍ3 であることが好ましい。
であり、通常５×１０16〜５×１０17atms／ｃｍ3 であ
ることが好ましい。前記コンタクト層の不純物濃度は、
前記活性層との界面近傍においては、５×１０16〜５×
１０17atms／ｃｍ3 、表面付近では１×１０18〜１×１
０19atms／ｃｍ3 であることが好ましい。
【００１９】
【作用】本発明の電界効果トランジスタにおいては、前
記活性層と前記コンタクト層との界面における不純物濃
度を連続的にし、コンタクト層／活性層界面での急峻な
不純物濃度の変化をなくすことにより、ゲート・ドレイ
ン間に負電圧を印加したとき、空乏層がコンタクト層の
内部にわたって形成されるようになる。その結果、ゲー
ト電極の下端部に発生する電界の集中を緩和することが
でき、ゲート耐圧の向上を図ることができる。また、本
発明の構成によれば、従来構造に比べ、同一のゲート耐
圧が得られるコンタクト層の厚さを大きくすることがで
きるので、コンタクト層のシート抵抗を小さくでき、し
たがってオン抵抗の低減が可能である。
記活性層と前記コンタクト層との界面における不純物濃
度を連続的にし、コンタクト層／活性層界面での急峻な
不純物濃度の変化をなくすことにより、ゲート・ドレイ
ン間に負電圧を印加したとき、空乏層がコンタクト層の
内部にわたって形成されるようになる。その結果、ゲー
ト電極の下端部に発生する電界の集中を緩和することが
でき、ゲート耐圧の向上を図ることができる。また、本
発明の構成によれば、従来構造に比べ、同一のゲート耐
圧が得られるコンタクト層の厚さを大きくすることがで
きるので、コンタクト層のシート抵抗を小さくでき、し
たがってオン抵抗の低減が可能である。
【００２０】したがって、従来タイプの半導体装置にお
いては実現できなかった、オン抵抗の低減とゲート耐圧
の向上とを両立させることができる。
いては実現できなかった、オン抵抗の低減とゲート耐圧
の向上とを両立させることができる。
【００２１】本発明の電界効果トランジスタを例えば増
幅器として使用すれば、電力損失が低減でき、放熱器，
蓄電池などを小型・軽量化できるので、増幅器全体とし
て小型・軽量化が可能となる。
幅器として使用すれば、電力損失が低減でき、放熱器，
蓄電池などを小型・軽量化できるので、増幅器全体とし
て小型・軽量化が可能となる。
【００２２】
【実施例】次に、本発明を適用したＭＥＳＦＥＴの好適
な一実施例について説明する。なお、その基本的な機械
的構造は図１に示す半導体装置と同様なため、図１を参
照しながら説明する。
な一実施例について説明する。なお、その基本的な機械
的構造は図１に示す半導体装置と同様なため、図１を参
照しながら説明する。
【００２３】ＧａＡｓＭＥＳＦＥＴ１００は、半絶縁性
のＧａＡｓ基板１０上にバッファ層１２，活性層１４お
よびコンタクト層１６をエピタキシャル成長によって順
次積層して構成される。バッファ層１２は、０．１〜
１．０μｍの膜厚を有し、かつ不純物がドーピングされ
ず絶縁層を構成している。前記活性層１４は、０．０５
〜１．０μｍの膜厚を有し、５×１０16〜５×１０17at
ms／ｃｍ3 の濃度で不純物（シリコン，亜鉛など）がド
ーピングされている。前記コンタクト層１６は、０．０
１〜１．０μｍの膜厚を有し、５×１０17〜１×１０19
atms／ｃｍ3 の濃度の不純物（シリコン，亜鉛など）が
ドーピングされている。
のＧａＡｓ基板１０上にバッファ層１２，活性層１４お
よびコンタクト層１６をエピタキシャル成長によって順
次積層して構成される。バッファ層１２は、０．１〜
１．０μｍの膜厚を有し、かつ不純物がドーピングされ
ず絶縁層を構成している。前記活性層１４は、０．０５
〜１．０μｍの膜厚を有し、５×１０16〜５×１０17at
ms／ｃｍ3 の濃度で不純物（シリコン，亜鉛など）がド
ーピングされている。前記コンタクト層１６は、０．０
１〜１．０μｍの膜厚を有し、５×１０17〜１×１０19
atms／ｃｍ3 の濃度の不純物（シリコン，亜鉛など）が
ドーピングされている。
【００２４】前記活性層１４は、好ましくは、その不純
物濃度が層内で均一である。前記コンタクト層１６は、
前記活性層１４との界面においては、その不純物濃度が
前記活性層１４の不純物濃度とほぼ同一、好ましくは活
性層１４の不純物濃度に対して±３０％以内の差、より
好ましくは±３％以内の差である。そして前記コンタク
ト層１６の不純物濃度は、界面側から表面側に向かって
連続的に増加し、表面においては５×１０18〜１×１０
19atms／ｃｍ3 に設定されている。このように、本実施
例においては、前述した従来構造の半導体装置に比べ、
コンタクト層の不純物濃度の分布が異なっている。
物濃度が層内で均一である。前記コンタクト層１６は、
前記活性層１４との界面においては、その不純物濃度が
前記活性層１４の不純物濃度とほぼ同一、好ましくは活
性層１４の不純物濃度に対して±３０％以内の差、より
好ましくは±３％以内の差である。そして前記コンタク
ト層１６の不純物濃度は、界面側から表面側に向かって
連続的に増加し、表面においては５×１０18〜１×１０
19atms／ｃｍ3 に設定されている。このように、本実施
例においては、前述した従来構造の半導体装置に比べ、
コンタクト層の不純物濃度の分布が異なっている。
【００２５】ゲート電極２０，ソース電極２２およびド
レイン電極２４については、前記構造の半導体装置と同
様であるため、その詳細な説明を省略する。
レイン電極２４については、前記構造の半導体装置と同
様であるため、その詳細な説明を省略する。
【００２６】（実験例）次に、本実施例の半導体装置の
電気的特性を確認するために、コンタクト層のシート抵
抗とゲート耐圧との関係を求めた。その結果を図５に示
す。図５において、よこ軸はコンタクト層のシート抵抗
の逆数、たて軸はゲート耐圧を示す。 （１）サンプル実施例サンプル（１種） 活性層 不純物濃度（均一）：１×１０17atms／ｃｍ3 膜厚：０．４５μｍ 不純物：シリコン コンタクト層 不純物濃度：１×１０17atms／ｃｍ3 （界面）〜３×１
０18atms／ｃｍ3 （表面） 膜厚：０．０５μｍ 不純物：シリコン 図４に、活性層およびコンタクト層の不純物濃度のプロ
ファイルを示す。このサンプルでは活性層における不純
物は一定であり、コンタクト層の不純物濃度は直線的に
変化している。比較用サンプル１（２種） 活性層 実施例サンプルと同じ コンタクト層 不純物濃度：１×１０18atms／ｃｍ3 膜厚：０．０１μｍ，０．０５μｍ 不純物：シリコン比較用サンプル２（２種） 活性層 実施例サンプルと同じ コンタクト層 不純物濃度：３×１０18atms／ｃｍ3 膜厚：０．０１μｍ，０．０５μｍ 不純物：シリコン 以上の実施例サンプルならびに比較用サンプル１，２は
いずれも、ゲート長０．５μｍ，ゲート幅１５０μｍ，
ゲート電極下部の活性層の厚さ０．２５μｍである。ま
た、ゲート電極２０は、Ｔｉ／Ｐｔ／Ａｕの３層構造の
金属膜（膜厚０．０５／０．０５／０．２μｍ）からな
る。また、ソース電極２２およびドレイン電極２４は、
ＡｕＧｅ／Ｎｉ／Ａｕの３層構造の金属膜（膜厚０．０
５／０．０１５／０．２μｍ）からなる。 （２）測定法 ゲート電極に、ソース電極に対し負となる電圧を印加
し、ゲート・ソース電極間の電流が１０μＡとなるゲー
ト・ソース電極間の電圧を求め、これをゲート耐圧とす
る。 （３）結果 図５において、ａは実施例サンプル、ｂ１，ｂ２は比較
用サンプル１を示し、ｃ１，ｃ２は比較用サンプル２の
結果を表している。なお，ｂ１およびｃ１はコンタクト
層の膜厚が０．０１μｍ、ｂ２およびｃ２はコンタクト
層の膜厚が０．０５μｍのサンプルを示す。
電気的特性を確認するために、コンタクト層のシート抵
抗とゲート耐圧との関係を求めた。その結果を図５に示
す。図５において、よこ軸はコンタクト層のシート抵抗
の逆数、たて軸はゲート耐圧を示す。 （１）サンプル実施例サンプル（１種） 活性層 不純物濃度（均一）：１×１０17atms／ｃｍ3 膜厚：０．４５μｍ 不純物：シリコン コンタクト層 不純物濃度：１×１０17atms／ｃｍ3 （界面）〜３×１
０18atms／ｃｍ3 （表面） 膜厚：０．０５μｍ 不純物：シリコン 図４に、活性層およびコンタクト層の不純物濃度のプロ
ファイルを示す。このサンプルでは活性層における不純
物は一定であり、コンタクト層の不純物濃度は直線的に
変化している。比較用サンプル１（２種） 活性層 実施例サンプルと同じ コンタクト層 不純物濃度：１×１０18atms／ｃｍ3 膜厚：０．０１μｍ，０．０５μｍ 不純物：シリコン比較用サンプル２（２種） 活性層 実施例サンプルと同じ コンタクト層 不純物濃度：３×１０18atms／ｃｍ3 膜厚：０．０１μｍ，０．０５μｍ 不純物：シリコン 以上の実施例サンプルならびに比較用サンプル１，２は
いずれも、ゲート長０．５μｍ，ゲート幅１５０μｍ，
ゲート電極下部の活性層の厚さ０．２５μｍである。ま
た、ゲート電極２０は、Ｔｉ／Ｐｔ／Ａｕの３層構造の
金属膜（膜厚０．０５／０．０５／０．２μｍ）からな
る。また、ソース電極２２およびドレイン電極２４は、
ＡｕＧｅ／Ｎｉ／Ａｕの３層構造の金属膜（膜厚０．０
５／０．０１５／０．２μｍ）からなる。 （２）測定法 ゲート電極に、ソース電極に対し負となる電圧を印加
し、ゲート・ソース電極間の電流が１０μＡとなるゲー
ト・ソース電極間の電圧を求め、これをゲート耐圧とす
る。 （３）結果 図５において、ａは実施例サンプル、ｂ１，ｂ２は比較
用サンプル１を示し、ｃ１，ｃ２は比較用サンプル２の
結果を表している。なお，ｂ１およびｃ１はコンタクト
層の膜厚が０．０１μｍ、ｂ２およびｃ２はコンタクト
層の膜厚が０．０５μｍのサンプルを示す。
【００２７】比較用サンプル１（ｂ１，ｂ２）または比
較用サンプル２（ｃ１，ｃ２）の結果から、同一の不純
物濃度の場合に膜厚が増大すると、シート抵抗は低下す
るもののゲート耐圧が小さくなることがわかる。これに
対し、実施例サンプル（ａ）と比較用サンプル（ｂ２，
ｃ２）とを比べると、実施例サンプルにおいては、シー
ト抵抗は比較用サンプルｂ２より大きくなるものの比較
用サンプルｃ２よりは小さくなり、かつゲート耐圧は両
比較用サンプルより大きくなる。したがって、本実施例
の半導体装置では、オン抵抗の低減とゲート耐圧の向上
とを両立できることが確認された。
較用サンプル２（ｃ１，ｃ２）の結果から、同一の不純
物濃度の場合に膜厚が増大すると、シート抵抗は低下す
るもののゲート耐圧が小さくなることがわかる。これに
対し、実施例サンプル（ａ）と比較用サンプル（ｂ２，
ｃ２）とを比べると、実施例サンプルにおいては、シー
ト抵抗は比較用サンプルｂ２より大きくなるものの比較
用サンプルｃ２よりは小さくなり、かつゲート耐圧は両
比較用サンプルより大きくなる。したがって、本実施例
の半導体装置では、オン抵抗の低減とゲート耐圧の向上
とを両立できることが確認された。
【００２８】上記実施例サンプルではコンタクト層の不
純物濃度を深さ方向に対し直線的に変化させているが、
これに限定されず、例えば図４の曲線ａまたはｂで示す
ように、不純物濃度の分布を曲線的に変化させてもよ
い。
純物濃度を深さ方向に対し直線的に変化させているが、
これに限定されず、例えば図４の曲線ａまたはｂで示す
ように、不純物濃度の分布を曲線的に変化させてもよ
い。
【００２９】以上、本発明をリセスゲート型ＭＥＳＦＥ
Ｔに適用した場合について説明したが、本発明はこれに
限定されず、リセスゲート型ＨＥＭＴ（高移動度トラン
ジスタ），ｐｎ接合型ＦＥＴなどの半導体装置に適用す
ることができる。
Ｔに適用した場合について説明したが、本発明はこれに
限定されず、リセスゲート型ＨＥＭＴ（高移動度トラン
ジスタ），ｐｎ接合型ＦＥＴなどの半導体装置に適用す
ることができる。
【００３０】
【発明の効果】本発明によれば、コンタクト層の不純物
濃度を活性層との界面においては活性層の不純物濃度と
ほぼ等しく、かつ、界面から表面にむかって連続的に増
大させることにより、オン抵抗の低減とゲート耐圧の向
上とを両立させ、電力損失が少なく、効率のよい電界効
果トランジスタを提供することができる。
濃度を活性層との界面においては活性層の不純物濃度と
ほぼ等しく、かつ、界面から表面にむかって連続的に増
大させることにより、オン抵抗の低減とゲート耐圧の向
上とを両立させ、電力損失が少なく、効率のよい電界効
果トランジスタを提供することができる。
【図１】リセスゲート型ＭＥＳＦＥＴの一般的な構造を
示す断面図である。
示す断面図である。
【図２】図１に示すＭＥＳＦＥＴに所定のゲート電圧を
印加したときの、ドレイン・ソース電圧とドレイン・ソ
ース電力との関係を示す図である。
印加したときの、ドレイン・ソース電圧とドレイン・ソ
ース電力との関係を示す図である。
【図３】従来タイプのＭＥＳＦＥＴにおいて電界集中が
発生する状態を模式的に示す断面図である。
発生する状態を模式的に示す断面図である。
【図４】本発明の実施例において、活性層およびコンタ
クト層における不純物濃度の分布を示す図である。
クト層における不純物濃度の分布を示す図である。
【図５】本実施例のサンプルおよび比較用サンプルにつ
いて求めた、コンタクト層のシート抵抗の逆数とゲート
耐圧との関係を示す図である。
いて求めた、コンタクト層のシート抵抗の逆数とゲート
耐圧との関係を示す図である。
１０ ＧａＡｓ基板 １２ バッファ層 １４ 活性層 １６ コンタクト層 １８ リセス部 ２０ ゲート電極 ２２ ソース電極 ２４ ドレイン電極 １００ ＧａＡｓＭＥＳＦＥＴ Ａ 空乏層 Ｂ 電界集中部
フロントページの続き (72)発明者 加藤 貴敏 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 加納 浩之 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 柴田 正 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (1)
- 【請求項１】 半絶縁性の基板、この基板上に形成され
たIII-Ｖ族化合物半導体の積層体からなる半導体層、こ
の半導体層に対してショットキー接触されるゲート電
極、前記半導体層に対してオーミック接触されるソース
電極およびドレイン電極を含み、 前記半導体層は、少なくとも活性層およびコンタクト層
を含み、 前記コンタクト層の不純物濃度は、前記活性層との界面
においては該活性層の不純物濃度とほぼ等しく、かつ該
界面から表面に向かって連続的に増大することを特徴と
する電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6095640A JPH07283237A (ja) | 1994-04-07 | 1994-04-07 | 電界効果トランジスタ |
| US08/417,894 US5521403A (en) | 1994-04-07 | 1995-04-06 | Field-effect transistor having a graded contact layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6095640A JPH07283237A (ja) | 1994-04-07 | 1994-04-07 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283237A true JPH07283237A (ja) | 1995-10-27 |
Family
ID=14143111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6095640A Pending JPH07283237A (ja) | 1994-04-07 | 1994-04-07 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5521403A (ja) |
| JP (1) | JPH07283237A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011029648A (ja) * | 2010-09-07 | 2011-02-10 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタおよびその製造方法 |
| JP2012248752A (ja) * | 2011-05-30 | 2012-12-13 | Panasonic Corp | スイッチ装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5693964A (en) * | 1995-07-31 | 1997-12-02 | Matsushita Electronics Corporation | Field-effect transistor and fabrication method |
| US5698900A (en) * | 1996-07-22 | 1997-12-16 | The United States Of America As Represented By The Secretary Of The Air Force | Field effect transistor device with single layer integrated metal and retained semiconductor masking |
| CA2456662A1 (en) * | 2001-08-07 | 2003-02-20 | Jan Kuzmik | High electron mobility devices |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265378A (ja) * | 1985-09-14 | 1987-03-24 | Oki Electric Ind Co Ltd | 電界効果トランジスタ及びその製造方法 |
| US5140386A (en) * | 1991-05-09 | 1992-08-18 | Raytheon Company | High electron mobility transistor |
| JP2722885B2 (ja) * | 1991-09-05 | 1998-03-09 | 三菱電機株式会社 | 電界効果トランジスタ |
| JPH05343435A (ja) * | 1992-06-08 | 1993-12-24 | Hitachi Ltd | 半導体装置 |
-
1994
- 1994-04-07 JP JP6095640A patent/JPH07283237A/ja active Pending
-
1995
- 1995-04-06 US US08/417,894 patent/US5521403A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011029648A (ja) * | 2010-09-07 | 2011-02-10 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタおよびその製造方法 |
| JP2012248752A (ja) * | 2011-05-30 | 2012-12-13 | Panasonic Corp | スイッチ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5521403A (en) | 1996-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20230299190A1 (en) | Iii-nitride devices including a depleting layer | |
| EP2747145B1 (en) | Field-effect transistor | |
| US9275998B2 (en) | Inverted P-channel III-nitride field effect tansistor with Hole Carriers in the channel | |
| CN106449727B (zh) | 防雪崩的准垂直hemt | |
| CN101969071B (zh) | 具有混合电极的晶体管与整流器及其制造方法 | |
| EP3545554B1 (en) | Semiconductor device and method for designing a semiconductor device | |
| CN103930997B (zh) | 具有凹陷电极结构的半导体器件 | |
| US11139394B2 (en) | Silicon carbide field-effect transistors | |
| EP0681332A1 (en) | Modulation doped field effect transistor | |
| JP3376078B2 (ja) | 高電子移動度トランジスタ | |
| JP3107031B2 (ja) | 電界効果トランジスタ | |
| KR100375417B1 (ko) | 전계효과트랜지스터 | |
| US6278144B1 (en) | Field-effect transistor and method for manufacturing the field effect transistor | |
| EP0323220A2 (en) | Hetero junction field effect transistor device | |
| US4866491A (en) | Heterojunction field effect transistor having gate threshold voltage capability | |
| US11894454B2 (en) | Silicon carbide field-effect transistors | |
| JPH07283237A (ja) | 電界効果トランジスタ | |
| US8288260B1 (en) | Field effect transistor with dual etch-stop layers for improved power, performance and reproducibility | |
| JPH10335350A (ja) | 電界効果トランジスタ | |
| US6184546B1 (en) | High barrier gate and tri-step doped channel field-effect transistor | |
| JP2689960B2 (ja) | 半導体装置 | |
| JP2578745B2 (ja) | 電界効果トランジスタ | |
| Adachi et al. | High-performance E-mode AlGaN/GaN HEMTs with LT-GaN cap layer using gate recess techniques | |
| JPH1079395A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| Chen et al. | Direct current and alternating current performance in InGaP/Ga As FETs using airbridge gate with multiple piers |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020730 |