JPH07283340A - 半導体チップ実装用パッケージおよびそれを有する半導体装置 - Google Patents
半導体チップ実装用パッケージおよびそれを有する半導体装置Info
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- JPH07283340A JPH07283340A JP6070506A JP7050694A JPH07283340A JP H07283340 A JPH07283340 A JP H07283340A JP 6070506 A JP6070506 A JP 6070506A JP 7050694 A JP7050694 A JP 7050694A JP H07283340 A JPH07283340 A JP H07283340A
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- Japan
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- semiconductor chip
- line
- signal
- transmission line
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 周波数１ＧＨｚを超えるような超高速信号に
適用可能な半導体チップ実装用パッケージを提供する。 【構成】 パッケージ内に該半導体チップの回路形成面
に対して垂直方向に該接地用、電源用及び信号線用の伝
送線路１０２、１０１を設け、該接地用や電源用の伝送
線路１０２は前記信号線用の伝送線路１０１の周りを取
り囲む位置に設ける。
適用可能な半導体チップ実装用パッケージを提供する。 【構成】 パッケージ内に該半導体チップの回路形成面
に対して垂直方向に該接地用、電源用及び信号線用の伝
送線路１０２、１０１を設け、該接地用や電源用の伝送
線路１０２は前記信号線用の伝送線路１０１の周りを取
り囲む位置に設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップ実装用パ
ッケージ及び半導体装置に関し、特に、ＬＳＩ用パッケ
ージ及びそれを有する半導体装置に適用して有効な技術
に関するものである。
ッケージ及び半導体装置に関し、特に、ＬＳＩ用パッケ
ージ及びそれを有する半導体装置に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】従来の半導体チップ実装用パッケージ
は、信号数が少ない半導体装置の場合は、特願平０４−
３１３１８８号に開示されているように信号用の伝送線
路のすべてをパッケージの表層に設けていた。
は、信号数が少ない半導体装置の場合は、特願平０４−
３１３１８８号に開示されているように信号用の伝送線
路のすべてをパッケージの表層に設けていた。
【０００３】一方、ＣＰＵなどのように多数の信号を扱
う半導体装置の場合は、すべての信号をパッケージの外
周から取ることは不可能であるため、通常はピングリッ
ドアレイ（ＰＧＡ）と呼ばれるパッケージの裏面からア
レイ状にピンを並べ、内層にて信号配線を行った多層パ
ッケージが用いられていた。
う半導体装置の場合は、すべての信号をパッケージの外
周から取ることは不可能であるため、通常はピングリッ
ドアレイ（ＰＧＡ）と呼ばれるパッケージの裏面からア
レイ状にピンを並べ、内層にて信号配線を行った多層パ
ッケージが用いられていた。
【０００４】半導体チップ実装用パッケージは、半導体
装置、情報処理、伝送分野を始め多くの分野で使われて
いるが、その処理速度は高速化の一途を成して特に近
年、高速ディジタル伝送分野ではその伝送速度が１Ｇｂ
／ｓをはるかに越え、１０Ｇｂ／ｓの伝送速度を持つ伝
送装置も実用化されようとしいる。
装置、情報処理、伝送分野を始め多くの分野で使われて
いるが、その処理速度は高速化の一途を成して特に近
年、高速ディジタル伝送分野ではその伝送速度が１Ｇｂ
／ｓをはるかに越え、１０Ｇｂ／ｓの伝送速度を持つ伝
送装置も実用化されようとしいる。
【０００５】また、情報処理の分野においても、ＣＰＵ
のクロック周波数は数１００ＭＨｚに達しており、この
ような状況下では、伝送線の自己インダクタンス及び線
間インダクタンス、対地容量及び線間容量を無視できな
くなり、この高速の伝送速度を持つ信号を半導体装置が
扱うためには、その伝送線上で電圧波、電流波の反射が
起こらないようにインピーダンスを整合する必要があ
る。
のクロック周波数は数１００ＭＨｚに達しており、この
ような状況下では、伝送線の自己インダクタンス及び線
間インダクタンス、対地容量及び線間容量を無視できな
くなり、この高速の伝送速度を持つ信号を半導体装置が
扱うためには、その伝送線上で電圧波、電流波の反射が
起こらないようにインピーダンスを整合する必要があ
る。
【０００６】
【発明が解決しようとする課題】本発明者は、上記従来
技術を検討した結果、以下の問題点を見いだした。
技術を検討した結果、以下の問題点を見いだした。
【０００７】従来のＰＧＡパッケージにおいては、信号
線のインピーダンス整合を無視できるクロック周波数１
ＧＨｚ以下を対象に用いられていたため、１ＧＨｚを超
えるような超高速信号には適用できないという問題点が
あった。
線のインピーダンス整合を無視できるクロック周波数１
ＧＨｚ以下を対象に用いられていたため、１ＧＨｚを超
えるような超高速信号には適用できないという問題点が
あった。
【０００８】本発明の目的は、周波数１ＧＨｚを超える
ような超高速信号に適用可能な半導体チップ実装用パッ
ケージを提供することにある。
ような超高速信号に適用可能な半導体チップ実装用パッ
ケージを提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１１】パッケージ内に該半導体チップの回路形成
面に対して垂直方向に該接地用、電源用及び信号線用の
伝送線路を設け、該接地用や電源用の伝送線路は前記信
号線用の伝送線路の周りを取り囲む位置に設ける。
面に対して垂直方向に該接地用、電源用及び信号線用の
伝送線路を設け、該接地用や電源用の伝送線路は前記信
号線用の伝送線路の周りを取り囲む位置に設ける。
【００１２】
【作用】上述した手段によれば、パッケージ内に該半導
体チップの回路形成面に対して垂直方向に該接地用、電
源用及び信号線用の伝送線路を設け、該接地用や電源用
の伝送線路は前記信号線用の伝送線路の周りを取り囲む
位置に設けることにより、その信号線用伝送線路と接用
地や電源用の伝送線路間の距離を調整し、両者の線路間
容量を制御することにより、信号線用伝送線路に所定の
特性インピーダンスを持たせることができ、伝送線路上
で電圧波、電流波の反射が起こらないようにインピーダ
ンスを整合することができるので、周波数１ＧＨｚを超
えるような超高速信号に適用可能となる。
体チップの回路形成面に対して垂直方向に該接地用、電
源用及び信号線用の伝送線路を設け、該接地用や電源用
の伝送線路は前記信号線用の伝送線路の周りを取り囲む
位置に設けることにより、その信号線用伝送線路と接用
地や電源用の伝送線路間の距離を調整し、両者の線路間
容量を制御することにより、信号線用伝送線路に所定の
特性インピーダンスを持たせることができ、伝送線路上
で電圧波、電流波の反射が起こらないようにインピーダ
ンスを整合することができるので、周波数１ＧＨｚを超
えるような超高速信号に適用可能となる。
【００１３】以下、本発明の構成について、実施例とと
もに説明する。
もに説明する。
【００１４】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００１５】
【実施例】図１は、本発明の一実施例である半導体チッ
プ実装用パッケージについて説明するためのものであ
り、本実施例ではベアチップ型のパッケージで示してあ
る。
プ実装用パッケージについて説明するためのものであ
り、本実施例ではベアチップ型のパッケージで示してあ
る。
【００１６】図１（ａ）は本実施例パッケージの半導体
チップ実装面を上から示した平面図であり、図１（ｂ）
は図１（ａ）のＡ−Ａ線で切ったパッケージの断面図を
それぞれ示す。
チップ実装面を上から示した平面図であり、図１（ｂ）
は図１（ａ）のＡ−Ａ線で切ったパッケージの断面図を
それぞれ示す。
【００１７】図１において、１０１は信号線用伝送線路
である信号線、１０２は接地用や電源用伝送線路である
接地・電源線、１０３はセラミック基板（パッケー
ジ）、１０４は接続ピン、Ｌはパッケージ厚をそれぞれ
示してある。
である信号線、１０２は接地用や電源用伝送線路である
接地・電源線、１０３はセラミック基板（パッケー
ジ）、１０４は接続ピン、Ｌはパッケージ厚をそれぞれ
示してある。
【００１８】図１（ａ）に示すように、セラミック基板
１０３に信号線１０１を設け、その信号線１０１を中心
とした６角形の頂点に接地・電源線１０２を設けてあ
る。
１０３に信号線１０１を設け、その信号線１０１を中心
とした６角形の頂点に接地・電源線１０２を設けてあ
る。
【００１９】また、前述のそれぞれの線路は、図１
（ｂ）に示すように、セラミック基板１０３内に形成さ
れたビアホールで構成されており、セラミック基板（パ
ッケージ）１０３裏面にはそれぞれの線路に対して他の
回路基板等と接続する接続ピン１０４が取りけられてい
る。
（ｂ）に示すように、セラミック基板１０３内に形成さ
れたビアホールで構成されており、セラミック基板（パ
ッケージ）１０３裏面にはそれぞれの線路に対して他の
回路基板等と接続する接続ピン１０４が取りけられてい
る。
【００２０】本実施例のパッケージにおいて、図１
（ａ）に示すように、セラミックの比誘電率を１０、ビ
アホール直径を０．１ｍｍ、各線間距離を１．４ｍｍと
すれば、信号の伝送インピーダンスはほぼ５０Ωとな
る。このインピーダンスは、基板の比誘電率、ビアホー
ル直径、各線間距離等により、信号線のインダクタンス
及びＧＮＤとの容量を制御することにより、決定される
ものであり、図示しない実装基板との接続を考慮に入れ
て所望のインピーダンス値に設定する。
（ａ）に示すように、セラミックの比誘電率を１０、ビ
アホール直径を０．１ｍｍ、各線間距離を１．４ｍｍと
すれば、信号の伝送インピーダンスはほぼ５０Ωとな
る。このインピーダンスは、基板の比誘電率、ビアホー
ル直径、各線間距離等により、信号線のインダクタンス
及びＧＮＤとの容量を制御することにより、決定される
ものであり、図示しない実装基板との接続を考慮に入れ
て所望のインピーダンス値に設定する。
【００２１】次に、本実施例のパッケージにおいて、パ
ッケージ厚Ｌ＝８ｍｍ、５０Ω規格化時のシミュレーシ
ョン結果を図２に示す。
ッケージ厚Ｌ＝８ｍｍ、５０Ω規格化時のシミュレーシ
ョン結果を図２に示す。
【００２２】図２は、横軸に周波数（ＧＨｚ)、縦軸に
ＶＳＷＲとＳ２１をとったグラフであり、ＶＳＷＲは本
実施例のパッケージに形成された伝送線路において、入
力電圧がどれくらい反射しているか示した電圧定在波比
であり、Ｓ２１は入力電圧に対して出力電圧がどれくら
い損失（ｄＢ）したかを示してある。
ＶＳＷＲとＳ２１をとったグラフであり、ＶＳＷＲは本
実施例のパッケージに形成された伝送線路において、入
力電圧がどれくらい反射しているか示した電圧定在波比
であり、Ｓ２１は入力電圧に対して出力電圧がどれくら
い損失（ｄＢ）したかを示してある。
【００２３】前述のＶＳＷＲ（電圧定在波比）は、図２
の実線で示したものであり、伝送線路の電圧の透過係数
によって求められるもので、値が１に近づくほど入力電
圧は反射されず、入力波形が劣化したり、なまったりす
ることなく、そのままの形で伝送されることを示す。
の実線で示したものであり、伝送線路の電圧の透過係数
によって求められるもので、値が１に近づくほど入力電
圧は反射されず、入力波形が劣化したり、なまったりす
ることなく、そのままの形で伝送されることを示す。
【００２４】本実施例のパッケージに形成された伝送線
路は、周波数１〜１０ＧＨｚにおいて、ＶＳＷＲの値は
１〜２付近であり、高周波数においてもほとんど反射さ
れずに入力波形がそのままの形で伝送されるとがわか
る。
路は、周波数１〜１０ＧＨｚにおいて、ＶＳＷＲの値は
１〜２付近であり、高周波数においてもほとんど反射さ
れずに入力波形がそのままの形で伝送されるとがわか
る。
【００２５】また、Ｓ２１（損失）は、図２の破線で示
したものであり、入力に対する出力の割合を常用対数に
とって求めたもので、０ｄＢに近づくほど損失がないこ
とを示す。
したものであり、入力に対する出力の割合を常用対数に
とって求めたもので、０ｄＢに近づくほど損失がないこ
とを示す。
【００２６】本実施例のパッケージに形成された伝送線
路は、周波数１〜１０ＧＨｚにおいて、ー１ｄＢ（１０
％）以下の損失であり、高周波数においてもほとんど損
失しないことがわかる。
路は、周波数１〜１０ＧＨｚにおいて、ー１ｄＢ（１０
％）以下の損失であり、高周波数においてもほとんど損
失しないことがわかる。
【００２７】したがって、パッケージ内に該半導体チッ
プの回路形成面に対して垂直方向に該接地用、電源用及
び信号線用の伝送線路を設け、該接地用や電源用の伝送
線路は前記信号線用の伝送線路の周りを取り囲む位置に
設けることにより、その信号線用伝送線路と接用地や電
源用の伝送線路間の距離を調整し、両者の線路間容量を
制御することにより、信号線用伝送線路に所定の特性イ
ンピーダンスを持たせることができ、伝送線路上で電圧
波、電流波の反射が起こらないようにインピーダンスを
整合することができるので、周波数１ＧＨｚを超えるよ
うな超高速信号に適用可能となる。
プの回路形成面に対して垂直方向に該接地用、電源用及
び信号線用の伝送線路を設け、該接地用や電源用の伝送
線路は前記信号線用の伝送線路の周りを取り囲む位置に
設けることにより、その信号線用伝送線路と接用地や電
源用の伝送線路間の距離を調整し、両者の線路間容量を
制御することにより、信号線用伝送線路に所定の特性イ
ンピーダンスを持たせることができ、伝送線路上で電圧
波、電流波の反射が起こらないようにインピーダンスを
整合することができるので、周波数１ＧＨｚを超えるよ
うな超高速信号に適用可能となる。
【００２８】また、複数本の信号線間をＧＮＤピンで取
り囲んでいるので、信号間のアイソレーションが図れ
る。
り囲んでいるので、信号間のアイソレーションが図れ
る。
【００２９】次に、本発明の他の実施例について説明す
る。
る。
【００３０】図３は、上記説明した伝送線路に、ストリ
ップ線を組み合わせた半導体チップ実装用パッケージの
例を示したものである。
ップ線を組み合わせた半導体チップ実装用パッケージの
例を示したものである。
【００３１】図３において、３０１は半導体チップを、
３０２は実装用の半田バンプ、３０３はストリップ線、
３０４は接地層をそれぞれ示す。
３０２は実装用の半田バンプ、３０３はストリップ線、
３０４は接地層をそれぞれ示す。
【００３２】図３に示すように、半導体チップ実装用パ
ッケージに、接地層３０４に挟まれたチッ化アルミ、ア
ルミナ等からなるストッリプ線（マイクロストリップ
線）３０３を介在させた信号用伝送線路１０１を設ける
ことにより、前述した半導体チップ実装用パッケージと
同様に、周波数１ＧＨｚを超えるような超高速信号に適
用可能であり、かつ、ストリップ線上の任意の位置に接
続ピン１０４に繋がる信号用伝送線路を設けることがで
き、パッケージサイズは半導体チップサイズに依存しな
いで設計することが可能となる。
ッケージに、接地層３０４に挟まれたチッ化アルミ、ア
ルミナ等からなるストッリプ線（マイクロストリップ
線）３０３を介在させた信号用伝送線路１０１を設ける
ことにより、前述した半導体チップ実装用パッケージと
同様に、周波数１ＧＨｚを超えるような超高速信号に適
用可能であり、かつ、ストリップ線上の任意の位置に接
続ピン１０４に繋がる信号用伝送線路を設けることがで
き、パッケージサイズは半導体チップサイズに依存しな
いで設計することが可能となる。
【００３３】ここでのストリップ線は、マイクロストリ
ップ線を設けたが、使用周波数や応用回路等により、コ
プレーナ線、スロット線等を設けてもかまわない。
ップ線を設けたが、使用周波数や応用回路等により、コ
プレーナ線、スロット線等を設けてもかまわない。
【００３４】なお、前述した本発明の半導体チップ実装
用パッケージは、接地・電源用伝送線路の配置は６角形
に限らず、４角形、８角形等、多種考えられることはい
うまでもない。
用パッケージは、接地・電源用伝送線路の配置は６角形
に限らず、４角形、８角形等、多種考えられることはい
うまでもない。
【００３５】また、本実施例の半導体チップ実装用パッ
ケージは、ベアチップ型の場合のみを取り挙げて説明し
てきたが、樹脂やキャップ等で半導体チップが封止され
ている場合にも適用でき、かつ、誘電体の材質、寸法に
ついても、本実施例に示したもの以外に多種考えられる
ことはいうまでもない。
ケージは、ベアチップ型の場合のみを取り挙げて説明し
てきたが、樹脂やキャップ等で半導体チップが封止され
ている場合にも適用でき、かつ、誘電体の材質、寸法に
ついても、本実施例に示したもの以外に多種考えられる
ことはいうまでもない。
【００３６】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００３７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００３８】信号線用伝送線路と接用地や電源用の伝送
線路間の距離を調整し、両者の線路間容量を制御するこ
とにより、信号線用伝送線路に所定の特性インピーダン
スを持たせることができ、伝送線路上で電圧波、電流波
の反射が起こらないようにインピーダンスを整合するこ
とができるので、周波数１ＧＨｚを超えるような超高速
信号に適用可能となる。
線路間の距離を調整し、両者の線路間容量を制御するこ
とにより、信号線用伝送線路に所定の特性インピーダン
スを持たせることができ、伝送線路上で電圧波、電流波
の反射が起こらないようにインピーダンスを整合するこ
とができるので、周波数１ＧＨｚを超えるような超高速
信号に適用可能となる。
【００３９】また、複数本の信号線間をＧＮＤピンで取
り囲んでいるので、信号間のアイソレーションが図れ
る。
り囲んでいるので、信号間のアイソレーションが図れ
る。
【００４０】さらに、半導体チップ実装用パッケージ
に、接地層に挟まれたストッリプ線を介在させた信号用
伝送線路１０１を設けることにより、ストリップ線上の
任意の位置に接続ピン１０４に繋がる信号用伝送線路を
設けることができ、パッケージサイズは半導体チップサ
イズに依存しないで設計することが可能となる。
に、接地層に挟まれたストッリプ線を介在させた信号用
伝送線路１０１を設けることにより、ストリップ線上の
任意の位置に接続ピン１０４に繋がる信号用伝送線路を
設けることができ、パッケージサイズは半導体チップサ
イズに依存しないで設計することが可能となる。
【図１】本発明の一実施例である半導体チップ実装用パ
ッケージを説明するための図である。
ッケージを説明するための図である。
【図２】本実施例の半導体チップ実装用パッケージのシ
ミュレーション結果を示したグラフである。
ミュレーション結果を示したグラフである。
【図３】本発明の他の実施例である半導体チップ実装用
パッケージを説明するための図である。
パッケージを説明するための図である。
１０１…信号線用伝送線路である信号線、１０２…接地
用や電源用伝送線路である接地・電源線、１０３…セラ
ミック基板（パッケージ）、１０４…接続ピン、Ｌ…パ
ッケージ厚、３０１…半導体チップを、３０２…実装用
の半田バンプ、３０３…ストリップ線、３０４…接地
層。
用や電源用伝送線路である接地・電源線、１０３…セラ
ミック基板（パッケージ）、１０４…接続ピン、Ｌ…パ
ッケージ厚、３０１…半導体チップを、３０２…実装用
の半田バンプ、３０３…ストリップ線、３０４…接地
層。
Claims (3)
- 【請求項１】 接地用、電源用及び信号線用の伝送線路
を有し、素子形成面を下にした半導体チップを実装する
半導体チップ実装用パッケージであって、 前記パッケージ内に該半導体チップの回路形成面に対し
て垂直方向に該接地用、電源用及び信号線用の伝送線路
を設け、該接地用や電源用の伝送線路は前記信号線用の
伝送線路の周りを取り囲む位置に設けたことを特徴とす
る半導体チップ実装用パッケージ。 - 【請求項２】 前記請求項１に記載の半導体チップ用パ
ッケージであって、 前記伝送線路は、ビアホールもしくはビアポールと、ス
トリップ線との組み合わせで構成されていることを特徴
とする半導体チップ用パッケージ。 - 【請求項３】 半導体チップの素子形成面をパッケージ
側に向けて半導体チップ実装用パッケージにボンディン
グされたフリップチップボンディング型の半導体装置で
あって、 該半導体チップの回路形成面に対して垂直方向に信号
用、接地用及び電源用伝送線路を前記パッケージ内に設
け、該接地用や電源用伝送経路を該信号用伝送線路の周
りを取り囲む位置に配したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6070506A JPH07283340A (ja) | 1994-04-08 | 1994-04-08 | 半導体チップ実装用パッケージおよびそれを有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6070506A JPH07283340A (ja) | 1994-04-08 | 1994-04-08 | 半導体チップ実装用パッケージおよびそれを有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283340A true JPH07283340A (ja) | 1995-10-27 |
Family
ID=13433492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6070506A Pending JPH07283340A (ja) | 1994-04-08 | 1994-04-08 | 半導体チップ実装用パッケージおよびそれを有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283340A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299502A (ja) * | 2001-03-29 | 2002-10-11 | Kyocera Corp | 高周波半導体素子収納用パッケージ |
| US7164592B2 (en) | 2004-05-24 | 2007-01-16 | Renesas Technology Corp. | Semiconductor device |
| JP2008047773A (ja) * | 2006-08-18 | 2008-02-28 | National Institute Of Advanced Industrial & Technology | 半導体装置 |
-
1994
- 1994-04-08 JP JP6070506A patent/JPH07283340A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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