JPH07283713A - 双方向インタフェース回路 - Google Patents

Abstract

(57)【要約】 【目的】 双方向インタフェース部において、入出力切
替え指令信号の伝搬遅延により入出力ピンにバスファイ
トが生じ、ＩＣ内部に不確定信号が伝搬されるのを防止
する。 【構成】 データピンから入力される入力／出力モード
切替え指令信号に応答してＤＦＦ８の出力１０２が出力
モード１０２となるとき、入力インタフェースバッファ
２の出力に設けられた制御回路１により、この出力モー
ド１０２に応答してバッファ２の出力を取込みＩＣ内部
へ伝搬することで、バッファ２の出力の確定値がＩＣ内
部へ伝搬される。よって不確定値はＩＣ内部へ伝搬され
ることはない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は双方向インタフェース回
路に関し、特に半導体集積回路内の入出力部に用いられ
る双方向インタフェース回路に関する。

【０００２】

【従来の技術】この種の双方向インタフェース回路は図
３に示す如き回路構成である。この双方向インタフェー
ス回路５は入力インタフェースバッファと、スリーステ
ートインタフェースバッファ３とにより構成されてお
り、双方向ピン（端子）４に対して入力インタフェース
バッファ２の入力１０３が、また、スリーステートバッ
ファ３の出力１０６が夫々接続されている。

【０００３】入力インタフェースバッファ２の出力１０
４はＤＦＦ（Ｄタイプフリップフロップ）６を介して図
示せぬ内部回路へ供給される。また、内部回路からの出
力はＤＦＦ７を介してスリーステートバッファ３の入力
１０５となる。

【０００４】スリーステートバッファ３の制御はＤＦＦ
８の出力であるイネーブル信号１０２により行われ、こ
のＤＦＦ８の入力には、内部回路からのデータピンへ供
給されるデータが印加されている。各ＤＦＦ６〜８は内
部回路からクロックピンへ供給されるタイミングクロッ
ク１０１によりクロック制御される。

【０００５】図４は図３の回路のシミュレーション動作
時の各部信号のタイミングチャートである。尚、図にお
いて、Ｚはハイインピーダンス状態を、Ｘは不確定値を
夫々示す。

【０００６】先ず、双方向ピン４に図（ａ）のパターン
データが供給されると、タイミングクロック（以下単に
クロックと称す）の立上りによりＤＦＦ８が動作してイ
ネーブル信号１０２の入出力モード切替えが（ｂ）の如
く行われる。

【０００７】しかしながら、実際の回路では、配線長や
各回路素子等に起因する遅延等の問題で、イネーブル信
号１０２の入出力モード切替えが（ｃ）の様に遅れるこ
とになる。

【０００８】よって、入力パターン上では入出力モード
切替えが既に行われて出力モードになっているので、双
方向ピン４からは（ｄ）に示す様にハイインピーダンス
値Ｚが取込まれる。

【０００９】その結果、入力インタフェースバッファ２
からは（ｅ）の不確定値Ｘが出力され、ＤＦＦ６からは
（ｆ）に示すクロックタイミングで内部回路へこの不確
定値Ｘが（ｇ）の如く伝搬されることになる。

【００１０】図５は従来の他の双方向インタフェース回
路の他の例を示す図であり、特開平２−１１９４２５号
公報に開示のものである。

【００１１】図において、１０は双方向ピン１７へ入力
された入力信号あるいは出力バッファゲート１２の出力
をＩＣ内部回路へ取込む入力バッファであり、１２は内
部回路からの信号１５を入力バッファ１０に入力し、ま
た、双方向ピン１７より外部へ出力する出力バッファゲ
ートである。

【００１２】１６は出力バッファ１２の出力状態を制御
するコントロール信号であり、この信号がハイレベルの
時、出力バッファ１２の出力は信号１５と同様のレベル
となり、ロウレベル時には、出力バッファ１２の出力は
ハイインピーダンス状態となるように出力バッファ１２
を制御する信号、１８は２入力ＮＡＮＤゲート１９と共
にコントロール信号１６の立上りエッジを検出して一定
時間幅のパルスを発生するインバータゲートからなる遅
延ブロックである。

【００１３】１１は遅延ブロック１８及び２入力ＮＡＮ
Ｄゲート１９とからなるエッジ検出回路の出力信号によ
り入力バッファ１０の入力端子と出力バッファ１２の出
力端子との接続点１３の双方向ピン１７との接続を制御
するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタとからなるトランスファーゲートである。

【００１４】この例において、双方向インタフェース回
路が入力モード（つまり、コントロール信号１６がロウ
レベル）から出力モード（コントロール信号１６がハイ
レベル）へ変化する場合、双方向ピン１７にはロウレベ
ルが印加され、出力バッファ１２の入力信号１５はハイ
レベルにあったと仮定する。

【００１５】先ず、出力バッファ１２のコントロール信
号１６がハイレベルへ変化すると、遅延ブロック１８及
び２入力ＮＡＮＤゲート１９より構成されたエッジ検出
回路の出力には、遅延回路１８の遅延値とほぼ等しい時
間ロウレベルのパルスが発生される。

【００１６】この結果、トランスファーゲート１１は一
時的に遮断状態となり、端子１７に印加されていた入力
信号は入出力バッファの接続点１３から切り離される。
その後、出力バッファ１２はハイレベルとなる。そし
て、一定時間後、エッジ検出回路を構成している２入力
ＮＡＮＤの出力はハイレベルとなり、トランスファーゲ
ート１１は導通状態となる。

【００１７】このトランスファーゲートが遮断状態とな
っている間に、双方向ピン１７に印加されていた入力信
号をオフ状態とすれば、トランスファーゲート１１が導
通状態となった時、ピン１７には信号１５と同じレベル
が出力される。

【００１８】従って、出力バッファ１２の出力とピン１
７に印加された入力信号との競合を防止することが可能
となっている。

【００１９】

【発明が解決しようとする課題】図３に示した従来の双
方向インタフェース回路では、イネーブル信号１０２と
データ信号とのタイミングの違いにより、イネーブル信
号１０２の切替え時に必ずバスファイト・バスフロート
エラーが発生し、不確定信号がＩＣ内部回路に伝搬する
ことになる。

【００２０】この不確定信号の伝搬を防ぐために、シミ
ュレーション時に、テストパターンを工夫（ダミーパタ
ーンの挿入）するようにしているが、このテストパター
ンによる回避方法では、イネーブル信号の切替え毎にダ
ミーパターンの挿入を行う必要があり、パターン数の増
大を招来する。また、テストパターン作成時にダミーパ
ターンを考慮する必要があり、工数が増大することにも
なる。

【００２１】図５に示した他の従来技術では、バスファ
イト・バスフロートエラーは防止されるものの、双方向
ピン１７と入出力バッファ１０，１２との間にトランス
ファーゲート１１を挿入して、このゲート１１のオンオ
フを、遅延回路１８，ＮＡＮＤゲート１９，インバータ
ゲート２０を用いて制御する必要があり、ハード的にも
回路規模が増大して得策とはならない。

【００２２】本発明の目的は、極めて簡単な構成でかつ
ダミーパターン等の煩雑な入力パターンを印加する必要
がなくバスファイト・バスフロートエラーを防止するこ
とが可能な双方向インタフェース回路を提供することで
ある。

【００２３】

【課題を解決するための手段】本発明によれば、双方向
端子と、この双方向端子に入力が接続された入力インタ
フェースバッファと、前記双方向端子に出力が接続され
たスリーステートバッファとを含み、内部回路から供給
されるイネーブル信号により前記スリーステートバッフ
ァを制御するよう構成された双方向インタフェース回路
であって、前記入力インタフェースバッファの出力を前
記イネーブル信号に応答して伝搬する遅延手段を有する
ことを特徴とする双方向インタフェース回路が得られ
る。

【００２４】

【実施例】以下に図面を用いて本発明の実施例について
説明する。

【００２５】図１は本発明の実施例の回路図であり、図
３と同等部分は同一符号により示している。本実施例で
は、図３の構成に対して、入力バッファ２とＤＦＦ６と
の間に制御回路１を挿入し、この制御回路１をイネーブ
ル信号１０２により制御するようにしている。

【００２６】この制御回路１は例えばＤＦＦにより構成
され、このＤＦＦのクロック入力にイネーブル信号１０
２を印加する構成とされる。他の回路構成は図３のそれ
と同一であり、その説明は省略する。

【００２７】図２は図１の回路のシミュレーション動作
時の各部タイミング信号を示しており、図４の従来例と
同一条件にて示し、（ａ）〜（ｅ）までは図４の（ａ）
〜（ｅ）と同じである。

【００２８】双方向インタフェース回路５内の入力イン
タフェースバッファ２の出力１０４から不確定信号が伝
搬されると、イネーブル信号１０２の入出力モードが切
替わるまで（図２（ｃ）参照）、制御回路１では、モー
ド切替え前のデータを保持し続けて出力１０７へこれを
導出し（図２（ｆ）参照）、イネーブル信号１０２が切
替わった時点（図２（ｃ）参照）で入力インタフェース
バッファ２の出力１０４を取込みつつ出力１０７へ送出
するのである（図２（ｆ）参照）。

【００２９】従って、ＤＦＦ６からは（ｇ）で示したク
ロックタイミングにてＩＣ内部回路へ信号が（ｈ）の如
く伝搬され、よって内部回路へ不確定値が伝搬されるの
を防止できることになるのである。

【００３０】

【発明の効果】以上説明した様に、本発明によれば、双
方向インタフェース部内にデータ遅延用の制御回路を付
加することにより、双方向インタフェース部内で生ずる
バスファイト・バスフロートエラーによる不確定信号が
ＬＳＩ内部へ伝搬するのを防止することができるという
効果がある。

【００３１】従って、ＩＣ回路の動作の安定化が図られ
ると共に、テストパターンに人手を加える必要がなくな
るのでパターン数の増大が抑止され、それに費やす工程
数も削減されることになる。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】図１のブロックの動作を示す各部タイムチャー
トである。

【図３】従来の双方向インタフェース回路のブロック図
である。

【図４】図３のブロックの動作を示す各部タイムチャー
トである。

【図５】従来の他の双方向インタフェース回路のブロッ
ク図である。

【符号の説明】

１ 制御回路 ２ 入力バッファゲート ３ 出力バッファゲート ４ 双方向ピン ５ 双方向インタフェースブロック ６〜８ ＤＦＦ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 双方向端子と、この双方向端子に入力が
   接続された入力インタフェースバッファと、前記双方向
   端子に出力が接続されたスリーステートバッファとを含
   み、内部回路から供給されるイネーブル信号により前記
   スリーステートバッファを制御するよう構成された双方
   向インタフェース回路であって、前記入力インタフェー
   スバッファの出力を前記イネーブル信号に応答して伝搬
   する遅延手段を有することを特徴とする双方向インタフ
   ェース回路。
2. 【請求項２】 前記遅延手段は、前記イネーブル信号に
   同期して動作するＤタイプフリップフロップであること
   を特徴とする請求項１記載の双方向インタフェース回
   路。