JPH07283727A - 位相同期検出器 - Google Patents
位相同期検出器Info
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- JPH07283727A JPH07283727A JP7083331A JP8333195A JPH07283727A JP H07283727 A JPH07283727 A JP H07283727A JP 7083331 A JP7083331 A JP 7083331A JP 8333195 A JP8333195 A JP 8333195A JP H07283727 A JPH07283727 A JP H07283727A
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- Japan
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- phase
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- oscillator
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Burglar Alarm Systems (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
- Picture Signal Circuits (AREA)
- Synchronizing For Television (AREA)
- Details Of Television Scanning (AREA)
Abstract
(57)【要約】
【目的】 フェーズロックループ回路が同期状態に近づ
いたときでもジッタ又はフリッカなしに同期状態を確実
に指示することができるフェーズロックループシンセサ
イザ用の位相同期検出器を提供する。 【構成】 発生波形と基準波形間の位相誤差信号を入力
１及び２に供給し、ＡＮＤゲート３から単一の位相誤差
パルスを発生させる。この位相誤差パルスをリング発振
器６と２ビットカウンタ７のセット入力に供給し、この
発振器をイネーブルとし、カウンタに発振器の出力サイ
クルを計数させ、位相誤差パルスが所定の時間期間より
も長いときに誤差大出力を電路９に提供し、カウンタ１
０及び双安定回路１１をセットする。位相誤差パルスが
所定の時間期間よりも短いときには発振器がディスエー
ブルとなり、カウンタが再びセットされ、この状態が持
続する場合に位相同期状態の指示を電路１３上に出力す
る。
いたときでもジッタ又はフリッカなしに同期状態を確実
に指示することができるフェーズロックループシンセサ
イザ用の位相同期検出器を提供する。 【構成】 発生波形と基準波形間の位相誤差信号を入力
１及び２に供給し、ＡＮＤゲート３から単一の位相誤差
パルスを発生させる。この位相誤差パルスをリング発振
器６と２ビットカウンタ７のセット入力に供給し、この
発振器をイネーブルとし、カウンタに発振器の出力サイ
クルを計数させ、位相誤差パルスが所定の時間期間より
も長いときに誤差大出力を電路９に提供し、カウンタ１
０及び双安定回路１１をセットする。位相誤差パルスが
所定の時間期間よりも短いときには発振器がディスエー
ブルとなり、カウンタが再びセットされ、この状態が持
続する場合に位相同期状態の指示を電路１３上に出力す
る。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタル形フェー
ズロックループ（位相同期ループ）周波数発生装置又は
周波数合成装置（以下、単にシンセサイザと称する）用
の位相同期検出器（フェーズロック検出器）に関するも
のである。
ズロックループ（位相同期ループ）周波数発生装置又は
周波数合成装置（以下、単にシンセサイザと称する）用
の位相同期検出器（フェーズロック検出器）に関するも
のである。
【０００２】
【従来の技術】フェーズロックループ回路ではしばし
ば、「同期（ロック）」が実際に得られたか否かを指示
する信号を提供する必要がある。この信号は、例えば、
フェーズロックループ回路の出力端子を通じて、或いは
フェーズロックループ回路によりクロック同期された直
列データワードにおける特定のビットとして、得ること
ができる。いずれの場合においても、この信号を発生す
るための何らかの手段が必要となる。
ば、「同期（ロック）」が実際に得られたか否かを指示
する信号を提供する必要がある。この信号は、例えば、
フェーズロックループ回路の出力端子を通じて、或いは
フェーズロックループ回路によりクロック同期された直
列データワードにおける特定のビットとして、得ること
ができる。いずれの場合においても、この信号を発生す
るための何らかの手段が必要となる。
【０００３】同期が得られたか否かの決定は、例えば、
フェーズロックループの位相検出器によって指示される
位相誤差が、この位相誤差を表す時間期間を予め定めら
れた時間期間と比較することによって、十分に小さいか
否かを判断することに基づいており、「同期状態」は位
相誤差期間が予め定められた時間期間よりも短いときに
指示される。
フェーズロックループの位相検出器によって指示される
位相誤差が、この位相誤差を表す時間期間を予め定めら
れた時間期間と比較することによって、十分に小さいか
否かを判断することに基づいており、「同期状態」は位
相誤差期間が予め定められた時間期間よりも短いときに
指示される。
【０００４】
【発明が解決しようとする課題】この決定方法に伴う第
１の問題は、必要とする予め定められた時間期間が通常
使用される任意の基準期間よりも非常に短いということ
である。例えば、テレビジョンチューナー関係の応用例
の代表的なフェーズロックループ回路においては、必要
とされる期間は約１００ナノ秒程度であり、一方、使用
できる最も高い基準周波数は４ＭＨｚ程度であり、これ
は２５０ナノ秒程度の周期に相当する。
１の問題は、必要とする予め定められた時間期間が通常
使用される任意の基準期間よりも非常に短いということ
である。例えば、テレビジョンチューナー関係の応用例
の代表的なフェーズロックループ回路においては、必要
とされる期間は約１００ナノ秒程度であり、一方、使用
できる最も高い基準周波数は４ＭＨｚ程度であり、これ
は２５０ナノ秒程度の周期に相当する。
【０００５】第２の問題は、フェーズロックループ回路
が同期状態に近づいているときに、「同期状態」信号が
オン及びオフ間でフリッカーしない（オンになったり、
オフになったりしない）ように、発生された同期信号の
安定性をどのようにして維持するかにある。
が同期状態に近づいているときに、「同期状態」信号が
オン及びオフ間でフリッカーしない（オンになったり、
オフになったりしない）ように、発生された同期信号の
安定性をどのようにして維持するかにある。
【０００６】
【課題を解決するための手段】この発明の一面によれ
ば、ディジタル形フェーズロックループ周波数発生装置
用の位相同期検出器は、予め定められた時間期間を定め
るための発振器及びカウンタ手段と、上記予め定められ
た時間期間を、発生された波形と基準の波形の対応する
事象間の位相誤差時間期間と比較して、位相同期状態を
検出するための手段とを具備する。
ば、ディジタル形フェーズロックループ周波数発生装置
用の位相同期検出器は、予め定められた時間期間を定め
るための発振器及びカウンタ手段と、上記予め定められ
た時間期間を、発生された波形と基準の波形の対応する
事象間の位相誤差時間期間と比較して、位相同期状態を
検出するための手段とを具備する。
【０００７】この発明の他の面によれば、位相誤差を発
生された波形の事象と基準の波形の対応する事象間の時
間期間として特徴付けることができ、かつ上記位相誤差
の時間期間が予め定められた値よりも小さい場合に、位
相同期が確立されていると判断されるディジタル形フェ
ーズロックループ周波数発生装置用の位相同期検出器
は、上記発生された波形及び上記基準の波形のうちの一
方の上記事象の発生に応答して発振を開始する発振器
と、上記発振器の出力サイクルを計数するためのカウン
タ手段と、上記カウンタ手段の予め定められた計数状態
に応答して、上記位相誤差時間期間が上記予め定められ
た値よりも大きい場合に、誤差大の指示を与える手段と
を具備する。
生された波形の事象と基準の波形の対応する事象間の時
間期間として特徴付けることができ、かつ上記位相誤差
の時間期間が予め定められた値よりも小さい場合に、位
相同期が確立されていると判断されるディジタル形フェ
ーズロックループ周波数発生装置用の位相同期検出器
は、上記発生された波形及び上記基準の波形のうちの一
方の上記事象の発生に応答して発振を開始する発振器
と、上記発振器の出力サイクルを計数するためのカウン
タ手段と、上記カウンタ手段の予め定められた計数状態
に応答して、上記位相誤差時間期間が上記予め定められ
た値よりも大きい場合に、誤差大の指示を与える手段と
を具備する。
【０００８】上記発生された波形及び上記基準の波形の
うちの他方の上記事象の発生は上記発振器を停止させ、
かつ上記カウンタ手段をリセットするように構成されて
いることが好ましい。予め定められた時間期間よりも長
い時間の間上記誤差大の指示が存在しない状態は位相同
期状態と判断される。また、上記予め定められた時間期
間を決定するために第２のカウンタ手段を設けてもよ
く、この第２のカウンタ手段は、上記誤差大の指示の発
生時にリセットされるように構成されている。
うちの他方の上記事象の発生は上記発振器を停止させ、
かつ上記カウンタ手段をリセットするように構成されて
いることが好ましい。予め定められた時間期間よりも長
い時間の間上記誤差大の指示が存在しない状態は位相同
期状態と判断される。また、上記予め定められた時間期
間を決定するために第２のカウンタ手段を設けてもよ
く、この第２のカウンタ手段は、上記誤差大の指示の発
生時にリセットされるように構成されている。
【０００９】
【実施例】以下、添付図面を参照してディジタル形フェ
ーズロックループシンセサイザ用の位相同期検出器の一
実施例について詳細に説明する。
ーズロックループシンセサイザ用の位相同期検出器の一
実施例について詳細に説明する。
【００１０】図示するように、フェーズロックループシ
ンセサイザ（図示せず）から発生された波形（又は合成
された波形）と基準の波形間の位相誤差信号は入力１及
び２に供給される。これら波形は、事実上、２状態形式
のものでよく、両入力１、２の位相誤差信号はＡＮＤゲ
ート３の入力（反転入力）に供給され（入力１はその前
に一度反転される）、ＡＮＤゲート３からは単一の位相
誤差パルス信号が発生され、反転されて電路４上に与え
られる。この位相誤差パルス信号は、２つの波形の一方
が所定の向きに状態を変えるときに始まり、かつ他方の
波形が同じ向きに状態を変えるときに終了する。この位
相誤差パルス信号は、リング発振器６の一部をなすＡＮ
Ｄゲート５の１つの入力（反転入力）に、及び２ビット
カウンタ７の各「セット」入力に、それぞれ供給され
る。位相誤差パルスが存在しない場合には、このリング
カウンタ６は動作禁止状態（以下、ディスエーブルと称
す）となり、一方、カウンタ７は、例えば「１、１」の
ような、予め定められた状態に保持される。
ンセサイザ（図示せず）から発生された波形（又は合成
された波形）と基準の波形間の位相誤差信号は入力１及
び２に供給される。これら波形は、事実上、２状態形式
のものでよく、両入力１、２の位相誤差信号はＡＮＤゲ
ート３の入力（反転入力）に供給され（入力１はその前
に一度反転される）、ＡＮＤゲート３からは単一の位相
誤差パルス信号が発生され、反転されて電路４上に与え
られる。この位相誤差パルス信号は、２つの波形の一方
が所定の向きに状態を変えるときに始まり、かつ他方の
波形が同じ向きに状態を変えるときに終了する。この位
相誤差パルス信号は、リング発振器６の一部をなすＡＮ
Ｄゲート５の１つの入力（反転入力）に、及び２ビット
カウンタ７の各「セット」入力に、それぞれ供給され
る。位相誤差パルスが存在しない場合には、このリング
カウンタ６は動作禁止状態（以下、ディスエーブルと称
す）となり、一方、カウンタ７は、例えば「１、１」の
ような、予め定められた状態に保持される。
【００１１】位相誤差パルスの開始時に、リング発振器
６は動作可能状態（以下、イネーブルと称す）となり、
その周期は、例えば、６０ナノ秒に設定されており、一
方、カウンタ７は解放されて、発振器６の出力サイクル
の計数を開始する。位相誤差パルスが１８０ナノ秒より
も長く、即ち、リング発振器６の３サイクルよりも長
く、その結果カウンタの計数状態が「１、０」になる
と、ＡＮＤゲート８は誤差大（誤差の時間が長い）出力
を電路９に提供する。しかしながら、位相誤差パルスが
１８０ナノ秒よりも短い場合には、発振器６はディスエ
ーブルとなり、カウンタ７は再びセットされ、電路９に
は何らの出力も与えられない。この状態は、持続する場
合には、必要とする位相同期状態を指示する。
６は動作可能状態（以下、イネーブルと称す）となり、
その周期は、例えば、６０ナノ秒に設定されており、一
方、カウンタ７は解放されて、発振器６の出力サイクル
の計数を開始する。位相誤差パルスが１８０ナノ秒より
も長く、即ち、リング発振器６の３サイクルよりも長
く、その結果カウンタの計数状態が「１、０」になる
と、ＡＮＤゲート８は誤差大（誤差の時間が長い）出力
を電路９に提供する。しかしながら、位相誤差パルスが
１８０ナノ秒よりも短い場合には、発振器６はディスエ
ーブルとなり、カウンタ７は再びセットされ、電路９に
は何らの出力も与えられない。この状態は、持続する場
合には、必要とする位相同期状態を指示する。
【００１２】電路９は２ビットカウンタ１０及び双安定
回路１１の各「セット」入力にそれぞれ接続されてお
り、誤差大出力信号がＡＮＤゲート８から電路９に与え
られるときにはいつでも、これらカウンタ１０及び双安
定回路１１はセットされるか、又はそれぞれのリセット
状態に保持される。電路９上の誤差大出力信号が終了す
ると、カウンタ１０及び双安定回路１１はイネーブルと
なり、カウンタ１０は入力１２に供給される基準信号の
周波数の１／２で信号の計数を開始する。この基準周波
数の１／２の周波数の４つの周期（恐らく１ミリ秒程度
の期間を定めると思われる）の後、双安定回路１１はそ
のリセット状態（論理「０」）に切り換えられ、位相同
期が達成されたという指示が出力電路１３上に与えられ
る。同時に、カウンタ１０はＡＮＤゲート１４を通じて
ディスエーブルとなり、その結果位相同期の指示は、誤
差大信号が再び電路９上に生じるまで、保持される。
回路１１の各「セット」入力にそれぞれ接続されてお
り、誤差大出力信号がＡＮＤゲート８から電路９に与え
られるときにはいつでも、これらカウンタ１０及び双安
定回路１１はセットされるか、又はそれぞれのリセット
状態に保持される。電路９上の誤差大出力信号が終了す
ると、カウンタ１０及び双安定回路１１はイネーブルと
なり、カウンタ１０は入力１２に供給される基準信号の
周波数の１／２で信号の計数を開始する。この基準周波
数の１／２の周波数の４つの周期（恐らく１ミリ秒程度
の期間を定めると思われる）の後、双安定回路１１はそ
のリセット状態（論理「０」）に切り換えられ、位相同
期が達成されたという指示が出力電路１３上に与えられ
る。同時に、カウンタ１０はＡＮＤゲート１４を通じて
ディスエーブルとなり、その結果位相同期の指示は、誤
差大信号が再び電路９上に生じるまで、保持される。
【００１３】カウンタ１０の計数状態が双安定回路１１
をリセットする計数値に達する前に誤差大出力が検出さ
れた場合には、カウンタ１０及び双安定回路１１は再び
セットされ、計数を再び開始することになる。それ故、
出力電路１３上の位相同期指示は、電路９上に誤差大信
号が生じることなしに、基準周波数の１／２の周波数の
４つ以上の周期の期間、即ち、１ミリ秒又はそれ以上の
期間が生じたときにのみ、与えられるから、同期状態に
近づいたときに生じ得るいかなるジッタ又はフリッカを
も確実に防止することができる。
をリセットする計数値に達する前に誤差大出力が検出さ
れた場合には、カウンタ１０及び双安定回路１１は再び
セットされ、計数を再び開始することになる。それ故、
出力電路１３上の位相同期指示は、電路９上に誤差大信
号が生じることなしに、基準周波数の１／２の周波数の
４つ以上の周期の期間、即ち、１ミリ秒又はそれ以上の
期間が生じたときにのみ、与えられるから、同期状態に
近づいたときに生じ得るいかなるジッタ又はフリッカを
も確実に防止することができる。
【００１４】リング発振器６の周期はリングのバッファ
段の数又は電力を変えることによって調整できる。
段の数又は電力を変えることによって調整できる。
【００１５】
【発明の効果】以上説明したように、この発明によれ
ば、予め定められた時間期間を定めるための発振器及び
カウンタ手段が設けられているので、必要とする予め定
められた時間期間が通常使用される任意の基準期間より
も非常に短いという従来技術の欠点は除去され、従っ
て、高精度に同期状態の有無を決定することができると
いう顕著な効果がある。また、フェーズロックループ回
路が同期状態に近づいたときに生じ得るいかなるジッタ
又はフリッカをも確実に防止することができるフェーズ
ロックループシンセサイザ用の位相同期検出器を提供で
きるという顕著な効果がある。
ば、予め定められた時間期間を定めるための発振器及び
カウンタ手段が設けられているので、必要とする予め定
められた時間期間が通常使用される任意の基準期間より
も非常に短いという従来技術の欠点は除去され、従っ
て、高精度に同期状態の有無を決定することができると
いう顕著な効果がある。また、フェーズロックループ回
路が同期状態に近づいたときに生じ得るいかなるジッタ
又はフリッカをも確実に防止することができるフェーズ
ロックループシンセサイザ用の位相同期検出器を提供で
きるという顕著な効果がある。
【図１】この発明によるディジタル形フェーズロックル
ープシンセサイザ用の位相同期検出器の一実施例を示す
回路構成図である。
ープシンセサイザ用の位相同期検出器の一実施例を示す
回路構成図である。
１、２、１２：入力 ３、５、８、１４：ＡＮＤゲート ４、９：電路 ６：リング発振器 ７：カウンタ １０：２ビットカウンタ １１：双安定回路 １３：出力電路
Claims (4)
- 【請求項１】 予め定められた時間期間を定めるための
発振器及びカウンタ手段と、前記予め定められた時間期
間を、発生された波形と基準の波形の対応する事象間の
位相誤差時間期間と比較して、位相同期状態を検出する
ための手段とを具備することを特徴とするディジタル形
フェーズロックループ周波数発生装置用の位相同期検出
器。 - 【請求項２】 位相誤差を、発生された波形の事象と基
準の波形の対応する事象間の時間期間として、特徴付け
ることができ、かつ前記位相誤差の時間期間が予め定め
られた値よりも小さい場合に、位相同期が確立されてい
ると判断されるディジタル形フェーズロックループ周波
数発生装置用の位相同期検出器において、 前記発生された波形及び前記基準の波形のうちの一方の
前記事象の発生に応答して発振を開始する発振器と、前
記発振器の出力サイクルを計数するためのカウンタ手段
と、前記カウンタ手段の予め定められた計数状態に応答
して、前記位相誤差時間期間が前記予め定められた値よ
りも大きい場合に、誤差大の指示を与える手段とを具備
することを特徴とするディジタル形フェーズロックルー
プ周波数発生装置用の位相同期検出器。 - 【請求項３】 前記発生された波形及び前記基準の波形
のうちの他方の前記事象の発生は前記発振器を停止さ
せ、かつ前記カウンタ手段をリセットするように構成さ
れている請求項２に記載の位相同期検出器。 - 【請求項４】 予め定められた時間期間よりも長い時間
の間前記誤差大の指示が存在しない状態は位相同期状態
と判断され、また、前記予め定められた時間期間を決定
するように構成され、かつ誤差大の指示の発生時にリセ
ットされるように構成されている第２のカウンタ手段が
設けられている請求項２又は３に記載の位相同期検出
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9405365.9 | 1994-03-18 | ||
| GB9405365A GB2287592B (en) | 1994-03-18 | 1994-03-18 | Phase lock detector |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283727A true JPH07283727A (ja) | 1995-10-27 |
Family
ID=10752106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7083331A Pending JPH07283727A (ja) | 1994-03-18 | 1995-03-15 | 位相同期検出器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5734273A (ja) |
| EP (1) | EP0673121B1 (ja) |
| JP (1) | JPH07283727A (ja) |
| AT (1) | ATE162349T1 (ja) |
| DE (1) | DE69501413T2 (ja) |
| GB (1) | GB2287592B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4015254B2 (ja) | 1998-01-16 | 2007-11-28 | 富士通株式会社 | ロック検出回路及びｐｌｌ周波数シンセサイザ |
| US5905410A (en) * | 1998-01-22 | 1999-05-18 | International Business Machines Corporation | Lock/unlock indicator for PLL circuits |
| US6211742B1 (en) * | 1998-11-04 | 2001-04-03 | Broadcom Corporation | Lock detector for phase locked loops |
| JP3028955B1 (ja) * | 1999-01-08 | 2000-04-04 | 日本電気アイシーマイコンシステム株式会社 | Ｐｌｌロック回路におけるロック検出方法及びその装置 |
| US6950957B1 (en) | 2000-09-11 | 2005-09-27 | Adc Telecommunications, Inc. | Phase comparator for a phase locked loop |
| US6927635B2 (en) * | 2003-08-14 | 2005-08-09 | Toshiba America Electronic Components, Inc. | Lock detectors having a narrow sensitivity range |
| US7424082B2 (en) * | 2004-08-11 | 2008-09-09 | Micron Technology, Inc. | Digital lock detector for PLL |
| CN109584773B (zh) * | 2018-12-24 | 2022-04-01 | 惠科股份有限公司 | 时序控制方法、时序控制芯片和显示装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3996481A (en) * | 1974-11-19 | 1976-12-07 | International Business Machines Corporation | FET load gate compensator |
| US3988696A (en) * | 1975-11-28 | 1976-10-26 | The Bendix Corporation | Phase lock detector for digital frequency synthesizer |
| DE2856211A1 (de) * | 1978-12-27 | 1980-07-03 | Licentia Gmbh | Digitale phasenregelschaltung mit einer hilfsschaltung |
| DE3733082A1 (de) * | 1986-09-30 | 1988-03-31 | Pioneer Electronic Corp | Fm-multiplex-rundfunkempfaenger |
| US5180933A (en) * | 1991-11-26 | 1993-01-19 | Honeywell Inc. | Programmable digital out-of-lock detector |
| FR2685990A1 (fr) * | 1992-01-02 | 1993-07-09 | Sgs Thomson Microelectronics | Detecteur de verrouillage d'une boucle a verrouillage de phase. |
-
1994
- 1994-03-18 GB GB9405365A patent/GB2287592B/en not_active Expired - Fee Related
-
1995
- 1995-02-28 DE DE69501413T patent/DE69501413T2/de not_active Expired - Fee Related
- 1995-02-28 AT AT95301297T patent/ATE162349T1/de not_active IP Right Cessation
- 1995-02-28 EP EP95301297A patent/EP0673121B1/en not_active Expired - Lifetime
- 1995-03-15 JP JP7083331A patent/JPH07283727A/ja active Pending
- 1995-03-15 US US08/404,511 patent/US5734273A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0673121A3 (en) | 1996-02-28 |
| EP0673121B1 (en) | 1998-01-14 |
| DE69501413D1 (de) | 1998-02-19 |
| EP0673121A2 (en) | 1995-09-20 |
| US5734273A (en) | 1998-03-31 |
| DE69501413T2 (de) | 1998-04-23 |
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| A02 | Decision of refusal |
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