JPH07283733A

JPH07283733A - Ｐｌｌ回路

Info

Publication number: JPH07283733A
Application number: JP6087277A
Authority: JP
Inventors: Masayuki Misawa; 澤正幸三
Original assignee: Funai Electric Co Ltd
Current assignee: Funai Electric Co Ltd
Priority date: 1994-04-04
Filing date: 1994-04-04
Publication date: 1995-10-27

Abstract

(57)【要約】【目的】動作開始時のロックアップ開始までの時間を
短縮すると共に、ロックアップ開始までの時間的なバラ
ツキを全体的に小さくして安定化できしかもノイズの影
響の少いＰＬＬ回路を提供する。【構成】電圧制御発振回路の電圧制御端子と電圧回路
との間にスイッチ回路を配置し、電圧制御発振回路の出
力信号周波数を制御する制御電圧を、その電圧制御発振
回路の出力信号周波数変化が最大に変化するように電源
投入時に前記スイッチ回路を制御する制御手段を備え
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばコードレス電
話機などに用いて好適なＰＬＬ（フェーズロックドルー
プ）回路に関するものである。

【０００２】

【従来の技術】図６は従来のＰＬＬ回路が用いられてい
るコードレス電話機のハンドセット部（子機と呼ぶ）の
ブロック図を示す。図において、１はアンテナ、２は受
信部、３は送信部であり、４は方向性結合器である。受
信部２、送信部３はそれぞれ電圧制御発振回路（以下Ｖ
ＣＯと呼ぶ）２ａ，３ａを備えている。５，６はそれぞ
れ受信部２、送信部３のＰＬＬ回路であり、それぞれ５
ａ，６ａのプリスケーラ、５ｂ，６ｂのプログラムデバ
イダ、５ｃ，６ｃの位相比較器、５ｄ，６ｄのローパス
フィルタ、５ｆ，６ｆのチャージポンプで構成される。
７は基準発振器、８はハンドセット部システム全体を制
御する通信制御回路、９はキー入力部、１０は音声信号
処理回路、１１は受話器、１２はマイクである。ＰＬＬ
回路５，６の動作は次のようになる。すなわち、基準発
振器７の信号とＶＣＯ２ａ，３ａの出力をプリスケーラ
５ａ，６ａとプログラムデバイダ５ｂ，６ｂによって分
周した信号とそれぞれ位相比較器５ｃ，６ｃに入力し、
位相比較器５ｃ，６ｃの位相比較結果である補正のパル
ス信号をチャージポンプ５ｆ，６ｆで発生させ、それぞ
れローパスフィルタ５ｄ，６ｄに入力する。このローパ
スフィルタ５ｄ，６ｄの出力は前記パルス信号を直流電
圧に変換させ、それらをそれぞれＶＣＯ２ａ，３ａの制
御電圧端子５ｅ，６ｅに入力し位相を補正するように位
相ロックループの動作をさせている。

【０００３】以上の構成のコードレス電話機のハンドセ
ット部である子機と同じ構成の送受信部がコードレス電
話機の親機側にもあり、子機がコードレス電話機親機側
から離れるとそれぞれのアンテナを介して無線電波で親
機と子機が接続される。以上の親機と子機間の無線接続
の動作は次のようになる。先づ、子機のハンドセットシ
ステムの電源がＯＮとなっている時、受信部の電源はバ
ッテリーセーブのため間欠動作を行う。また子機の受信
部２の電源がＯＮとなりＶＣＯ２ａの動作が開始され
る。ここで子機は親機から呼ばれているか（あるいは空
きチャンネル情報）をチェックする。そして、親機との
リンク時のみ送信器３の電源をＯＮとする。一方、電話
回線に接続されている親機の受信部は常に電源ＯＮの状
態でよく、子機とのリンク時のみ親機の送信部が電源Ｏ
Ｎとなる。例えば、電話回線より着呼があると送信部の
電源がＯＮとなりＶＣＯの動作開始となり、着呼したこ
とを示すデータを子機に送信する。子機では親機からデ
ータを受信し、送信部３の電源をＯＮとし、ＶＣＯ３ａ
の動作が開始される。これによって親機に返事のデータ
を送り返し接続される。また、子機から発呼するとき
は、発呼ボタンをＯＮとすると、送信器３の電源がＯＮ
となりＶＣＯ３ａが動作開始となり送信器３を介して発
呼することを示すデータを親機に送る。親機ではその送
信部の電源をＯＮとしＶＣＯを動作開始させ、その返事
を子機に送り返し接続する。また、子機が親機から呼ば
れていないときは子機のバッテリーセーブのため、子機
の受信器２の電源をＯＦＦとしＶＣＯ２ａの動作を停止
する（システムを含めた通信制御回路８の電源はＯＮの
まま）。所定周期で所定時間後に再び受信器２の電源が
ＯＮとなりＶＣＯ２ａが動作開始し、親機から呼ばれて
いるか（あるいは空きチャンネル情報）をチェックす
る。

【０００４】また、電源電圧投入時のＰＬＬ回路のロー
パスフィルタなどのコンデンサによるＶＣＯへの制御電
圧の立上りの時間遅れを改善するため制御電圧にブート
ストラップ回路を付加した実開平５−７６１３２号公報
「ＰＬＬ回路」が開示されている。図７にその概要を示
す。図７（ａ）において１０１は基準発振器からの入力
信号端子であり１０２は位相比較器、１０８はそのパル
ス信号端子、１０３はローパスフィルタ、１０７は制御
電圧端子、１０４はＶＣＯ、１０６はその信号端子、１
０５はプログラムデバイダであり、これでＰＬＬ回路を
構成している。ここに、ブートストラップ回路１０９が
付加され制御電圧端子１０７に接続されている。ローパ
スフィルタ１０３とブートストラップ回路１０９の部分
は図７（ｂ）（ｃ）のようになっている。図７（ｂ）の
場合はローパスフィルタ１０３のコンデンサＣ₂とブー
トストラップ回路１０９のコンデンサＣ₁とにより電源
電圧投入時に電源電圧Ｖｄｄを分圧した電圧が直ちに制
御電圧端子１０７に付加され、ＶＣＯ１０４に所定の制
御電圧が印加されるように引き上げられる。図７（ｃ）
も同様にローパスフィルタ１０３のコンデンサＣとブー
トストラップ回路１０９の抵抗Ｒとの分圧によって、電
源投入時、直ちに制御電圧端子１０７の電位を所定の制
御電圧に引き上げる。

【０００５】

【発明が解決しようとする課題】従来のＰＬＬ回路は以
上のように構成されているので、例えばコードレス電話
機の親機から子機へ着呼があれば、前述したように子機
の送信部３の電源がＯＮとなり、ＶＣＯ３ａに所定制御
電圧が入力し、一方、通信制御回路８によりプログラム
デバイダ６ｂの分周比が設定されると、この分周比によ
り分周された周波数信号と基準発振器７から出力される
基準周波数信号との位相差が位相比較器６ｃにより検出
されることになる。この際の最初の位相比較を図４に示
すようにａあるいはｂいずれにより行なうかが問題とな
る。すなわち、図４のｆｒを前記基準発振周波数信号と
し、またｆｐを前記プログラムデバイダ６ｂにより分周
された周波数信号とした場合、前記両者の信号の位相比
較を図４のａのようにｆｐがｆｒより遅れているものと
して位相比較を行なうか、あるいは同図のｂ１のように
ｆｐがｆｒより進んでいるものとして位相比較を行なう
かによりロックアップ開始までの時間が異なるという問
題点がある。

【０００６】また、図４のａのようにｆｐがｆｒより遅
れているものとして位相比較を行なう場合には、繰返し
周波数ｆｐを高い方に修正するのでｔ１の時点からロッ
クアップが開始されることになる。すなわち短い時間で
ロック状態となる。これに対し、同図のｂ１のようにｆ
ｐがｆｒより進んでいるものとして位相比較を行なう場
合には、繰返し周波数ｆｐを低い方に修正するので、誤
認していることになり、長い時間経過後にｔ８時点で始
めてｆｐはｆｒより遅れていると正しい認識をして、時
点ｔ８からロックアップが開始されることになる。この
場合のロックアップ開始までの誤判定最大時間Ｔ_M1は、
前記基準周波数信号の周波数を６．２５ＫＨｚ、分周比
を７４５４９として、ＶＣＯ３ａの自励発振周波数が４
６５．９３ＭＨｚであるとき、これを目標周波数４６
７．３０ＭＨｚにロックするときには、次式（１）のよ
うに計算される。Ｔ _M1＝〔（４６５．９３ＭＨｚ）^-1／｛（４６５．９３ＭＨｚ）^-1−（４６７．３ＭＨｚ）^-1｝〕×（４６５．９３ＭＨｚ）^-1≒５５ｍｓ・・・（１）すなわち、誤判定最大時間Ｔ_M1５５ｍｓｅｃ経過後位相
比較器６ｃが正常に動き始め、さらにローパスフィルタ
６ｄの定数で決る所定の時間が経過した後にロックする
ことになり、ロックするまでの時間が長くなる問題点も
ある。特に、ＶＣＯ３ａ及び位相比較器６ｃの電源投入
時および動作開始時は位相比較の判定が前記の誤判定す
る確率が少くなくまた、位相差が少い信号比較程誤判定
時間が長くなる。

【０００７】さらに、前記実開平５−７６１３２号では
次に示す問題もある。すなわち、前述した図７（ｂ），
（ｃ）のブートストラップ回路を付加したときは電源電
圧ＶｄｄからコンデンサＣ₁或はＲから直接電源のノイ
ズがＶＣＯ３ａに入り発振周波数を変調してしまうこと
である。このノイズの問題は大きく、これも同時に解決
しようとするものである。すなわち、本発明は上記のよ
うな問題点を解消するためになされたもので、電源投入
時あるいは動作開始時におけるロックアップ開始までの
誤判定時間を短縮すると共に、ロックアップ開始までの
時間のバラツキを全体的に小さく出来るＰＬＬ回路を提
供することを目的とする。

【０００８】

【課題を解決するための手段】本発明に係るＰＬＬ回路
は、目的の周波数信号を出力する電圧制御発振回路を備
え、該電圧制御発振回路の出力信号を所定比に分周した
信号と基準周波数の信号の位相差を検出し、該位相差に
応じた信号を直流変換して前記電圧制御発振回路の制御
電圧端子に入力し前記電圧制御発振回路の出力周波数を
補正するＰＬＬ（フェーズロックドループ）回路におい
て、前記制御電圧端子と直流電源回路との間に配設した
スイッチ回路と、電源投入時あるいは動作開始時に前記
電圧制御発振回路の周波数が最大に変化するように前記
スイッチ回路がオン状態となり常時はオフ状態とする制
御手段とを備えたことを特徴とする。

【０００９】

【作用】本発明におけるＰＬＬ回路は、電源投入時ある
いは動作開始時に電圧制御発振回路の周波数を制御する
制御電圧端子に接続するスイッチ回路がＯＮとなり前記
電圧制御発振回路周波数変化が最大に変化するように制
御され、ロックアップ開始までの時間を短縮すると共
に、ロックアップ開始までの時間のバラツキを小さくし
安定化する。ロックアップ開始されると直ちに前記スイ
ッチ回路は制御手段によりＯＦＦとなり電源や外部ノイ
ズは前記電圧制御発振回路に入る経路をなくす。すなわ
ち安定に動作する。

【００１０】

【実施例】以下、本発明の一実施例を図について説明す
る。図１は本実施例のＰＬＬ回路をコードレス電話機の
ハンドセット（子機）に実施した構成を示すブロック図
である。図１において図６と同一または相当の部分につ
いては同一の符号を付し説明を省略する。図において１
５，１６はそれぞれＶＣＯ２ａ，３ａの電圧制御端子５
ｅ，６ｅと直流電源回路の間に配設したスイッチ回路で
ある。。

【００１１】図２は、前記スイッチ回路１５（１６）と
ローパスフィルタ５ｄ（６ｄ）とそれらが接続された電
圧制御端子５ｅ（６ｅ）付近の構成を示す回路図であ
る。図２において５ｄ（６ｄ）はローパスフィルタであ
り、抵抗ＲとコンデンサＣからなる。２ａ（３ａ）はＶ
ＣＯであり、電源スイッチＳＷと電圧制御端子５ｅ（６
ｅ）の間にスイッチ回路１５（１６）がある。図２
（ａ）のスイッチ回路１５（１６）はＣＰＵで制御され
たトランジスタＴｒで構成した実施例である。電源投入
時あるいはＰＬＬ回路動作開始時、スイッチＳＷがＯＮ
となると、ＣＰＵがこれを検出し、所定パルス幅の信号
をトランジスタＴｒのベース端子に送り、所定時間ＯＮ
状態とし、ＶＣＯ２ａ（３ａ）に最大電圧を送り、これ
により制御電圧Ｖｃを最大とし、ＶＣＯの周波数の変化
をＶＣＯとして最大に変化させる。図２（ｂ）のスイッ
チ回路１５（１６）はトランジスタＴｒのベース端子と
電源側の間に接続された抵抗Ｒｂとベース端子とアース
間に接続されたコンデンサＣｂによってスイッチＳＷの
ＯＮに際して所定時間トランジスタＴｒをＯＮ状態にす
る回路である。図３（ｃ）は図２（ａ）のスイッチ回路
１５（１６）を電圧制御端子５ｅ（６ｅ）とアースとの
間に配設した場合で、電源投入時、制御電圧をアース電
位に近くして、ＶＣＯの発振周波数の変化を最大に変化
させようとする回路である。尚、Ｒｏは制御電圧を０ま
で低下させないための抵抗である。ＶＯＣの特性により
必要に応じて挿入する。この抵抗の代りにダイオードを
使用してもよい。また図３（ｃ）がＣＰＵでスイッチＳ
ＷがＯＮの電源投入時から所定時間ＯＮ状態を制御する
方法に対して図３（ｄ）は抵抗ＲｄとコンデンサＣｄに
よってスイッチＳＷがＯＮの電源投入時から所定時間Ｖ
ＣＯの発振周波数変化を最大に変化させようとする回路
である。

【００１２】次にＰＬＬ回路の動作について図１と図２
に基づいて説明する。電源が投入されたときあるいは動
作開始時にＣＰＵはスイッチＳＷのＯＮによりこれを検
知する。図２（ａ）に示すようにトランジスタＴｒをオ
ンし、所定時間強制的にＣＰＵ制御でＶＣＯ２ａ（３
ａ）の制御電圧を＋Ｖ側に引き上げる。ＶＣＯ２ａ（３
ａ）のバリキアップダイオードに印加されコンデンサ容
量に最も大きな変化を与える。この結果、ＶＣＯ２ａ
（３ａ）の強制発振出力信号周波数はＶＣＯとして最も
大きく変化した周波数値となり、この周波数がプリスケ
ーラ５ａ（６ａ）とプログラムデバイダ５ｂ（６ｂ）を
通り位相比較器５ｃ（６ｃ）において基準発振器７から
出力される基準発振周波数との差が最大となる。ここ
で、図５はｆｒを前記基準周波数信号とし、またｆｐ
１，ｆｐ２をそれぞれ前記プリスケーラ５ａ（６ａ）と
前記プログラムデバイダ５ｂ（６ｂ）により分周された
周波数信号としｆｐ１をＶＣＯ２ａ（３ａ）の出力信号
周波数を制御する制御電圧が標準動作電圧（１〜４Ｖ）
の場合、ｆｐ２を制御電圧最大（６Ｖ）とした場合を示
す。位相比較器５ｃ（６ｃ）が図４のｂ１でも示したよ
うに図５のｆｐ１の場合はｆｐ１がｆｒより進んでいる
ものとして誤認して前記両者の信号の位相比較を行なっ
ているが、ｆｒとｆｐ１の繰返し周波数の差が近接して
いるので、ｔ１１，ｔ１２…ｔ１６，ｔ１７と時点が経
過しても未だロックアップ開始されない状態を示す。一
方図５ｆｐ２の場合はｆｐ２がｆｒより進んでいるもの
と誤認したとして位相比較を行なうことになってもｆｐ
２は最も高い周波数となってｆｐ１とｆｐ２の両者の周
波数の差が大きいことから図５に示すようにｔ２１時点
からｔ２３時点までの誤認ですみ、ｔ２４時点で正しい
認識をして動作開始時におけるロックアップ開始までの
時間を短縮することがでる。すなわち、この状態を具体
的な数値例で説明する。今ＶＣＯ出力周波数制御信号に
よりＶＣＯ２ａ（３ａ）の強制発振周波数が４６５．９
３ＭＨｚから４６０．１８ＭＨｚに変化したとすると最
大誤判定時間はＴ _M1（５５ｍｓ）から次式（２）の計算
に示すようにＴ_M2（１０．６ｍｓ）に縮小される。Ｔ _M2＝〔（４６０．１８ＭＨｚ）^-1／｛（４６０．１８ＭＨｚ）^-1−（４６７．３ＭＨｚ）^-1｝〕×（４６０．１８ＭＨｚ）^-1≒１０．６ｍｓ・・・（２）さらにこれに付随して動作開始時におけるロックアップ
開始までの時間のバラツキが全体的に小さくなることか
ら、ロックアップ開始までの時間を安定化できる。

【００１３】なお、以上説明した実施例では、ＶＣＯ２
ａ（３ａ）の制御電圧を＋Ｖ側に引き上げるように構成
したが、ＶＣＯ５ａの制御電圧を＋Ｖ側とは逆方向に制
御して、ＶＣＯの周波数変化を最大に変化するようにし
てもよい。すなわち図３（ｃ）（ｄ）の回路がこれに相
当する。

【００１４】

【発明の効果】以上のように本発明によれば、電圧制御
発振回路の電圧制御端子と電源回路との間にスイッチ回
路を配設し、電圧制御発振回路周波数を制御する制御電
圧をその電圧制御発振回路周波数変化が最大に変化する
ように電源投入時あるいは動作開始時に前記スイッチ回
路を制御するようにしたので、ロックアップ開始までの
時間を短縮すると共に、ロックアップ開始までの時間の
バラツキを全体的に小さくすることで安定化できると同
時に電源回路から入るノイズはロックアップ開始以後は
スイッチ回路をＯＦＦとして、電源など外部ノイズを入
らないようにする効果がある。特に、コードレス電話機
のようにＰＬＬ回路のＯＮ／ＯＦＦの回数の多いシステ
ム、バッテリーセーブを周期的に行う子機のＰＬＬ回路
に効果的である。

【図面の簡単な説明】

【図１】本発明の一実施例によるＰＬＬ回路を用いたコ
ードレス電話機ハンドセットの構成を示すブロック図で
ある。

【図２】図１のローパスフィルタ、スイッチ回路、電圧
制御端子付近の構成を示す回路図である。

【図３】図１のローパスフィルタ、スイッチ回路、電圧
制御端子付近の構成を示す回路図である。

【図４】ＰＬＬ回路における位相比較の動作を示す説明
図である。

【図５】本発明によるＰＬＬ回路における位相比較動作
を示す説明図である。

【図６】従来のＰＬＬ回路を用いたコードレス電話機ハ
ンドセットの構成を示すブロック図である。

【図７】従来のＰＬＬ回路のブートストラップ回路とロ
ーパスフィルタ付近の構成を示す回路図である。

【符号の説明】

２受信部３送信部２ａ，３ａＶＣＯ（電圧制御発振回路）５，６ＰＬＬ回路７基準発振器８通信制御回路１５，１６スイッチ回路

Claims

【特許請求の範囲】

【請求項１】目的の周波数信号を出力する電圧制御発
振回路を備え、該電圧制御発振回路の出力信号を所定比
に分周した信号と基準周波数の信号の位相差を検出し、
該位相差に応じた信号を直流変換して前記電圧制御発振
回路の制御電圧端子に入力し前記電圧制御発振回路の出
力周波数を補正するＰＬＬ（フェーズロックドループ）
回路において、前記制御電圧端子と直流電源回路との間
に配設したスイッチ回路と、電源投入時あるいは動作開
始時に前記電圧制御発振回路の周波数変化が最大に変化
するように前記スイッチ回路がオン状態となり常時はオ
フ状態とする制御手段とを備えたことを特徴とするＰＬ
Ｌ回路。