JPH07283736A - シグマ−デルタ形アナログ−ディジタル変換器の分解能の延長方法および装置 - Google Patents

Abstract

(57)【要約】 【目的】 アナログ−ディジタル変換器の分解能を延長
することである。 【構成】 シグマ−デルタ形技術が到来アナログ信号振
幅のディジタル表示発生に使用される。変換器の積分段
は基準電圧に対する到来アナログ入力信号比に対応して
あるアナログ誤差項を保持する。到来アナログ信号は変
換終了時に切り離される。誤差項は電荷のパケットが積
分段の入力に適用されるとき、比較器を通じてモニター
される。誤差項がゼロ交差するのに必要とされる電荷の
パケット数がアナログ−ディジタル変換器の分解能延長
に使用できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ−ディジタル変
換に関するものであり、詳述するとシグマ−デルタ形の
アナログ−ディジタル変換器で使用するための方法およ
び装置に関するものである。

【従来の技術】

【０００２】シグマ−デルタ形変調装置は１９６２年か
ら知られている。集積回路技術の最近の進歩があるまで
は、関連技術はシグマ−デルタ形の高精度アナログ−デ
ィジタル変換器における使用のためにはコスト的に有効
ではなかった。シグマ−デルタ形変換器は典型的には少
数のアナログ回路を有するディジタル回路を具備する。

【０００３】既存の技術が、既知のシグマ−デルタ形ア
ナログ−ディジタル変換器において見られる性能の実現
のため雑音成形、オーバサンプリングレートおよびデシ
メイション(decimation)の考えを使用する。これら既知
の変換器のうちのいくつかが、たとえば２０kHz 信号の
１６ビットの分解能を要求するオーディオ市場における
使用のため設計されている。ところが、工業的な制御応
用においては、要求がＤＣ信号を１６ビットよりも大き
な分解能で数Hzのアナログ信号へ変換することとされ得
る。

【０００４】アナログ−ディジタル変換における使用の
ためのシグマ−デルタ形変調装置の機能を説明している
良好な文献が、Rudy J. van de Plassche による"A Sig
ma-Delta Modulator as an A/D Converter (アナログ−
ディジタル変換器としてのシグマ−デルタ形変調装
置）" という表題の付された1978年7 月発行のIEEE Tra
nsactions on Circuits and Systems 、第CAS-25号であ
る。

【０００５】シグマ−デルタ形変換器が、到来アナログ
信号を「オーバーサンプリング」、すなわち、関心のあ
る到来アナログ信号の最高周波数に対応し極端に高いサ
ンプリングレート、を使用し、１ビットの分解能で到来
アナログ信号を量子化する。「オーバサンプリング」と
いう用語は、よく知られるナイキストレートと比較され
たときの、変換器がサンプルまたは標本化するところの
周波数またはサンプリング速度間の関係を意味する。ナ
イキストの定理はサンプリング速度はエイリアシングの
影響の除去のため、被測定アナログ信号の最大周波数の
少くとも２倍でなければならないことを述べている。

【０００６】既存の方法は、シグマ−デルタ形アナログ
−ディジタル変換器のディジタルフィルタリング部にお
いてデシメイションフィルタ技術を使用することが多
い。いくつかのデシメイション技術が、Peter Y.K. Che
ung、 Eric S. K. See による、"A Comparison of Decim
ation Filter Architectures for Sigma-Delta A/D Con
verters(シグマ−デルタ形アナログ−ディジタル変換器
のためのデシメイションフィルタアーキテクチャの比
較）" という表題の付された、1991年6 月11〜14日、シ
ンガポールにおいて開催された、回路およびシステムに
関する1991年 IEEE国際シンポジウムでのAnalog、Circu
its and Neural Networksという題名の雑誌、第５の３
巻、pp. 1637〜1640に叙述されている。

【０００７】一つのかかるデシメイション技術がくし形
フィルタを使用することである。一見して、デシメイシ
ョンくし形フィルタの使用は、それが、たとえば６４０
kHzでの１ビット列を４０kHz で１２ビットを構成する
のを許容する技術であるから、相当な利益を生ずるよう
に見える。分解能が、分解能が4096の係数だけ増加しそ
して周波数がただの１６の係数しか低下しないことを考
えると印象的であるように思われる。

【０００８】

【発明が解決しようとする課題】くし形フィルタが連続
的に作動するのを許容することは改善された性能を提供
する。なぜなら、それは一つの大きな移動平均として振
舞うからである。ところが、デシメイションくし形フィ
ルタの使用に関連付けられた問題がある。当業者であれ
ば理解するように、かかる問題のうちの一つが、デシメ
イションくし形フィルタは、帯域外雑音補償のため通
常、追加のディジタルフィルタリングを要求することで
ある。かかる問題のうちの別のものがデシメイションフ
ィルタリングの達成のためくし形フィルタにより使用さ
れる機構に関連付けられる。この機構は、一つだけのア
ナログ入力チャンネルがシグマ−デルタ形変換器に接続
されるか、またはもしくし形フィルタが２以上のチャン
ネルを取り扱うのであれば、アナログ入力チャンネルが
変化されるときデシメイションくし形技術の連続動作維
持のため各チャンネルに関係付けられるデータを記憶す
る必要性のいずれかを要求する。要求される記憶量は、
くし形フィルタの複雑さおよびフィルタにより取り扱わ
れるチャンネル数に依存する。

【０００９】シグマ−デルタ形アナログ−ディジタル変
換器入力に存在するアナログ信号の大きさないし振幅の
変換器出力の延長された表示を得るため、入力および出
力を有するシグマ−デルタ形アナログ−ディジタル変換
器において使用するための方法において、 i. 第１の所定の時間間隔終了時に変換器入力に存在す
るアナログ信号振幅の延長されないディジタル表示を変
換器内部に発生し、 ii. 第１の所定時間間隔終了時に前記非延長ディジタ
ル表示の誤差項を表現するチャージないし電荷を保持
し、 iii. 第１の所定時間間隔終了時にアナログ信号を入力
から分離し、 iv. 誤差項表現電荷をしてゼロ交差せしめるため、誤
差項表現電荷に反復適用される電荷の極性を表わす１ビ
ットを誤差項表現電荷から決定し、 v. 第２の所定時間間隔の間、決定された極性を有する
ゼロ交差電荷を繰返して誤差項表現電荷に適用し、 vi. 最初の繰返し適用を除き、決定された極性をもつ
ゼロ交差電荷の繰返し適用の各々を所定の数のカウント
ないし計数ビットで計数し、誤差項表現電荷がゼロと交
差するとき計数を終了し、 vii. 計数終了時に、極性および繰返し適用の計数を前
記の非延長ディジタル表示に追加し、 viii. 計数終了時に非延長ディジタル表示を、 ａ） 前記非延長表示を、前記所定数の計数ビットおよ
び前記決定極性のための１ビットだけ見かけ上移動し、 ｂ） もし前記極性が一つの方向にあれば、前記計数終
了時の前記繰返し適用の計数を前記非延長ディジタル表
示に加え合わせることにより、または ｃ） もし前記極性が反対の方向にあれば、前記計数終
了時の前記繰返し適用の計数を前記非延長ディジタル表
示から差し引き、変換器出力に延長されたディジタル表
示を得ることにより、延長する諸段階を具備する方法で
ある。

【００１０】シグマ−デルタ形アナログ−ディジタル変
換器入力に存在するアナログ信号の大きさないし振幅の
変換器出力の延長された表示を得るため、入力および出
力を有するシグマ−デルタ形アナログ−ディジタル変換
器において使用するための装置において、 i. 第１の所定の時間間隔終了時に変換器入力に存在す
るアナログ信号振幅の延長されないディジタル表示を変
換器内部に発生するための手段と、 ii. 第１の所定時間間隔終了時に非延長ディジタル表
示の誤差項を表現するチャージないし電荷を保持するた
めの手段と、 iii. 第１の所定時間間隔終了時にアナログ信号を入力
から分離するための手段と、 iv. 誤差項表現電荷をしてゼロ交差せしめるため、誤
差項表現電荷に反復適用される電荷の極性を表わす１ビ
ットを決定するため誤差項表現電荷に応答する手段と、 v. 第２の所定時間間隔の間、決定された極性を有する
ゼロ交差電荷を繰返して誤差項表現電荷に適用するため
の手段と、 vi. 最初の繰返し適用を除き、決定極性をもつゼロ交
差電荷の繰返し適用の各々を所定の数のビットで計数
し、誤差項表現電荷がゼロと交差するとき計数を終了す
る手段と、 vii. 前記極性および繰返し適用の計数を前記非延長デ
ィジタル表示に追加するため、前記計数手段の計数終了
に応答する手段と、 viii. 非延長ディジタル表示を延長するため、前記計数
手段の計数の終了に応答する手段であって、 ａ） 最初、前記非延長表示を、前記所定の数の計数ビ
ットおよび前記決定極性のための１ビットだけ見かけ上
移動することにより、 ｂ） もし前記極性が一つの方向にあれば、前記計数終
了時の前記繰返し適用の計数を前記非延長ディジタル表
示に加え合わせることにより、または ｃ） もし前記極性が反対の方向にあれば、前記計数終
了時の前記繰返し適用の計数を前記非延長ディジタル表
示から差し引き、変換器出力に延長されたディジタル表
示物を得ることにより、延長するための手段を具備する
装置である。

【００１１】

【実施例】典型的な従来のシグマ−デルタ形アナログ−
ディジタル変換器回路のブロック図が図１に図示されて
いる。アナログ入力７０およびディジタル−アナログ変
換器（ＤＡＣ）７５が加算器７１に供給する。積分器７
２は加算器７１の出力に接続された入力と、アースに接
続された一方の入力を有する比較器７３の他方の入力に
接続された出力とを有する。比較器７３の１ビットディ
ジタル出力７６はアースに対する積分器７２の出力の関
係に基づいて高または低となる。ＤＡＣ７５の入力が出
力７６に接続されそして出力７６に基づいて正または負
信号を加算器７１に適用するかどうかを決定する。ディ
ジタルフィルタ７４は１ビット出力７６を取り込みそし
てアナログ入力７０を表示する複数ビットのディジタル
出力７７を発生する。

【００１２】図２を参照すると、図１の従来のシグマ−
デルタ形変換器部分に、変換器により提供される変換の
分解能を延長するための本発明による追加の回路を加え
合わせたものについての典型的な実施例１０が図示され
ている。図２は、図１に図示のシグマ−デルタ形変換器
からディジタルフィルタ７４および出力７７を差し引い
た典型的なハードウエア実施例を参照番号１０で図示し
ている。アナログ入力７０はキャパシタブロック１１へ
の差分入力Ｖ_in２３および２４として表示されている。
参照番号７１および７２の加算積分器の機能は、演算増
幅器１４およびキャパシタ１６を具備する積分回路へ
の、キャパシタブロック１１および１２からの電荷の繰
返しのスイッチング動作により行われる。キャパシタ１
２への入力は差分基準電圧Ｖ_ref ２５および２６であ
る。比較器１５は比較器７３として機能する。

【００１３】Ｄ形フリップフロップ１７は各クロックサ
イクル１９の後に比較器１５の出力を保持する。比較器
出力は各クロックサイクル期間１９の後の積分回路１４
および１６のキャパシタ１６の極性を表わす。クロック
サイクル１９の期間は通常、従来のシグマ−デルタ形変
換器のスイッチングサイクルと同様である。スイッチン
グクロックのタイミングは、たとえば最初、ブロック１
１が、引き続きブロック１２がそれからクロック１９が
スイッチされるように設計される。図１の１ビット出力
７６はいま図２の２１である。ロジックないし論理５４
が積分回路に次に適用されるキャパシタブロック１２の
極性選択のため２１上のデータを使用する。ブロック１
２は図１のＤＡＣ７５の機能を実行する。積分回路に次
に適用されるキャパシタブロック１２の極性選択のた
め、２１上のデータの論理５４による使用はブロック１
１および１２、演算増幅器１４およびキャパシタ１６、
比較器１５およびフリップフロップ１７を具備するルー
プにおけるフィードバックを提供する。このループは図
１のフィードバックループ７１、７２、７３、７６およ
び７５に対応する。図２のフィードバックループの機能
は、キャパシタブロック１２に充電されるＶ_ref ２５お
よび２６の適宜の極性配向を、比較器１５に対する入力
をゼロにするため積分回路１４および１６に適用するこ
とである。ブロック１１および１２のキャパシタは同様
の容量とし得あるいは１対１以外の所定比に設定され得
る。

【００１４】たとえばクリスタル発振器からの典型的な
クロック信号５５が論理５４に送給される。ゲートされ
た信号５１、５２、５３がそれぞれブロック１１、１２
および１３のスイッチングキャパシタ動作を制御する。
論理５４の出力２１および２２それぞれに基づくキャパ
シタスイッチング極性の向きを制御する別の信号が信号
線５２、５３のために提供される。ブロック１３および
出力２２の機能を以下に説明する。

【００１５】図１に図示されるごとく、１ビット列２１
は特定の時間期間の間、ディジタルフィルタ７４により
フィルタ処理され得そして出力７７にあるディジタル表
示を発生する。最も顕著な雑音源周期の倍数である特定
の時間期間の使用は普通である。標準的な５０ないし６
０Hzのライン周波数の一つまたはそれ以上のサイクル期
間がこれら周波数からの雑音の除去のため通常使用され
る。１ビット列がその間ディジタル的にフィルタ処理さ
れる時間期間は通常、積分器のキャパシタのリセット動
作または測定のための異なるアナログ入力７０のチャネ
リングなどの複数の機能の実行のため使用されるアイド
ル時間ないし遊休時間が後に続く。

【００１６】ディジタルフィルタリングはアップカウン
タと同程度に簡単化し得、またはデシメイションおよび
ディジタル信号処理技術の使用によってより精巧にし得
る。簡単なアップカウンタはアナログ−ディジタル変換
期間の開始前にリセットされ得、所定の時間期間の間、
２１からのビット列を計数し、終了計数を差分電圧アナ
ログ入力２３および２４のディジタル表示として使用す
る。

【００１７】図２は、参照番号５０で本発明のための一
実施例を図示する。Ｄ形フリップフロップ１８は比較器
１５の出力からデータを取る。上述したごとく、比較器
１５の出力は積分回路１４および１６のキャパシタ１６
の極性を表わす。ある特定の時間に、２０からのクロッ
クエッジが極性情報をラッチしそしてこの情報を出力２
２に保持させる。フリップフロップ１７および１８の出
力２１および２２は排他的否定論理和ゲート２８の入力
に接続される。ゲート２８の出力は、一方の入力がイネ
ーブル信号２７を受信する２入力ＡＮＤゲート２９の他
方の入力に接続されている。個別の補助カウンタ３０
が、イネーブル信号２７を有するゲート２９で論理積が
取られるＤ形フリップフロップ出力２１および２２の単
一ビットの排他的論理和動作によりイネーブルされる。
ラッチ素子３１がカウンタ３０の計数および２２の極性
ビットの格納のため使用される。

【００１８】基本的なシグマ−デルタ形変換器１０から
のディジタル表示はラッチ３２として図示されている。
変換の時間期間の終了時に、本実施例５０は以下に叙述
する態様で、変換器１０により最初提供されるディジタ
ル表示３２の、所定のビット数だけの分解能の延長を提
供する。所定の数の分解能延長ビットが参照番号３１で
図示されている。表示３１および３２は組み合わされ、
実際上、表示３１内の所定の数のビットだけ、表示３２
の左方への見かけ上の移動を生ずる。所定の数のビット
のうちの一つが出力２２の極性情報である。残余の所定
の数のビットは補助カウンタ３０の出力に現れそして極
性情報に依存して移動されたディジタル表示３２へ加え
合わされるかまたはこれから差し引かれる。

【００１９】カウンタ３０の出力の残余のビット数は移
動ディジタル表示３２へ加え合わされるかまたは差し引
かれる計数の最大数の絶対値を設定する。実施例５０に
より提供される分解能延長のための範囲は極性ビットお
よび絶対値の組み合わせにより決定される。たとえば、
もし分解能延長ビットの所定の数が４つであれば、表示
３２は実際上、左方の４ビット位置へ移動される。「移
動」された表示３２へ加え合わされるかまたは差し引か
れる計数の範囲の絶対値は０〜７である。一計数の小数
(fraction)は分解能延長を生じないので、実施例５０に
よりこの例で提供される分解能延長はプラス／マイナス
７の計数である。

【００２０】変換期間の終了時に、その極性が出力２２
のビットに包含されるところの誤差電圧を包含する。本
発明は出力２２の極性ビットおよびキャパシタブロック
１３の電荷を使用し、誤差電圧がゼロ交差するのを強制
することにより分解能延長を提供する。極性ビットは、
キャパシタ１６間の誤差電圧がゼロ交差するのを強制す
るキャパシタブロック１３内の電荷の配向を決定するの
に使用される。本発明は、これを達成するのに要求され
る計数の数を最初のゼロ計数から計数するため補助カウ
ンタ３０を使用する。それは表示３１に現れる計数であ
る。後述するごとく、本発明は、もし変換期間の終了時
のキャパシタ１６の誤差電圧がたとえば一計数の小数な
ど所定量よりも小さければ、補助カウンタの計数を阻止
し、分解能延長を行わない手段を包含する。

【００２１】論理５４は、上述の変換時間期間ならびに
図３に図示のそして後述する他の有用なタイミング信号
の発生のため到来クロック信号５５を使用する。トグル
フリップフロップ、データフリップフロップおよび簡単
なゲート論理などのクロック分割器が論理５４で使用さ
れ得る。かかる信号発生のための論理設計は当業者であ
れば自明であるので詳細な説明を省略する。図２の底部
のハードウエア回路５６は論理５４の一部でありそして
図３に図示のタイミング信号の発生を実行するのに使用
される。

【００２２】回路５６はＤ形フリップフロップ３３から
の、「ＱＡ」として図３に示されている出力４５を発生
する。出力４５は、「ＣＮＶ」１３４として図３に示さ
れる変換信号３４からクロックされる。ＡＮＤゲート３
６はフリップフロップ３３のリセットに使用されそして
図３で「Ｄ」１３５として示されるクロック３５および
図３で「ＮＢＤ」（Not B Delayed 、遅れＢの否定）信
号１３７として図３に示されるクロック３７からの入力
を有する。別のＤ形フリップフロップ３８が、出力４
５、ＮＢＤクロック３７および図３で「Ｂ」として示さ
れるクロック４０からの入力を有するＡＮＤゲート３９
によりクロックされる。信号４５はフリップフロップ３
８をリセットする。

【００２３】フリップフロップ３８の出力は、図３で
「ＱＢ」１４６として示される信号４６を発生する。そ
れは補助カウンタ３０をイネーブルするため信号２７を
送給する「ＱＢ」信号である。信号４６および３７は、
２入力ＡＮＤゲート４２の一方の入力に接続される出力
を有するＯＲゲート４１に供給される。出力４５はゲー
ト４２の他方の入力に接続される。ＡＮＤゲート４２の
出力は図３で「ＳＷＥＮ」として示される信号４７であ
る。この信号４７は反転されそして一方の入力として出
力４５を有する２入力ＡＮＤゲート４３への他方の入力
である。このＡＮＤゲート４３の出力は「ＲＳＣ」１４
４として図３に示されているパルス形式の信号４４を発
生する。信号４５は否定回路４８で反転されそして図３
で「ＬＴＣＨ」として示される信号４９を発生する。

【００２４】図３において、波形１４０、１３７、１３
５は基本クロック信号である。「ＮＢＤ」信号１３７は
「Ｂ」のサイクルタイムの１／４だけ遅らされた信号
「Ｂ」の反転である。アナログスイッチングサイクルタ
イムは「Ｂ」のサイクルタイムのたとえば１／４とされ
得る。変換信号１３４が高であるとき、従来のシグマ−
デルタ形変換器１０は稼働ないしランしており変換信号
１３４が低となるとき利用可能なディジタル表示３２を
有すると仮定されている。変換信号は低であるとき、変
換シグマ−デルタ形回路は典型的には遊休状態である。
回路５０が本発明の分解能改善を行うため機能するのは
この遊休時間の第１の部分の間である。

【００２５】変換信号１３４が低となるとき、従来のシ
グマ−デルタ形回路１０は遊休状態、すなわち回路１０
はいずれのアナログ−ディジタル変換も実行しない、と
なる。それゆえ、キャパシタスイッチは休止しそして誤
差電圧に関係するキャパシタ１６の電荷は保持される。
「ＱＡ」信号１４５は、比較器１５出力から方向極性ビ
ットをラッチする２０を送給している。この方向ビット
２２はキャパシタブロック１３の極性配向を設定する。
この方向は、積分キャパシタ１６間の誤差電圧がゼロ交
差するのを強制するブロック１３の電荷配向を指示す
る。同時に補助計数リセット信号「ＲＳＣ」１４４パル
スが補助計数をクリヤする。この後で、「ＳＷＥＮ」信
号は、シグマ−デルタ形回路をしてそのスイッチング機
能を可能化、しかしながらキャパシタブロック１１およ
び１３のみについてである、するのを許容する。

【００２６】キャパシタブロック１２は遊休状態でこの
非変換時間期間の間、切り替わらない。ある意味におい
て、キャパシタブロック１３は、キャパシタブロック１
２の機能、クロックタイミングの場所を肩代わりする。
キャパシタブロック１２は、全サイクルの変換期間中だ
け動作し、一方、キャパシタブロック１３は変換期間終
了後の短時間の間だけ能動状態である。回路１０、５０
は、補助カウンタが「ＱＢ」１４６で可能化される前
に、ブロック１１および１３の一つの切り替えられた積
分をランする。これは、もし積分キャパシタ１６の誤差
電圧が延長分解能の一計数よりも小さければディジタル
表示３２が影響されないのを可能にする。

【００２７】キャパシタブロック１１および１３は「Ｓ
ＷＥＮ」１４７が低となるまで切り替わり続ける。ＡＮ
Ｄゲート２９からの補助計数イネーブルは信号２１およ
び２２が状態が相違するとすぐに終了する。換言すれ
ば、補助計数は、キャパシタ１６の誤差電圧の最初の極
性が逆転すると停止する。延長分解能機能期間の終了時
に、「ＬＴＣＨ」信号は高となり補助カウンタ３０の計
数を３１にラッチする。図２を再び参照すると、本発明
の機能的動作の全体像が提供されている。従来のシグマ
−デルタ形変換期間中、入力電圧キャパシタ１１および
基準電圧キャパシタ１２が積分回路１４、１６への電荷
転送へと転向する。変換期間の最初に、入力電圧が所定
時間期間の間、積分回路へ適用される。その所定時間期
間の終了時に、基準電圧が、入力電圧適用終了時のキャ
パシタ１６の電圧極性の計数のため出力２１により決定
される極性でそして同様の時間期間の間積分回路へ順次
適用される。

【００２８】基準電圧の適用が後に続く入力電圧の適用
は電荷転送対として考えられ得る。変換期間中、積分回
路に適用される電荷転送対の数は常に整数値とされるべ
きである。たとえば、所定の時間期間が１ミリ秒として
選択され得、電荷転送対の完成のための時間について２
ミリ秒を与える。もし変換期間中、５０個のかかる対が
積分回路に適用されれば、変換期間は、５０ないし６０
Hzの標準ライン周波数の周期の整数倍である１００ミリ
秒であろう。図１との関係で上述したごとく、変換期間
のため、５０ヘルツまたは６０ヘルツいずれかの周期の
整数倍である期間を変換期間のために使用することが普
通である。

【００２９】積分回路に適用される基準電圧の極性はブ
ロック１２の内部で図２に図示のスイッチの設定により
示される。スイッチの設定は論理５４からの信号５２に
より制御される。それゆえ、スイッチは、ブロック１２
内のキャパシタの基準電圧が、正または負の極性で、積
分回路１４、１６に適用されるのを許容する。

【００３０】従来のシグマ−デルタ形変換がランすると
ころの特定時間期間の終了時に、残留誤差項がキャパシ
タ１６間に残される。キャパシタ１１および１２がもは
や電荷を転送しない。終了比較器１５極性は出力２２に
ありそして論理５４は残留誤差をゼロにするためにキャ
パシタ１３電荷の転送のための正しい配向を決定する。
図２に示されるごとく、ブロック１３はまた論理５４か
らの信号により制御される内部スイッチをも包含する。
所定の容量比がキャパシタ１２および１３間に設定され
る。比は本発明により提供される分解能延長を決定す
る。この比は、分解能を４ビットまたはプラス／マイナ
ス０〜７の全計数だけ延長するため、キャパシタ１３の
容量はキャパシタ１２の容量の１／８とされ得よう。

【００３１】キャパシタ１３の電荷は、誤差項がゼロ交
差するまで、積分回路１４、１６に繰返し転送される。
補助カウンタ３０はこれを行うのに要求される電荷転送
数を決定する。カウンタの論理は、最初の電荷転送を計
数しないことにより、「調整不必要」の特徴を可能にす
る。終了計数２２は適用された電荷の方向それゆえ補助
計数３０が加え合わされるかまたは差し引かれるかを指
示する。

【００３２】理解されるごとく、現実の環境で装置を実
施することになるとき、理想的な環境はまれにしか存在
しない。雑音が現実の環境に存在し、そして偶発的に誤
動作を招き得る。これは、比較器１５がキャパシタ１６
の積分器１４誤差電圧を感知する状況の場合である。も
し誤差電圧がゼロに十分接近し雑音レベルの範囲内にあ
れば、そのとき比較器は雑音の影響による間違った極性
を誤って真実と想定し得るであろう。この可能性のある
誤りを除去するため使用できる２つの異なる技術があ
る。

【００３３】第１の技術は、補助カウンタ３０がイネー
ブルないし可能化された時間期間の持続時間の間、動作
するのを許容する。この時間期間は、カウンタがゼロ計
数へともとに戻るのを許容するようなものであろう。た
とえば、プラス／マイナス０〜７の計数を許容する４ビ
ット延長が補助カウンタ３０の３つの下位ビットのみ使
用する。上述したごとく、本発明はこの可能化計数を７
に制限する。これに代えて、もし可能化計数期間が８、
すなわち２進の１０００、で計数を停止するよう選択さ
れれば、３つの下位ビットは依然としてゼロの０００で
あり、所望される結果である。

【００３４】第２のかかる技術がわずかに洗練されてい
るが、上例におけるごときゼロ近傍の状況および＋８ま
たは−８近傍の計数状況を招く雑音を説明する。電荷１
３は最初出力２２にラッチされるのと反対の方向にそれ
からラッチされる方向に適用される。論理が、反対方向
の適用が比較器極性１５においてラッチ方向２２の極性
と異なることを証明するのに使用される。これは雑音が
方向ビット２２を転化しなかったことを証明する。続く
正しい方向の転送はキャパシタ１６上の誤差電圧を、本
発明が上述のごとき、ここから始動したであろうところ
の電圧へ戻す。ゼロ近傍の誤差可能性を除去すること
は、（上例で計数７よりも上の）本当のフルスパン計数
誤差が理解されるのを可能にする。明らかに、この第２
の技術は補助計数を（たとえば上例では７までに）制限
する。

【００３５】図４は従来のシグマ−デルタ形変換器によ
り提供される、図２のラッチ３２の内容である従来のデ
ィジタル表示６０がどのように処理され、本発明提供の
延長分解能表示６６を付与するかを示す。延長分解能表
示６６は、従来のディジタル表示６０が格納される上位
ビット６１および延長すなわち下位のビット６２に分割
できる。延長表示の延長ビット６２は、図２の出力２２
の極性情報である方向情報６４および図２のカウンタ３
０からの表示３１である補助計数６５の形式で本発明に
より提供される。それゆえ、完全な延長表示６６は、実
際上、カウンタ３０からの延長ビット６２、方向情報２
２および補助計数３１の数だけ左側への見かけ上の移動
を受ける従来のディジタル表示６１を具備する。

【００３６】延長分解能提供のための方法はハードウエ
アにおいてまたはマイクロプロセッサ機能のいずれかで
実施され得る。ハードウエア実施物が、延長表示の延長
されたすなわち下位のビット６２により提供されるビッ
ト延長により増大される６１として第１の入力を有する
２入力加算器を具備するであろう。増大(gain)機能は複
数ビット移動を行うのと同程度に簡単に実行できる。加
算器への第２の入力はカウンタ３０からの補助計数３１
であろう。ビット２２の極性または方向情報は補助計数
の加え合わせまたは差し引きが起こるかどうかを単に指
図する。実際面において、論理はもし差し引きが要求さ
れたならば第２入力を変化するであろう。たとえば、も
し極性または方向情報ビット２２が差し引きを指示すれ
ば、第２入力の２の補数に１を加えたものが加え合わさ
れ得る。加算器の出力に現れる加え合わせの結果はアナ
ログ入力の真の延長ディジタル表示として直接使用され
る。

【００３７】図２の補助計数３１は３２の従来計数と加
え合わされるかまたは差し引かれる。ところで、図４の
延長表示６６の上位ビット６１は、実際上、延長ビット
６２の数だけ左側へ見かけ上移動された従来表示６０で
ある。一例として、もし３２の計数が１０進の１００で
ありそして延長表示６６により加え合わされる延長ビッ
ト６２の数が４であれば、従来表示は４ビットだけ左側
へ見かけ上移動されそして１０進の１６００と考えられ
る。もし補助計数３１が５でありそしてそれが従来表示
６０から差し引かれたとき、延長表示６６の結果は十進
の１５９５であろう。

【００３８】ハードウエア回路できるだけ小さく維持す
るために、マイクロプロセッサが上述の機能を実行する
のに使用されよう。延長表示６６はマイクロプロセッサ
に読み取られる。場所６４の方向情報のビット試験が、
加え合わせまたは差し引きが起こるかどうかを指図す
る。計数３２からの最初の値は、６３および６４の場所
についてのゼロでＡＮＤ機能により高位ビットをマスク
する。第１の値はロードされそして、極性または方向情
報ビット６４により指示されるごとく、第２の値の加え
合わせまたは差し引きが起こる。この結果はアナログ入
力の真の延長ディジタル表示である。

【００３９】シグマ−デルタ形変換器の分解能を延長す
る本発明技術を使用する別の利益が、延長分解能技術
は、従来のシグマ−デルタ形変換器の電力消費と比較し
て主たる電力の節約を許容することである。要求される
固定分解能の一致が与えられれば動作周波数は本発明の
分解能延長技術の包含により有意に低減され得る。周波
数は特にＣＭＯＳ素子で電力消費に直接関係付けられる
ことがよく知られている。これは主にこれらの素子の容
量性の性質による。たとえば１６の係数だけシグマ−デ
ルタ形変換器の動作周波数を低減することは、ＣＭＯＳ
回路実施例の電力消費をほとんどの同様の係数だけ低減
し、かくして低電力の応用のために非常に魅力的なもの
であろう。それゆえ、従来のシグマ−デルタ形方法に優
る本発明が有する一つの利益が、分解能の損失なく低電
力消費部品の使用を許容することである。

【００４０】既存の方法に優る本発明により与えられる
改善を明確にするために、３つの試験を４ビットの分解
能延長でランした。最初の２つの試験は100000サイクル
の従来のシグマ−デルタ形期間を有した。構成はプラス
／マイナス５ボルトのアナログ入力スパン（V_ref＝５
Ｖ）を有しそしてディジタルフィルタリングのためのア
ップカウンタを使用した。

【００４１】最初の試験のためのアナログ入力電圧は+3
1/3ボルトであった。従来のシグマ−デルタ形方法だけ
を使用する終了ディジタル表示は100000中83333 であ
り、3.33330000ボルトと相互に関係する。本発明の方法
を適用すると、真の延長ディジタル表示は1600000 中13
33333 であり、3.33333125と相互に関係する。それゆ
え、本発明は従来のシグマ−デルタ形方法よりも１６倍
良好な結果を生じた。

【００４２】２番目の試験において、アナログ入力電圧
は＋２．５ボルトに設定した。従来方法だけを使用する
終了ディジタル表示は100000中75000 であり、＋２．５
ボルトと相互に関係する。真の延長ディジタル表示は16
00000 中1200000 であり、＋２．５ボルトと相互に関係
する。それゆえ、従来方法が偶然正しい結果を生じたと
きでさえ、本発明も同様に正しい結果を生ずる。

【００４３】第３番目の試験において、分解能延長のた
めの本発明の使用はサイクルの１／１６で最初の試験例
と同様の結果を生じた。アナログ入力電圧は+3 1/3ボル
トに設定されそして従来のシグマ−デルタ形期間は6250
サイクルに設定された。従来方法だけを使用する終了デ
ィジタル表示は6250中5208であり、＋3.3328と相互に関
係する。真の延長ディジタル表示は100000中83333 であ
り、＋3.3333と相互に関係する。それゆえ、本発明は従
来のシグマ−デルタ形方法よりも１６倍良好な結果を再
び生じた。周波数は最初の試験例のランよりも１６分の
１低かったが、それでも第３試験で本発明は第１試験に
おける従来方法と等価な性能結果を発生した。

【００４４】本発明の別の利益が、アナログ入力がその
間接続されているところの時間期間は従来のシグマ−デ
ルタ形回路の変換期間にとどまり、それゆえ、選択され
る時間期間のための雑音の拒否は妥協されないことであ
る。換言すれば、本発明は、ライン周波数など関心のあ
る雑音周期の倍数に等しい変換期間設定により得られる
従来変換器の雑音拒否特性を維持する。

【００４５】本発明の別の特徴が分解能延長を較正する
方法である。たとえば集積回路チップの形式のごとく、
図２の回路の製造中、製造者は所定の容量比の要求に従
ってブロック１２および１３のキャパシタの容量を選択
する。ところで、製造者は、一定の許容差内で所定の比
と整合できるのみである。加えて、浮遊容量、少量の電
荷損失およびスイッチドキャパシタ積分回路の物理構成
に固有の他の理想的でない特性がキャパシタ１２および
１３の所定比およびキャパシタの大きさを含むチップ製
造におけるいくつかの因子に基づいて重大となる。

【００４６】一般に、本発明により付加される延長ビッ
ト６２が多ければ、補助計数６５に対し理想的ではない
特性の影響がより重大となる。少数の延長ビットの使用
は補助計数に対する非理想的なものの影響をおそらく無
視できるものにするであろう。ところが、本発明におい
て多数の数の延長ビットの使用が所望されまたは要求さ
れ得る。この場合において、本発明の一定の応用のため
解決される必要があろう非単調的そして逸失的(missin
g) なコード性能が生じ得る。

【００４７】本発明の回路が動作状態であるとき、後述
する較正手続がこれら非理想的な特性影響の実質的な除
去のため使用され得る。較正手続は補助計数範囲の方向
ビットに基づく補助計数スケール係数を発生させる。こ
の場合において、別個の較正スケール係数が２方向に適
用できよう。

【００４８】所定のアナログ入力電圧が端子２３、２４
に適用される。アナログ入力電圧は補助計数６５に本当
に単調的な、換言すれば逸失的でないコード応答を提供
すべく緩慢に増大される。「単調的」という用語は、補
助計数に逸失コードがないことを意味するために本明細
書では使用されている。関連の方向ビット値が注記され
そして補助計数６５はゼロから始めてモニターされる。
ディジタル表示６３は、補助計数がそのフルスパン値に
到達した後までずっと変化すべきでない。較正スパン値
は、ディジタル表示が次の値に変化する直前の補助計数
に１を加えたものとして定義される。

【００４９】補助計数の較正スケール係数が、既知の所
望される所定の補助計数スパンを較正スパンにより割る
ことにより決定される。このスケール係数は、補助計数
を較正された補助計数に調整するための乗数として引き
続き使用される。この方法は、所定の減少入力電圧の使
用により、他の関連の方向補助計数範囲について較正ス
ケール係数の決定のため類似した態様で使用される。較
正された補助計数は、本発明の実施例において上述した
ごとき計算において補助計数の代わりに使用される。

【００５０】上記較正方法に対する改善と変更は、種々
の較正スケール係数を所定のディジタル表示６０の範囲
および／または温度または集積回路チップの物理的特性
に影響し得る他の因子に関係付けることを含む。所望さ
れる補助計数範囲よりも広い計数範囲が可能な補助カウ
ンタ３０を有することは、補助計数６５の計数よりも上
のならびに下の計数の較正を許容するであろう。

【００５１】本発明の別の実施例が、キャパシタブロッ
ク１３に類似の第４のキャパシタブロックを有すること
を含む。ところで、第４のキャパシタブロックは、プラ
ス／マイナス８の計数延長中１／２など一延長計数の小
数に基づく比を有する。それゆえ、この場合において、
第４のキャパシタブロックのためのキャパシタ値は基準
キャパシタの１／１６であろう。この第４のキャパシタ
ブロックは、分解能延長機能動作の初期サイクルの間の
みキャパシタブロック１３と置換しそしてこれとほとん
ど同様に適用され、それにより、補助計数に、補助カウ
ンタのために等価物０．５を生じそして切り上げ機能を
生ずる１／２の計数偏倚を与える。

【００５２】本発明の好ましい実施例の叙述は網羅的な
ものではなく単なる例示であることに注意されたい。当
業者であれば、請求の範囲に記載の本発明の精神または
その技術思想から逸脱することなく種々の付加、削除ま
たは変更を行うことができるであろう。

【図面の簡単な説明】

【図１】従来技術のシグマ−デルタ形アナログ−ディジ
タル変換器のブロック図である。

【図２】図１の従来のシグマ−デルタ形アナログ−ディ
ジタル変換器部分に、変換器により提供される変換の分
解能を延長するための本発明による追加の回路を加え合
わせた典型的な実施を示す模式図である。

【図３】変換および延長分解能動作間のタイミング関係
を図示するタイミング図である。

【図４】分解能延長方法および装置のために構成される
ディジタル表示のブロック形式を示す模式図である。

【符号の説明】

１１、１２ キャパシタブロック １７ Ｄ形フリップフロップ ２３、２４ 差分入力 ２５、２６ 基準電圧 ３１ ラッチ ３２ ラッチ ５４ 論理 ７４ ディジタルフィルタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 シグマ−デルタ形アナログ−ディジタル
   変換器入力に存在するアナログ信号の大きさないし振幅
   の変換器出力で延長された表示を得るため、入力および
   出力を有する当該シグマ−デルタ形アナログ−ディジタ
   ル変換器において使用するための方法において、 i. 第１の所定の時間間隔終了時に、変換器入力に存在
   するアナログ信号振幅の延長されないディジタル表示を
   変換器内部に発生し、 ii. 第１の所定時間間隔終了時に、前記非延長ディジ
   タル表示の誤差項を表現するチャージないし電荷を保持
   し、 iii. 第１の所定時間間隔終了時に前記アナログ信号を
   入力から分離し、 iv. 誤差項表現電荷をしてゼロ交差せしめるため、誤
   差項表現電荷に反復適用される電荷の極性を表わす１ビ
   ットを誤差項表現電荷から決定し、 v. 第２の所定時間間隔の間、決定された極性を有する
   ゼロ交差電荷を繰返して誤差項表現電荷に適用し、 vi. 最初の繰返し適用を除き、前記決定された極性を
   もつゼロ交差電荷の繰返し適用の各々を所定の数の計数
   ビットで計数し、誤差項表現電荷がゼロと交差するとき
   計数を終了し、 vii. 計数終了時に、極性および繰返し適用の計数を前
   記非延長ディジタル表示に追加し、 viii. 計数終了時に前記非延長ディジタル表示を、 ａ） 前記非延長表示を、前記所定数の計数ビットおよ
   び前記決定極性のための１ビットだけ見かけ上移動し、 ｂ） もし前記極性が一つの方向にあれば、前記計数終
   了時の前記繰返し適用の計数を前記非延長ディジタル表
   示物に加え合わせるかまたは ｃ） もし前記極性が反対の方向にあれば、前記計数終
   了時の前記繰返し適用の計数を前記非延長ディジタル表
   示から差し引き、変換器出力に前記の延長されたディジ
   タル表示を得ることにより、延長する諸段階を具備する
   方法。
2. 【請求項２】 前記変換器は変換手段を具備しそして第
   １の所定の時間間隔終了時に、変換器入力に存在のアナ
   ログ信号振幅の延長されないディジタル表示を変換器内
   部に発生する段階は、前記アナログ信号振幅と所定量の
   基準電荷を繰返し前記変換手段に適用することを含み、
   前記所定の基準電荷量に対し所定の割合で所定量の前記
   ゼロ交差電荷を選択する段階を具備する請求項１の方
   法。
3. 【請求項３】 前記繰返し適用の計数が、以下の i. 変換器入力に存在する前記アナログ信号振幅を所定
   振幅に設定し、 ii. 前記所定振幅を緩慢に増大し、 iii. 前記繰返し適用計数を単一のそして単調的な増分
   以外の遷移のためにモニターし iv. 前記単一かつ単調的増分以外の遷移が前記繰返し
   適用計数が所定数の計数ビット全てを満たす前に生じた
   ときは、増大する連続的な延長スパンを前記単一かつ単
   調的増分以外の遷移直前の前記繰返し適用計数として画
   定するとともに、前記所定数の計数ビット全てが、前記
   単一かつ単調的増分以外の遷移が前記所定数の計数ビッ
   ト全てが満たされる前に生ずることなく、満たされたと
   きは、前記増大する連続的な延長スパンを前記繰返し適
   用計数に１を加えたものとして画定し、 v. 前記所定数の計数ビット全てが満たされたときの前
   記繰返し適用計数に１を加えたものを前記増大する連続
   的な延長スパンにより割ったものとして増大スパン係数
   を計算し、 vi. 前記所定のアナログ入力電圧を緩慢に減少し、 vii. 前記繰返し適用計数を単一のそして単調的な減少
   以外の遷移のためにモニターし、 viii. 前記単一かつ単調的減少以外の遷移が前記繰返し
   適用計数が所定数の計数ビット全てを満たす前に生じた
   ときは、減少する連続的な延長スパンを前記単一そして
   単調的な減少以外の遷移直前の前記繰返し適用計数とし
   て画定するとともに、前記所定数の計数ビット全てが、
   前記単一かつ単調的減少以外の遷移が前記所定数の計数
   ビット全てが満たされる前に生ずることなく、満たされ
   たときは、前記の減少する連続的な延長スパンを前記繰
   返し適用計数に１を加えたものとして画定し、 v. 前記所定数の計数ビット全てが満たされたときの前
   記繰返し適用計数に１を加えたものを前記減少する連続
   的延長スパンにより割ったものとして減少スパン係数を
   計算し、 x. 前記決定された極性が正のとき、前記計数終了時の
   前記繰返し適用計数に前記増大スパン係数を掛け合せる
   ことにより、または前記決定された極性が負のとき、前
   記減少スパン係数を掛け合せることにより、前記計数が
   終了したときの較正された繰返し適用計数を計算する諸
   段階を具備する方法を使用して較正される請求項１の方
   法。
4. 【請求項４】 シグマ−デルタ形アナログ−ディジタル
   変換器入力に存在するアナログ信号の大きさないし振幅
   の変換器出力で延長された表示を得るため、入力および
   出力を有するシグマ−デルタ形アナログ−ディジタル変
   換器において使用するための装置において、 i. 第１の所定の時間間隔終了時、変換器入力に存在す
   るアナログ信号振幅の延長されないディジタル表示を変
   換器内部に発生するための手段と、 ii. 第１の所定時間間隔終了時に、前記非延長ディジ
   タル表示の誤差項を表現するチャージないし電荷を保持
   するための手段と、 iii. 第１の所定時間間隔終了時にアナログ信号を入力
   から分離するための手段と、 iv. 誤差項表現電荷をしてゼロ交差せしめるため、誤
   差項表現電荷に反復適用される電荷の極性を表わす１ビ
   ットを決定するため誤差項表現電荷に応答する手段と、 v. 第２の所定時間間隔の間、決定された極性を有する
   ゼロ交差電荷を繰返して誤差項表現電荷に適用するため
   の手段と、 vi. 最初の繰返し適用を除き、決定極性をもつゼロ交
   差電荷の繰返し適用の各々を所定の数のビットで計数す
   る手段であって、誤差項表現電荷がゼロと交差するとき
   計数を終了する当該計数手段と、 vii. 前記極性および繰返し適用の計数を前記非延長デ
   ィジタル表示に追加するため、計数を終了した前記計数
   手段に応答する手段と、 viii. 前記非延長ディジタル表示を延長するため、計数
   を終了した前記計数手段に応答する手段であって、 ａ） 最初、前記非延長表示を、前記所定の数の計数ビ
   ットおよび前記決定極性のための１ビットだけ所定の方
   向に見かけ上移動し、 ｂ） もし前記極性が一つの方向にあれば、前記計数終
   了時の前記繰返し適用の計数を前記非延長ディジタル表
   示に加え合わせることにより、または ｃ） もし前記極性が反対の方向にあれば、前記計数終
   了時の前記繰返し適用の計数を前記非延長ディジタル表
   示物から差し引き、変換器出力に延長されたディジタル
   表示を得る前記延長手段とを具備する装置。
5. 【請求項５】 前記変換器は変換手段を具備しそして第
   １の所定の時間間隔終了時に変換器入力にあるアナログ
   信号振幅の延長されないディジタル表示を変換器内部に
   発生する手段が、前記アナログ信号振幅と所定量の基準
   電荷を繰返し前記変換手段に適用する手段を含み、前記
   所定の基準電荷量に対し所定の割合で所定量の前記ゼロ
   交差電荷が選択される請求項４の装置。
6. 【請求項６】 前記装置が、 i. 変換器入力に存在する前記アナログ信号振幅を所定
   振幅に設定するための手段と、 ii. 前記所定振幅を緩慢に増大するための手段と、 iii. 前記繰返し適用計数を単一のそして単調的な増分
   以外の遷移のためにモニターするための手段と、 iv. 前記単一のそして単調的な増分以外の遷移が前記
   繰返し適用計数が所定数の計数ビット全てを満たす前に
   生じたときは、増大する連続的延長スパンを前記単一か
   つ単調的増分以外の遷移直前の前記繰返し適用計数とし
   て画定するとともに、前記所定数の計数ビット全てが、
   前記単一かつ単調的増分以外の遷移が前記所定数の計数
   ビット全てが満たされる前に生ずることなく、満たされ
   たときは、前記増大する連続的な延長スパンを前記繰返
   し適用計数に１を加えたものとして画定するための手段
   と、 v. 前記所定数の計数ビット全てが満たされたときの前
   記繰返し適用計数に１を加えたものを前記増大する連続
   的延長スパンにより割ったものとして増大するスパン係
   数を計算するために、前記増大する連続的延長スパンに
   応答する手段と、 vi. 前記所定のアナログ入力電圧を緩慢に減少する手
   段と、 vii. 前記繰返し適用計数を単一のそして単調的な減少
   以外の遷移のためにモニターする手段と、 viii. 前記単一かつ単調的減少以外の遷移が前記繰返し
   適用計数が所定数の計数ビット全てを満たす前に生じた
   ときは、減少する連続的延長スパンを前記単一かつ単調
   的減少以外の遷移直前の前記繰返し適用計数として画定
   するとともに、前記所定数の計数ビット全てが、前記単
   一かつ単調的減少以外の遷移が前記所定数の計数ビット
   全てが満たされる前に生ずることなく、満たされたとき
   は、前記減少する連続的な延長スパンを前記繰返し適用
   計数に１を加えたものとして画定するための手段と、 ix. 前記所定数の計数ビット全てが満たされたときの前
   記繰返し適用計数に１を加えたものを前記減少する連続
   的延長スパンにより割ったものとして減少するスパン係
   数を計算するための手段と、 x. 前記決定された極性が正のとき、前記計数手段が計
   数を終了したときの前記繰返し適用計数に前記増大スパ
   ン係数を掛け合せることにより、または前記決定された
   極性が負のとき、前記減少スパン係数を掛け合せること
   により、較正された繰返し適用計数を計算するため、計
   数を終了した前記計数手段に応答する手段とを具備する
   別途の装置によって較正される請求項４の装置。