JPH07287700A

JPH07287700A - コンピュータ・システム

Info

Publication number: JPH07287700A
Application number: JP5118660A
Authority: JP
Inventors: Paul Amba Wilkinson; ポール・アンバ・ウィルキンソン; Norman Barker Thomas; トマス・ノーマン・バーカー; James W Dieffenderfer; ジェームズ・ウォレン・ディーフェンデルファー; M Koch Peter; ピーター・マイケル・コッヘ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-05-22
Filing date: 1993-05-20
Publication date: 1995-10-31

Abstract

(57)【要約】【目的】本発明の目的は、ＳＩＭＤとＳＩＭＩＭＤを
含む様々なモードで動作できる並列アレイ・マシンを提
供することである。【構成】プロセッサのＳＩＭＤアレイ内のすべての要
素が、アレイ制御装置からコマンドのストリームを受け
取る。複数の機構により、ピケットと称する個々の処理
要素を有するアレイ・マシンが、ＳＩＭＤコマンドの一
部を、それ自体の独自の方法で解釈できるようになり、
各ピケットにある程度のローカル自律性が与えられる。
その結果もたらされる能力により、ピケットは、ＳＩＭ
ＩＭＤと称するモードで命令を実行できるようになる。
その結果もたらされるもう１つの能力により、浮動小数
点命令実行の性能が、大きく向上する。さらに別の能力
が、様々な有用な形でのピケットのグループ化をもたら
し、これによって、あるグループがドーズしている間に
別のグループがＳＩＭＤ命令を実行していられるように
なる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータおよびコ
ンピュータ・システムに関し、具体的には、プロセッサ
のアレイ、ならびにローカル自律性を有するピケットか
ら形成されたアレイを有する、本明細書でＳＩＭＩＭＤ
マシンと称するマシンとして機能して、データのアレイ
を実行することのできるプロセッサのアレイに関する。

【０００２】

【従来の技術】はじめに、本明細書で用いられる用語に
ついて説明する。

【０００３】・ＡＬＵＡＬＵとは、プロセッサの演算論理機構部分である。

【０００４】・アレイアレイとは、１次元または多次元における要素のアレイ
を指す。アレイは、順番に並べた１組のデータ項目（ア
レイ要素）を含むことができるが、ＦＯＲＴＲＡＮのよ
うな言語では、それらのデータ項目は単一の名前で識別
される。他の言語では、順番に並べた１組のデータ項目
の名前は、すべて同じ属性を持つ順番に並べた１組のデ
ータ要素を指す。プログラム・アレイでは、一般に数ま
たは次元属性によって次元が指定される。アレイの宣言
子でアレイの各次元のサイズを指定する言語もあり、ア
レイがテーブル内の要素のアレイとなっている言語もあ
る。ハードウェア的な意味では、アレイは、大規模並列
アーキテクチャにおいて全体として同一な構造（機能要
素）の集合体である。データ並列コンピュータ処理にお
けるアレイ要素は、動作を割り当てることができ、並列
状態のとき、それぞれ独立にかつ並列に必要な動作を実
行できる要素である。一般に、アレイは処理要素の格子
と考えることができる。アレイの各セクションに区分デ
ータを割り当てることにより、区分データを規則的な格
子パターン内で移動することができる。ただし、データ
に索引を付け、あるいはデータをアレイ中の任意の位置
に割り当てることが可能である。

【０００５】・アレイ・ディレクタアレイ・ディレクタとは、アレイの制御プログラムとし
てプログラミングされる単位である。アレイ・ディレク
タは、アレイとして配列された機能要素のグループのマ
スタ制御プログラムとしての機能を果す。

【０００６】・アレイ・プロセッサアレイ・プロセッサには主として、複数命令複数データ
方式（ＭＩＭＤ）と単一命令複数データ方式（ＳＩＭ
Ｄ）との２種類がある。ＭＩＭＤアレイ・プロセッサで
は、アレイ中の各処理要素が、それ自体のデータを使っ
てそれ自体の固有の命令ストリームを実行する。ＳＩＭ
Ｄアレイ・プロセッサでは、アレイ中の各処理要素が、
共通の命令ストリームを介して同一の命令に限定され
る。ただし、各処理要素に関連するデータは固有であ
る。本発明の好ましいアレイ・プロセッサには他にも特
徴がある。本明細書では、これをＡＰＡＰと呼び、ＡＰ
ＡＰという略語を使用する。

【０００７】・非同期非同期とは、規則的な時間関係がないことである。すな
わち、各機能の実行間の関係が予測不能であり、各機能
の実行間に規則的または予測可能な時間関係が存在しな
い。制御状況では、制御プログラムは、データが、アド
レスされている遊休要素を待っているとき、制御が渡さ
れる位置にアドレスする。このため、諸動作が、どの事
象とも時間が一致しないのに順序通りのままとなる。

【０００８】・ＢＯＰＳ／ＧＯＰＳＢＯＰＳまたはＧＯＰＳは、１秒当たり１０億回の動作
という同じ意味の略語である。ＧＯＰＳを参照された
い。

【０００９】・回線交換／蓄積交換これらの用語は、ノードのネットワークを介してデータ
・パケットを移動するための２つの機構を指す。蓄積交
換は、データ・パケットを各中間ノードで受信し、その
メモリに格納してから、その宛先に向かって転送する機
構である。回線交換は、中間ノードに、その入力ポート
を出力ポートに論理的に接続するよう指令して、データ
・パケットが、中間ノードのメモリに入らずに、ノード
を直接通過して宛先に向かうことができるようにする機
構である。

【００１０】・クラスタクラスタとは、制御ユニット（クラスタ制御装置）と、
それに接続されたハードウェア（端末、機能ユニット、
または仮想構成要素）とから成るステーション（または
機能ユニット）である。本明細書では、クラスタは、ノ
ード・アレイとも称するプロセッサ・メモリ要素（ＰＭ
Ｅ）のアレイを含む。通常、クラスタは５１２個のＰＭ
Ｅ要素を有する。

【００１１】本発明の全ＰＭＥノード・アレイは、それ
ぞれ１つのクラスタ制御装置（ＣＣ）によってサポート
される１組のクラスタから成る。

【００１２】・クラスタ制御装置クラスタ制御装置とは、それに接続された複数の装置ま
たは機能ユニットの入出力動作を制御する装置である。
クラスタ制御装置は通常、ＩＢＭ３６０１金融機関通
信制御装置におけるように、該ユニットに格納され、そ
こで実行されるプログラムの制御を受けるが、ＩＢＭ
３２７２制御装置におけるように、ハードウェアで完全
に制御可能である。

【００１３】・クラスタ・シンクロナイザクラスタ・シンクロナイザとは、あるクラスタのすべて
または一部分の動作を管理して、諸要素の同期動作を維
持し、各機能ユニットがプログラムの実行と特定の時間
関係を維持できるようにする機能ユニットである。

【００１４】・制御装置制御装置とは、相互接続ネットワークのリンクを介した
データおよび命令の伝送を指令する装置である。制御装
置の動作は、制御装置が接続されたプロセッサによって
実行されるプログラム、または制御装置内で実行される
プログラムによって制御される。

【００１５】・ＣＭＯＳＣＭＯＳとは、相補型金属酸化膜半導体技術の略語であ
る。これは、ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）の製造に広く使用されている。ＮＭＯＳ
は、ダイナミック・ランダム・アクセス・メモリの製造
に使用されるもう１つの技術である。本発明では相補型
金属酸化膜半導体の方を使用するが、拡張並列アレイ・
プロセッサ（ＡＰＡＰ）の製造に使用する技術によっ
て、使用される半導体技術の範囲が制限されることはな
い。

【００１６】・ドッティングドッティングとは、物理的な接続によって３本以上のリ
ード線を結合することを指す。たいていのバックパネル
・バスではこの接続方法を使用している。この用語は、
過去のＯＲＤＯＴＳと関係があるが、ここでは、非常
に単純なプロトコルによってバス上に結合できる複数の
データ源を識別するのに使用する。

【００１７】本発明における入出力ジッパの概念を用い
て、あるノードに入る入力ポートが、あるノードから出
る出力ポート、またはシステム・バスからくるデータに
よって駆動できるという概念を実施することができる。
逆に、あるノードから出力されるデータは、別のノード
およびシステム・バスへの入力として使用できる。シス
テム・バスと別のノードへのデータ出力は、同時には実
行されず、別のサイクルで実行されることに留意された
い。

【００１８】ドッティングは、それを利用することによ
り２ポート式のＰＥまたはＰＭＥまたはピケットを様々
な編成のアレイに使用できる、Ｈ−ＤＯＴの議論で使用
されている。２次元メッシュおよび３次元メッシュ、ベ
ース２Ｎキューブ、スパース・ベース４Ｎキューブ、ス
パース・ベース８Ｎキューブを含めて、いくつかのトポ
ロジーが議論されている。

【００１９】・ＤＲＡＭＤＲＡＭとは、コンピュータが主記憶装置として使用す
る共通記憶装置であるダイナミック・ランダム・アクセ
ス・メモリの略語である。ただし、ＤＲＡＭという用語
は、キャッシュとして、または主記憶装置ではないメモ
リとして使用するのにも適用できる。

【００２０】・浮動小数点浮動小数点数は、固定小数部すなわち小数部と、約束上
の基数または基底に対する指数部の２つの部分で表され
る。指数は、１０進小数点の実際の位置を示す。典型的
な浮動小数点の表記法では、実数０．０００１２３４は
０．１２３４−３と表される。ここで、０．１２３４は
小数部であり、−３は指数である。この例では、浮動小
数点基数または基底は１０であり、暗示的な１より大き
な正の固定整数基底を表す。浮動小数点表示で明示的に
示される、あるいは浮動小数点表示で指数部で表される
指数でこの基底をべき乗し、次に小数部を掛けると、表
される実数が求められる。数字リテラルは、浮動小数点
表記法で表すことも実数で表すこともできる。

【００２１】・ＦＬＯＰＳこの用語は、１秒当たりの浮動小数点命令数を指す。浮
動小数点演算には、ＡＤＤ（加算）、ＳＵＢ（減算）、
ＭＰＹ（乗算）、ＤＩＶ（除算）と、しばしばその他の
多くの演算が含まれる。１秒当たり浮動小数点命令数と
いうパラメータは、しばしば加算命令または乗算命令を
使って算出され、一般に５０／５０ミックスとみなすこ
とができる。演算には、指数部、小数部の生成と、必要
な小数部の正規化が含まれる。本発明では、３２ビット
または４８ビットの浮動小数点フォーマットを扱うこと
ができる（これより長くてもよいが、そのようなフォー
マットはミックスではカウントしなかった）。浮動小数
点演算を固定小数点命令（正規またはＲＩＳＣ）で実施
する際には、複数の命令が必要である。性能を計算する
際に１０対１の比率を使用する人もあれば、比率を６．
２５にした方が適切であることを示す研究もある。アー
キテクチャごとに比率が異なる。

【００２２】・機能ユニット機能ユニットとは、ある目的を達成できる、ハードウェ
ア、ソフトウェア、あるいはその両方のエンティティで
ある。

【００２３】・ＧバイトＧバイトとは１０億バイトを指す。Ｇバイト／秒は、１
秒当たり１０億バイトということになる。

【００２４】・ＧＩＧＡＦＬＯＰＳ１秒当たり１０⁹個の浮動小数点命令

【００２５】・ＧＯＰＳおよびＰＥＴＡＯＰＳＧＯＰＳまたはＢＯＰＳは、１秒当たり１０億回の演算
という同じ意味を持つ。ＰＥＴＡＯＰＳは、現在のマシ
ンの潜在能力である１秒当たり１兆回の演算という意味
である。本発明のＡＰＡＰマシンでは、これらの用語
は、１秒当たり１０億個の命令数を意味するＢＩＰ／Ｇ
ＩＰとほぼ同じである。１つの命令で複数の演算（すな
わち、加算と乗算の両方）を実行できるマシンもある
が、本発明ではそのようにはしない。また、１つの演算
を実行するのに多数の命令を要する場合もある。たとえ
ば、本発明では複数の命令を使って、６４ビット演算を
実行している。しかし、演算をカウントする際、対数演
算のカウントは行わなかった。性能を記述するにはＧＯ
ＰＳを使用する方が好ましいが、それを一貫して使うこ
とはしなかった。ＭＩＰ／ＭＯＰ、その上の単位として
ＢＩＰ／ＢＯＰ、およびＭｅｇａＦＬＯＰＳ／Ｇｉｇａ
ＦＬＯＰＳ／ＴｅｒａＦＬＯＰＳ／ＰｅｔａＦＬＯＰＳ
が使用される。

【００２６】・ＩＳＡＩＳＡとは、ＳｅｔＡｒｃｈｉｔｅｃｔｕｒｅ（アー
キテクチャ設定）命令を意味する。

【００２７】・リンクリンクとは、物理的または論理的要素である。物理的リ
ンクは要素またはユニットを結合するための物理接続で
あり、一方コンピュータ・プログラミングにおけるリン
クは、プログラムの別々の部分間で制御およびパラメー
タのやり取りを行う命令またはアドレスである。多重シ
ステムでは、実アドレスまたは仮想アドレスで識別され
るリンクを識別するプログラム・コードによって指定さ
れる、２つのシステム間の接続がリンクである。したが
って、リンクには一般に、物理媒体、任意のプロトコ
ル、ならびに関連する装置およびプログラミングが含ま
れる。すなわち、リンクは論理的であるとともに物理的
である。

【００２８】・ＭＦＬＯＰＳＭＦＬＯＰＳは、１秒当たり１０⁶個の浮動小数点命令
を意味する。

【００２９】・ＭＩＭＤＭＩＭＤは、アレイ内の各プロセッサがそれ自体の命令
ストリームを持ち、したがって多重命令ストリームを有
し、１処理要素当たり１つずつ配置された複数データ・
ストリームを実行する、プロセッサ・アレイ・アーキテ
クチャを指すのに使用される。

【００３０】・モジュールモジュールとは、離散しており識別可能なプログラム単
位、あるいは他の構成要素と共に使用するように設計さ
れたハードウェアの機能単位である。また、単一の電子
チップに含まれるＰＥの集合体もモジュールと呼ばれ
る。

【００３１】・ノード一般に、ノードとはリンクの接合部である。ＰＥの汎用
アレイでは、１つのＰＥをノードとすることができる。
ノードはまた、モジュールというＰＥの集合体を含むこ
ともできる。本発明では、ノードはＰＭＥのアレイから
形成されており、この１組のＰＭＥをノードと称する。
ノードは８個のＰＭＥであることが好ましい。

【００３２】・ノード・アレイＰＭＥから構成されるモジュールの集合体をノード・ア
レイと呼ぶことがある。これは、モジュールから構成さ
れるノードのアレイである。ノード・アレイは通常、
２、３個より多いＰＭＥであるが、この用語は複数を包
含する。

【００３３】・ＰＤＥＰＤＥとは、偏微分方程式である。

【００３４】・ＰＤＥ緩和解法プロセスＰＤＥ緩和解法プロセスとは、ＰＤＥ（偏微分方程式）
を解く方法である。ＰＤＥを解くには、既知の分野にお
けるスーパー・コンピュータの計算能力の大半を使用
し、したがってこれは緩和プロセスの好例となる。ＰＤ
Ｅ方程式を解く方法は多数あり、複数の数値解法に緩和
プロセスが含まれている。たとえば、ＰＤＥを有限要素
法で解く場合、緩和の計算に大部分の時間が費やされ
る。熱伝達の分野の例を考えてみよう。煙突内に高温の
ガスがあり、外では冷たい風が吹いているとすると、煙
突のレンガ内の温度勾配はどのようになるだろうか。レ
ンガを小さなセグメントとみなし、セグメント間を熱が
どのように流れるかを温度差の関数として表す方程式を
書くと、伝熱ＰＤＥが有限要素問題に変換される。ここ
で、内側と外側の要素を除くすべての要素が室温であ
り、境界セグメントが高温のガスと冷たい風の温度であ
るとすると、緩和を開始するための問題ができあがる。
その後、コンピュータ・プログラムでは、セグメントに
流れ込む、あるいはセグメントから流れ出る熱の量に基
づいて各セグメント内の温度変数を更新することによ
り、時間をモデル化する。煙突における１組の温度変数
を緩和して、物理的な煙突で発生する実際の温度分布を
表すには、モデル中のすべてのセグメントを処理するサ
イクルに何回もかけなければならない。目的が煙突にお
けるガス冷却をモデル化することである場合、諸要素を
気体方程式に拡張しなければならず、そうすると、内側
の境界条件が別の有限要素モデルとリンクされ、このプ
ロセスが続く。熱の流れが隣接するセグメント間の温度
差に依存することに留意されたい。したがって、ＰＥ間
通信経路を使って温度変数を分配する。ＰＤＥ関係が並
列計算にうまく適用できるのは、この隣接接通信パター
ンまたは特性による。

【００３５】・ピケットこれは、アレイ・プロセッサを構成する要素のアレイ内
の要素である。この要素は、データ・フロー（ＡＬＵ
ＲＥＧＳ）、メモリ、制御機構、通信マトリックスのこ
の要素と関連する部分から構成される。この単位は、並
列プロセッサ要素およびメモリ要素と、その制御機構お
よびアレイ相互通信機構の一部から成るアレイ・プロセ
ッサの１／ｎを指す。ピケットは、プロセッサ・メモリ
要素（ＰＭＥ）の１つの形である。本発明のＰＭＥチッ
プ設計プロセッサ論理機構は、関連出願に記載されてい
るピケット論理を実施し、あるいはノードとして形成さ
れたプロセッサ・アレイ用の論理を持つことができる。
ピケットという用語は、処理要素を表す、一般的に使用
されているアレイ用語のＰＥと似ており、好ましくはビ
ット並列バイトの情報をクロック・サイクルで処理する
ための処理要素とローカル・メモリの組合せからなる、
処理アレイの要素である。好ましい実施例は、バイト幅
データ・フロー・プロセッサ、３２バイト以上のメモ
リ、原始制御機構、および他のピケットとの通信機構か
ら構成されている。

【００３６】「ピケット」という用語は、トム・ソーヤ
ーと、彼の白いフェンスに由来している。ただし、機能
的には、軍隊のピケット・ラインと類似性があることも
理解されよう。

【００３７】・ピケット・チップピケット・チップは、単一のシリコン・チップ上に複数
のピケットを含んでいる。

【００３８】・ピケット・プロセッサ・システム（また
はサブシステム）ピケット・プロセッサは、ピケットのアレイと、通信ネ
ットワークと、入出力システムと、マイクロプロセッ
サ、かん詰ルーチン・プロセッサ、およびアレイを実行
するマイクロ制御装置から成るＳＩＭＤ制御装置とから
構成されるトータル・システムである。

【００３９】・ピケット・アーキテクチャピケット・アーキテクチャは、ＳＩＭＤアーキテクチャ
の好ましい実施例であり、次のことを含む複数の多様な
問題に対応できる機能をもつ。 −セット連想処理 −並列数値中心処理 −イメージに類似した物理的アレイ処理

【００４０】・ピケット・アレイピケット・アレイは、幾何的順序で配列されたピケット
の集合体であり、規則正しいアレイである。

【００４１】・ＰＭＥすなわちプロセッサ・メモリ要素ＰＭＥは、プロセッサ・メモリ要素を表す。本明細書で
は、ＰＭＥという用語を、本発明の並列アレイ・プロセ
ッサの１つを形成する、単一のプロセッサ、メモリ、お
よび入出力可能なシステム要素もしくはユニットを指す
のに使用する。ＰＭＥは、ピケットを包含する用語であ
る。ＰＭＥは、プロセッサ、それと結合されたメモリ、
制御インタフェース、およびアレイ通信ネットワーク機
構の一部分から成るプロセッサ・アレイの１／ｎであ
る。この要素は、ピケット・プロセッサにおけるよう
に、正規のアレイの接続性を持つＰＭＥ、あるいは上述
の多重ＰＭＥノードにおけるように、サブアレイの一部
としてのＰＭＥを備えることができる。

【００４２】・経路指定経路指定とは、メッセージを宛先に届けるための物理経
路を割り当てることである。経路の割当てには、発信元
と宛先が必要である。これらの要素またはアドレスは、
一時的な関係または類縁性を持つ。メッセージの経路指
定は、しばしば、割当てのテーブルを参照することによ
って得られるキーに基づいて行われる。ネットワーク内
では、宛先は、リンクを識別する経路制御アドレスによ
って、伝送される情報の宛先としてアドレス指定され
る、任意のステーションまたはネットワークのアドレス
指定可能ユニットである。宛先フィールドは、メッセー
ジ・ヘッダ宛先コードで宛先を識別する。

【００４３】・ＳＩＭＤアレイ内のすべてのプロセッサが、単一命令ストリーム
から、１処理要素当たり１つずつ配置された複数データ
・ストリームを実行するように指令を受ける、プロセッ
サ・アレイ・アーキテクチャ。

【００４４】・ＳＩＭＤＭＩＭＤまたはＳＩＭＤ／ＭＩ
ＭＤＳＩＭＤＭＩＭＤまたはＳＩＭＤ／ＭＩＭＤとは、ある
時間の間ＭＩＭＤからＳＩＭＤに切り換えて複雑な命令
を処理できる二重機能を持ち、したがって２つのモード
を持つマシンを指す用語である。シンキング・マシンズ
社（Thinking Machines, Inc）のコネクション・マシン
（Connection Machine）モデルＣＭ−２をＭＩＭＤマシ
ンのフロント・エンドまたはバック・エンドとして配置
すると、プログラマは、二重モードとも称する、複数の
モードを動作させてある問題の別々の部分を実行するこ
とができた。これらのマシンは、ＩＬＬＩＡＣ以来存在
しており、バスを使用してマスタＣＰＵを他のプロセッ
サと相互接続している。マスタ制御プロセッサは、他の
ＣＰＵの処理に割り込む能力を持つ。他のＣＰＵは、独
立のプログラム・コードを実行できる。割込み中、チェ
ックポイント機能用に何らかの処理が必要である（制御
されるプロセッサの現状況のクローズおよびセーブ）。

【００４５】・ＳＩＭＩＭＤＳＩＭＩＭＤは、アレイ内のすべてのプロセッサが、単
一命令ストリームから、１処理要素当たり１つずつ配置
された複数データ・ストリームを実行するように指令を
受ける、プロセッサ・アレイ・アーキテクチャである。
この構成内では、命令実行を模倣する、各ピケット内の
データ従属演算が、ＳＩＭＤ命令ストリームによって制
御される。

【００４６】これは、ＳＩＭＤ命令ストリームを使用し
て複数命令ストリーム（１ピケット当たり１個）を順序
付けし、複数データ・ストリーム（１ピケット当たり１
個）を実行することの可能な、単一命令ストリーム・マ
シンである。ＳＩＭＩＭＤは、ＰＭＥシステムによって
実行できる。

【００４７】・ＳＩＳＤＳＩＳＤは、単一命令単一データの略語である。

【００４８】・スワッピングスワッピングとは、ある記
憶域のデータ内容を別の記憶域のデータ内容と相互に交
換することをいう。

【００４９】・同期動作ＭＩＭＤマシンにおける同期動作は、各アクションがあ
る事象（通常はクロック）に関係付けられる、動作モー
ドである。この事象は、プログラム・シーケンス中で規
則的に発生する、指定された事象とすることができる。
動作は多数の処理要素にディスパッチされ、それらの処
理要素はそれぞれ独立して機能を実行する。動作が完了
しないかぎり、制御は制御装置に返されない。

【００５０】要求が機能ユニットのアレイに対するもの
である場合、アレイ内の要素に制御装置から要求が出さ
れ、その要素は、制御装置に制御が返される前に動作を
完了しなければならない。

【００５１】・ＴＥＲＡＦＬＯＰＳＴＥＲＡＦＬＯＰＳは、１秒当たり１０¹²個の浮動小数
点命令を意味する。

【００５２】・ＶＬＳＩＶＬＳＩとは、（集積回路に適用される）超大規模集積
の略語である。

【００５３】・ジッパジッパとは、新規に提供される、アレイ構成の通常の相
互接続の外部にある装置からリンクを確立するための機
能である。

【００５４】以下に、本発明の背景となる従来技術につ
いて述べる。エンジニアは、コンピュータの高速化をあ
くなく追求する中で、数百、ときには数千もの低コスト
・マイクロプロセッサを並列にリンクして、スーパー・
スーパーコンピュータを構築し、今日のマシンには手の
負えない複雑な問題を解決しようとしている。そのよう
なマシンは、大規模並列マシンと呼ばれている。本発明
者等は、大規模並列システムを構築するための新規の方
法を開発した。本発明者等が加えた多数の改良は、他の
人々の多数の研究の背景と対比して考察すべきである。
当技術分野の要約は、参照する他の特許出願で行われて
いる。この点については、本発明者等の並列連想プロセ
ッサ・システムに関する関連米国特許出願第６０１５９
４号と拡張並列アレイ・プロセッサ（ＡＰＡＰ）に関す
る関連米国特許出願を参照されたい。特定の応用例にも
っとも適合するアーキテクチャを選択するにはシステム
のトレードオフが必要であるが、満足のいく解決策はこ
れまでに１つもない。本発明の概念を用いると、解決策
の実現が容易になる。

【００５５】ピケットの最初の記述は、関連特許である
米国特許出願第６１１５９４号明細書で行われた。同明
細書および上述の関連特許出願明細書に、背景技術とみ
なされる多数の参照文献が論じられている。本発明の概
念は、プロセッサのアレイ内に、それぞれデータ・フロ
ー（ＡＬＵとＲＥＧ）、メモリ、制御論理機構、およ
び、ピケットに関連する通信マトリックスのうちでプロ
セッサ・アレイのピケット間での相互通信を可能にする
部分を含む、ピケットを設けることが望ましいというこ
とである。便宜上、関連特許出願明細書の「従来の技
術」の項を参照する。

【００５６】本明細書は、ＳＩＭＤマシンのアレイ内で
の、従来の意味での処理要素またはピケットの使用を対
象とする。ＳＩＭＤマシンは、何年も前から存在する
が、従来技術であるそのようなマシンの１つを、本明細
書の図１に示す。米国特許出願第０７／２５０５９５号
の継続出願である関連米国特許出願第０７／５１９３３
２号明細書に記載の従来技術では、高価で複雑なＭＩＭ
Ｄプロセッサに頼らずに並列処理能力をよりよく利用で
きるようにするために、柔軟度を高めた処理要素の多次
元アレイが記述されている。上記出願は、元来は欧州特
許出願第８８／３０７８８５／８８−Ａ号として１９８
９年５月３日に初めて公表された。この明細書に記載さ
れたシステムは、様々な並列処理要素内の制御論理機構
を接続するバスに沿って、ローカル・ビット直列実行用
の大域命令を送り、変更済みのビットが復号されるロー
カル・ビット線上で使用できるように、大域命令の選択
されたビットをプログラム的に変更する。

【００５７】次に、背景技術として検討できる当技術分
野の他のアレイ方式について述べる。

【００５８】米国特許第４７３６２９１号明細書では、
データのアレイの高速処理を実行するアレイ変形プロセ
ッサが論じられている。これは、地震分析の領域でのＦ
ＦＴアルゴリズムの実行用にとくに最適化されている。
この特許の焦点は、１５台もの異なる装置によって共用
される、バルク・メモリとシステム制御バスである。各
装置は、書込み可能な制御記憶域、プログラム・メモ
リ、制御ユニットおよび、１５台の装置のそれぞれに独
自の特徴を与える装置依存ユニットを有する。この特許
は、アレイ変形プロセッサに関するものであるが、この
ようなプロセッサ自体は、必ずしもプロセッサ並列アレ
イを利用する必要はなく、上記特許にはその旨の記述が
ない。アレイの変形は、本明細書と関連特許出願明細書
に記載のシステムによって行えることに留意されたい。
ただし、この特許明細書に記載のプロセッサは、その代
わりに、複雑な逐次繰返しの形でデータのアレイを処理
する、複数のサブユニット（またはステージ）を有す
る。これは、各サブユニットがデータのアレイの１要素
を取り、多数のプロセッサ内でデータを並列に処理する
という、本発明のＳＩＭＤプロセッサのアレイと異な
る。

【００５９】米国特許第４８３１５１９号明細書では、
左右へのプロセッサ間接続を有し、その結果、１６ビッ
トのプロセッサ要素（ＰＥ）を隣同士で接続して、様々
なデータ・フォーマットに効果的に適応できるようにな
った、ＳＩＭＤアレイ・プロセッサを論じている。たと
えば、６４ビットの浮動小数点ワードは、連続するＰＥ
によって処理され、その際に、高位のＰＥが指数部を処
理し、他の３つが連動されて４８ビットの小数部を処理
する。制御と繰上り／借りをＰＥ間で連結すると、これ
が達成できる。１チップに、１６個のデータ用１６ビッ
トＰＥ、２個のアドレス生成用ＰＥおよび２個の予備Ｐ
Ｅを含むことができる。この特許の入出力は、４レベル
信号手法を使用して、２つの論理信号を１つのピンに組
み合わせ、２本の信号線の論理状態に応じて４つの異な
る電圧のうちの１つを生成することができる。

【００６０】この特許では、制御機能または制御装置機
能を提供しなければならないが、それに関してはほとん
ど言及されていない。ただし、このアレイには、様々な
サイズのデータに作用するためにＰＥをどうグループ化
するかを定義する大域ＭＡＳＫ（マスク）と、あるネス
トのマスタＰＥから右側のスレーブＰＥへ伝播するロー
カルＮＥＳＴ（ネスト）制御が供給される。明らかにこ
のＰＥは、それがどのグループに属するのかを判断でき
ず、またどの処理も、ＰＥが処理中の、ＮＥＳＴ制御以
外のデータに基づくという意味でのローカル自律性を有
していない。この特許明細書には、隣接するＰＥ同士を
連結して単一のプロセッサとして動作させることによっ
て、１６ビット、３２ビットおよび６４ビットのデータ
幅を処理するようにチップ内で水平に拡張できる、ＳＩ
ＭＤチップ用の可能な設計が記載されている。したがっ
て、これは、メモリと論理機構を同一チップ上に有する
本発明のピケット・マシンの開発後に実施できるなんら
かの概念に適用できるとみなすこともでき、したがっ
て、これによって本発明の概念が拡張されることにな
る。並列処理要素を１チップ上に設けることが可能であ
る。ただし、この特許明細書では、処理要素をどのよう
に組み合わせれば、ある処理要素が参加要素であるか否
かをその処理要素が知るまたは判断できるようになるか
は示されていない。この特許明細書では、グループ化が
大域制御ＭＡＳＫによって指示される。本発明を理解し
た後にこの特許を検討すれば、ローカル自律性の能力が
ないことが明らかになろう。

【００６１】米国特許第４７４８５８５号明細書は、並
列プロセッサの諸要素をセグメントに割り当てて、様々
な長さのデータに適応させる機構を論じている。これ
は、米国特許第４８３１５１９号明細書に類似してい
る。ただし、この明細書は、より長いワード長の処理を
得るために互いに連結された単一プロセッサのグループ
に関するものである。各単一プロセッサは、マイクロプ
ロセッサ、ＡＬＵ、レジスタ（ＲＥＧ）等を有するとい
う点で、完全である。この特許の明白な教示は、複数の
単一プロセッサを互いにロック・ステップして、幅広の
データ・ワードに作用することができることである。セ
グメント化の制御は、大域制御により組合せコードと大
域条件コードを使って行われているように見える。ＭＩ
ＭＤアレイとしてこの特許は、ＳＩＭＤアレイの能力を
提供できない。本発明が提供する改良は、以前に着想さ
れたことのない、ピケットの連結に関するものであっ
て、この特許の中心課題である、アレイを互いに結合し
てより幅広のプロセッサにするためのＭＩＭＤアレイの
制御に関するものではない。

【００６２】米国特許第４８２５３５９号明細書では、
データのアレイを処理するためのプロセッサを論じてお
り、その計算は、高速フーリエ変換（ＦＦＴ）であろう
と思われる。このプロセッサは、計算の１ステップを行
うようにそれぞれをプログラミングすることのできる、
複数の処理オペレータを含んでいる。これは、複雑な処
理を実行する際にパイプラインとして動作する、複数の
処理オペレータを有する複合単一プロセッサとして分類
できるはずである。この特許では、グループ化も自律性
も論じていず、むしろ、広い分野のオペレータに適合す
るためのなんらかの改良を行うことが目的であると思わ
れる。

【００６３】米国特許第４９０５１４３号明細書は、２
つのタイプの変数のすべての組合せの計算と、これらの
計算結果を使用して、データのローカル依存性を有する
再帰方程式の計算を実行するための、アレイ・プロセッ
サを論じたものであり、その議論によれば、音声認識の
パターン照合の際に使用される動的時間ワープ理論また
は動的プログラミング理論に基づく照合計算を特徴とす
る。理解が難しいが、このプロセッサは、ある種のシス
トリックＭＩＭＤチューブとして機能することが意図さ
れていると思われる。ＰＥは、リングに配置され、中間
結果をリング内の次のＰＥに渡すものと思われる。各Ｐ
Ｅは、それ自体の命令メモリと、その他の特徴を有す
る。この特許は、ＳＩＭＤアレイ内でのＰＥの自律性を
論じておらず、さらに、このＰＥは、リングへの物理的
な配置によるグループ化を除いて、グループ化されてい
ないと思われる。

【００６４】米国特許第４９１０６６５号明細書は、各
ＰＥがその隣接のＰＥ８個に直接アクセスできる、２次
元ＳＩＭＤアレイ・プロセッサ相互接続方式を論じたも
のである。通信媒体は、隅にある４つの隣接ＰＥを相互
接続する点線のネットワークである。ＳＩＭＤマシンが
開示されているが、ＰＥのローカル自律性またはグルー
プ化を提供できる、あるいは提供すべきであるという考
えはやはり存在せず、ましてや本明細書に記載の方法で
提供されることはない。

【００６５】米国特許第４９２５３１１号明細書には、
多重プロセッサ内のプロセッサを、ある問題に対してグ
ループとして一緒に作用するように割り当てることので
きる、多重プロセッサ・システムが開示されている。さ
らに、各プロセッサは、プロセッサ間でメッセージ、セ
マフォおよび他の制御を受け渡すことの他に、それ自体
をグループに追加し、それ自体をグループから除去する
ことができる。ただし、この特許は、本質的にＭＩＭＤ
であるため、本明細書に記載のようにＳＩＭＤアレイ内
のＰＥにローカル自律性をもたせることに関する示唆は
ない。その代わりに、この多重プロセッサ・システム内
の各プロセッサは、ＲＡＭ、マイクロプロセッサ、およ
びなんらかの機能ユニット（ディスク制御装置）を含む
ネットワーク・インターフェース制御装置を有する。グ
ループ化は、各プロセッサのネットワーク・インターフ
ェースによって制御される。本発明では、このように手
の込んだタスク区分が不要であり、グループ化が各ピケ
ット内で制御される。

【００６６】米国特許第４９４３９１２号明細書では、
アレイ制御装置が、アレイ内の各ＰＥのメモリにプログ
ラムをロードし、その後、ＰＥ群に対して、それらが実
行を開始すべき位置を識別する手順開始コマンドを発行
する、ＮＥＷＳネットワークによって接続されたＭＩＭ
Ｄアレイを論じている。各ＰＥは、タスク・パターンを
格納するレジスタと、ＰＥのタスク・パターンを大域タ
スク・パターン・コマンドと突き合わせるための比較機
構を含んでいる。この比較の結果を使って、ＰＥ内のプ
ログラム開始点を選択し、あるいはＰＥを遊休状態に移
行させる。このＭＩＭＤ特許では、本明細書に記載する
ようなＳＩＭＤアレイ内のＰＥでの自律性は示唆されて
いない。比較機構とそれが生成する結果を使用して、異
なる並行タスクのためにＰＥを分類またはグループ化す
ることはできる。本明細書では、ＳＩＭＤ環境内で、Ｐ
Ｅがどのようにしてそれ自体を分類またはグループ化で
きるようになるかを詳述する。その結果、ＳＩＭＤコー
ドの一部の実行中に、本発明のピケットの一部が分離さ
れて活動状態になる。その後、本発明のマシンは、処理
を進めて、処理のために別のグループを活動化すること
ができる。

【００６７】米国特許第４９６７３４０号明細書は、各
要素が、２つのレジスタ、１つの加算器、１つの乗算器
および３つのプログラム式スイッチからなる、シストリ
ック・アレイ・プロセッサを論じたものである。このア
レイは、制御装置によって、アレイの各段または各要素
のスイッチをセットすることによって構成される。その
後、これらの段にデータを送り込んで、所望の結果を得
る。このようなプロセッサは、本発明のシステムを示唆
していない。

【００６８】米国特許第５００５１２０号明細書は、複
数のプロセッサが存在するという意味でアレイに関する
ものである。しかしながら、この特許は、ビット直列信
号プロセッサ・アレイ内でのデータ整列に使用するため
の時間補償回路を論じたものである。このアレイの各要
素は、ＡＬＵに供給する４つのビット直列レジスタから
なる。最初のレジスタの前に時間補償回路が置かれる。
このアレイには、ＳＩＭＤマシンに類似する点がない。

【００６９】米国特許第５０２００５９号明細書は、障
害を発生したＰＥの周囲でアレイを再構成でき、基本的
な２次元メッシュ内でツリーその他のトポロジーを実現
できる、プロセッサのアレイ内で使用される一般化され
た相互接続方式に関するものである。アレイ制御アーキ
テクチャ、グループ化またはＰＥのなんらかの態様に関
する言及や示唆はなく、したがって、ＰＥ内での自律性
の議論は含まれていない。

【００７０】しかし、本発明の場合、ＳＩＭＤマシンの
アレイ内の処理要素またはピケットは、従来から、すべ
てのピケット内で完全に同一の動作を実行してきた。１
つまたは複数のピケットを選択的にディスエーブルし、
ローカル自律性を可能にすることを、本発明者等は必要
と認識し、開発した。

【００７１】米国特許第４７８３７８２号明細書は、Ｓ
ＩＭＤアレイ・プロセッサ上での試験および障害迂回へ
の適応を論じたものである。これは、本明細書の議論の
主題に関係していない。米国特許第４７８３７８２号明
細書は、前に米国特許第４８３１５１９号明細書で論じ
られたＳＩＭＤアレイ内の最高２つの不良ＰＥを隔離す
るための製造試験時のチップ構成を論じたものである。
このチップは、欠陥データが記憶されるＰＲＯセクショ
ンを含んでいる。これは、制御装置によって読み取るこ
とができ、オンチップ資源の動的割振りに使用できる。
したがって、このチップは、プロセッサの自律性が制限
されている。

【００７２】上記に述べたこれまでのすべての努力にも
かかわらず、１台のマシンでＳＩＭＤ、ＭＩＭＤおよび
ＳＩＭＩＭＤ処理を実行するための、上記の並列連想プ
ロセッサ・システムまたは動的多重モード並列アレイ・
アーキテクチャに類似するものはないように思われる。
実際、ＳＩＭＩＭＤ処理、浮動小数点その他に必要な機
構は、従来技術では十分に開発されていない。

【００７３】米国特許第４７８３７３８号明細書は、自
律性という態様を対象とする特許の１つである。同明細
書に記載のシステムによれば、ＳＩＭＤ制御装置は、ア
レイ内のすべての要素（ＰＥ）にコマンドを発行するこ
とができ、各ＰＥは、空間依存特性またはデータ依存特
性の結果としてコマンド内の１ビットを変更または修正
することができる。実例としては、ＡＤＤ／ＳＵＢ（加
算／減算）、ＳＥＮＤ／ＲＥＣＥＩＶＥ（送出／受取）
および、ＯＰＡ／ＯＰＢに対する一般化が含まれる。こ
の機能は、線の画像処理、および像の境界の処理に使用
されるはずである。本明細書に記載の自律機能の１つと
類似する点があるが（とくに、データに依存する動作を
ＡＬＵに実行させる点）、本発明は、１動作ビットの変
更にとくに焦点を置くものではない。本発明は、ＡＬＵ
機能がアレイ内の位置に特有の機能（空間的）であるこ
とには無関係である。この特許は、データ依存機能の領
域で本発明の機構のあるものと類似しているが、本発明
は、命令シーケンスのデータ依存部分（符号や条件コー
ドなど）が、単にＡＬＵに他の何かを行うよう強制する
場合に、ＤＷＩＭ（Do what I mean）機能を実施する。
この特許は、データ依存自律機能の領域では、明らかに
動作の際に１ビットの変更または挿入を使用する。

【００７４】米国特許第５０４５９９５号明細書は、各
ＰＥ内のデータ条件に基づいてＳＩＭＤアレイの各ＰＥ
をイネーブルまたはディスエーブルするための機構を論
じたものである。ある大域命令が、すべてのＰＥに、そ
のＰＥ内の状態を抽出し、それに応じてそのＰＥ自体を
状況レジスタ・ビットによってイネーブルまたはディス
エーブルするように指示する。もう１つの大域命令が、
ＰＥの状態を効果的に交換する。これらの機能を使用し
て、ＩＦ／ＴＨＥＮ／ＥＬＳＥ構造体およびＷＨＩＬＥ
／ＤＯ構造体を実施することができる。さらに、状況を
スタックして、入れ子式のイネーブル条件をサポートす
ることができる。したがって、この特許は、本明細書に
記載のイネーブル／ディスエーブル機能に関するもので
ある。しかし、この米国特許第５０４５９９５号明細書
は、（１）初期テスト、状況ビットのロード、および状
況ビットに基づくイネーブルまたはディスエーブル、
（２）すべてのディスエーブル／イネーブル・ビットを
反転して他の組のＰＥをイネーブルする命令、および
（３）ネスト化を実現するための記憶域、という３つの
条件を必要とするので、これに記載の装置は不必要に複
雑である。本発明では、この発明の条件（１）（２）
（３）のすべてを互いに結合せずに、機能をイネーブル
およびディスエーブルする機構を提供していることが後
で明らかになろう。本発明の機構は、米国特許第５０４
５９９５号明細書に記載の反転機能を必要としないが、
この特許に記載の装置が提供する能力よりも広範なシス
テムの能力を提供することが明らかになろう。本発明の
ＳＩＭＤマシンでは、この機能を、ＩＦ命令およびＥＬ
ＳＥ命令ならびにビデオ処理に関連する他の特徴と結び
付ける必要はない。

【００７５】本発明の浮動小数点態様に関して、他の特
許が、関連特許明細書で参照されており、その１つに、
ＳＩＭＤ式に制御されるビット直列処理要素の２次元セ
ルラー・アレイに関する米国特許第４９３３８９５号明
細書がある。この開示の処理要素を用いると、通常考え
られる通り、ビット直列マシンの調節によって、条件が
満たされるまで小数部の１つを一時に１ビットずつシフ
トすることができる。この特徴は、データ自体と隣接処
理要素に基づいており、画像処理用に設計されたアレイ
の動作に適用されるはずである。米国特許第４９３３８
９５号明細書では、ビット直列浮動小数点動作が詳細に
議論されているが、バイト幅条件で発生すること、発生
し得ること、または発生すべきことに関する議論はな
い。この明細書には、直列マシンで予想されるような、
浮動小数点加算の調節部の実施で何か起こるかが記載さ
れている。まず、２つの指数部の差がとられ、次に、指
数部の差が０になるまで、選択された小数部がシフトさ
れる。

【００７６】この検討から、様々な種類の並列アレイ・
マシンおよびとＳＩＭＤマシンが存在したことがわかる
であろう。さらに、浮動小数点マシンが発明されてい
る。しかし、バイト並列でプロセッサのアレイの実行に
よりデータを処理する、ＳＩＭＤマシンでの浮動小数点
用の実施態様を提供することに成功したものはない。こ
のような浮動小数点計算能力が求められている。本発明
者等の「並列連想プロセッサ・システム」や、プロセッ
サのアレイ内でデータを実行できる他の並列アレイ・マ
シンなどのプロセッサでは、浮動小数点演算が、ＳＩＭ
Ｄの悪夢の材料をすべて含んでいる。各処理要素（Ｐ
Ｅ）または各ピケットは、異なるデータ、異なる演算、
および異なるレベルの複雑さを含むことができる。これ
らの相違のすべてが、各要素が同じことを行っているＳ
ＩＭＤマシン上で浮動小数点を実行することの難しさを
増大させている。その１例が浮動小数点である。"Float
ing Point Implementation on a SIMD Machine"と題す
る上記の関連特許で参照される浮動小数点計算を使用す
れば、本発明によるローカル自律性が利用できる。

【００７７】浮動小数点の実行は、本発明のシステムに
とって重要であるが、他のいくつかの重要な計算援助手
段を列挙する。アレイ・プロセッサ内でこれらの計算援
助手段を実施すると、本発明の目的であるローカル自律
性の諸機能から利益が得られるであろう。ピケットのグ
ループ化、ローカル・テーブル索引および命令のローカ
ル実行が、３つの重要な領域である。

【００７８】ピケットが、それ自体を評価し、それ自体
を様々なグループに置くことができ、これらのグループ
のそれぞれが、処理のために順に選択できる場合、現在
使用されている能力を超えるかなりの機能を有するプロ
セッサのアレイ上で実行中の１タスク内のサブタスクを
区分することができる。この能力は"Grouping of SIMD
Pickets"と題する、関連特許で論じられている。

【００７９】超越関数や他の多くの重要な関数の実行
は、テーブルを使用することによって最も効率的に実施
される。プロセッサのアレイ内の各プロセッサが、デー
タ（角度値）に基づいてそれ自体のメモリ内の値を独立
して引く能力を有するならば、性能上大きな利益がもた
らされるはずである。

【００８０】ＳＩＭＤ実施態様を伴うプロセッサのアレ
イ内の各プロセッサのローカル・メモリから命令を実行
すると、そのようなアレイの柔軟性が高まるはずであ
る。これが、関連特許出願第７９８７８８号明細書に記
載のＳＩＭＩＭＤモードの基礎となる。

【００８１】したがって、本発明が必要である。

【００８２】

【発明が解決しようとする課題】ピケット自律性の目的
は、ＳＩＭＤとＳＩＭＩＭＤを含む様々なモードで動作
できる並列アレイ・マシンを提供することである。した
がって、本発明の提供するプロセッサのＳＩＭＤアレイ
内の各要素は、アレイ制御装置からコマンドのストリー
ムを受け取る。この場合、複数の機構により、ピケット
と称する個々の処理要素を有するアレイ・マシンが、Ｓ
ＩＭＤコマンドの一部を、それ自体の独自の形で解釈で
きるようになり、各ピケットにある程度のローカル自律
性が与えられる。その結果もたらされる能力により、ピ
ケットは、ＳＩＭＩＭＤと称するモードで命令を実行で
きるようになる。その結果もたらされるもう１つの能力
により、浮動小数点命令実行の性能が大きく向上する。
さらに別の能力により、様々な有用な形でピケットがグ
ループ化され、これによって、あるグループがドーズ
（居眠り）している間に別のグループがＳＩＭＤ命令を
実行しておられるようになる。他の能力としては、テー
ブル・ルックアップ、ローカルで供給される命令コー
ド、およびデータ内容によって定義される実行がある。
ＳＩＭＤモードとＳＩＭＩＭＤモードを用いると、デー
タの浮動小数点表現、および複数バイト幅データ・フロ
ーでデータを実行するプロセッサのアレイ内でのデータ
を用いる計算が可能になる。

【００８３】

【課題を解決するための手段】本発明の好ましい実施例
では、同一チップ上に複数の相互作用するピケット・ユ
ニットまたはＰＭＥ（ピケット）を備える並列アレイ・
プロセッサ内で、本発明によって並列アレイ・プロセッ
サ用に開発された実施態様が使用できることを理解され
たい。このようなシステムは、複数のピケット・ユニッ
ト（メモリを有する処理要素）を有する。これらのユニ
ットはアレイとして配置され、メモリを有するピケット
のアレイは、セット連想メモリとして使用できる。多重
データ・ストリームを有するこのようなシステムの処理
は、場合によっては、単一命令多重データ（ＳＩＭＤ）
システム上で実行した方が性能がよくなる可能性があ
る。浮動小数点を有する処理システムは、単一チップ上
にコンピュータ・メモリと制御論理機構を統合したシス
テムの一部となり、これによって、チップ内で組合せを
複製し、単一チップの複製からプロセッサ・システムを
構築することができる。このチップ内では、各処理メモ
リ要素（ＰＭＥ）が自律プロセッサとして動作でき、外
部制御プロセッサの制御が提供され、本発明の好ましい
実施例と共に実施される時には、本発明のプロセッサ
は、より高い浮動小数点精度を有するＳＩＭＤモード・
プロセッサとして動作できる。

【００８４】本発明の単一チップ上のセット連想並列処
理システムを用いると、その上で連想動作が実行できる
メモリから、大きな組から小さな組の「データ」を取り
出すことが可能になる。この連想動作は、典型的には厳
密比較であるが、ピケットのメモリと実行ユニットを利
用して、１組のデータ全体に対して並列に実行される。
ピケット・アレイ内では、各ピケットが、大きな組から
のデータの一部分を有する。さらに、各ピケットは、そ
の部分から一片のデータを選択する。したがって、１組
のピケットのそれぞれに含まれる一片のデータが、すべ
てのピケットによって並列に連想動作が実行される、１
組のデータを構成する。

【００８５】本明細書では、ピケットのＳＩＭＤアレイ
内の１ピケットの設計に適用された時に、以前には実行
が困難または不可能であったタスクの動作が簡単に行え
る、複数の実施技法について論ずる。これによって、各
ピケットに、ある程度のローカル自律性が与えられる。

【００８６】本明細書に記載のローカル自律的特徴はす
べて、すべての参加ピケットに同時に提示されるＳＩＭ
ＤコマンドまたはＳＩＭＤコマンドのローカル変形とし
て実施される。これらのコマンドのうちのいくつかは、
ローカル自律機能を直接にもたらす。コマンド"ＬＯＡ
ＤＯＰＦＲＯＭＭＥＭＯＲＹＢＵＳ"（メモリ
・バスから命令コードをロード）には、関連するローカ
ル変形がないが、これによってローカル選択されたコマ
ンドが確実に呼び出されるようになる。一方、コマン
ド"ＳＴＯＲＥＴＯＡＲＥＧＰＥＲＳＴＡＴ"
（状況によってＡレジスタにストア）は、レジスタＡへ
の記憶を、ローカル状況ビットに依存するものとする。

【００８７】本発明の好ましいシステムでは、各ピケッ
トが、１群または複数の機構によってイネーブルされ、
これによって、各ピケットが、様々な実行能力を有する
ことができるようになる。これらの能力により、各ピケ
ットは、ピケット内でデータを実行するために様々なモ
ードを獲得できるようになり、外部ＳＩＭＤ制御装置か
ら送られるのではなくピケット内でＳＩＭＤコマンドを
解釈できるようになる。この能力は、ＳＩＭＤアレイの
各プロセッサが、ローカル条件に基づいて異なる動作を
実行でき、実際に実行するいくつかのモードに及んでい
る。

【００８８】これらのローカル自律機能のうちのいくつ
かを組み合わせると、ピケットに、ＳＩＭＤコマンド・
ストリームの制御下で短時間の間そのピケット自体のロ
ーカル・プログラム・セグメントを実行する能力を与え
ることができる。これによって、ＳＩＭＤアレイ内でＭ
ＩＭＤ能力が与えられる。このアーキテクチャをＳＩＭ
ＩＭＤと称するが、ＳＩＭＩＭＤをサポートし、追加能
力に貢献する機構については後で述べる。これらの機能
のいくつかは、ピケットのグループ化の機構形成に参加
して、分離された計算のためピケットを選択してグルー
プにするためのかなり複雑なツールをサポートする。こ
の機能をグループ化と称するが、本発明のシステムにグ
ループ化を追加するのをサポートする機構については後
で論ずる。ＳＩＭＩＭＤとグループ化のより詳しい説明
については、上記の関連特許明細書を参照する。

【００８９】これらの機能のいくつかは、ＳＩＭＤマシ
ンでの浮動小数点の実施を対象とする関連特許明細書で
論じられている、効率的な浮動小数点手法の機構形成に
参加する。浮動小数点をサポートする機構が、本明細書
に記載のシステムに追加される。

【００９０】本発明が提供するローカル自律性のための
機能には、下記の３つの範疇がある。１．状況に制御されるローカル動作２．データに制御されるローカル動作３．プロセッサからマイクロ制御装置への状況分配このそれぞれが、本明細書に記載のシステムに追加の能
力を提供する。

【００９１】ピケットは、前の状況に基づいてそれ自体
をオンまたはオフにすることができる。ピケットは、Ｓ
ＩＭＤ制御装置からコマンドが与えられる際に、ピケッ
ト・メモリから適当な値をピケット内のドーズ・ラッチ
にロードすることによって、それ自体をドーズ・モード
にすることができる。これによって、ピケット・チップ
内の個々のピケットの内部制御用の機能を提供する「ロ
ーカル参加」自律性がもたらされる。

【００９２】以下で詳細に説明する本発明の開発の結果
として、コンピュータ・システムのプロセッサのＳＩＭ
Ｄアレイは、データを並列に実行できる。このコンピュ
ータ・システムは、データおよび命令を相互通信するた
めピケットとして結合された、複数のアレイ処理要素を
有する。各ピケットは、ピケット内でデータを実行する
ために様々なモードを獲得できるようにし、ピケット内
でＳＩＭＤコマンドを解釈できるようにする、様々な実
行能力を各ピケットが有することができるようにする複
数の機構を有する。

【００９３】さらに、各ピケットは、ＳＩＭＤアレイの
各プロセッサがローカル条件に基づいて異なる動作を実
行でき、実際に実行する複数のモードで、各ピケットが
動作できるようにする複数の機構を有する。

【００９４】本発明の開発の結果として、各アレイ・プ
ロセッサは、ＳＩＭＩＭＤアレイ・プロセッサ・モード
にあるものとして動作でき、複数のアレイ・プロセッサ
のうちの少なくとも１つが、ＳＩＭＩＭＤモードで動作
できるようになる。プロセッサ・アレイ内の１要素が、
各クロック・サイクルに制御装置からコマンドを受け取
り、実行する。このコマンドのうちのいくつかは、各ピ
ケット内で解釈して、異なる動作を生成することができ
る。

【００９５】本発明者等は、この新しい概念を使って設
計された新しい「チップ」およびシステムを作成するこ
とにより、大規模並列プロセッサおよびその他のコンピ
ュータ・システムを作成する新しい方法を開発した。本
発明および関連出願の方法は、本明細書および関連出願
で教示される様々な概念を表したものとみなすことがで
きる。各出願に記載された構成要素を本システム中で組
み合わせて、新しいシステムを作成することができる。
また、既存の技術と組み合わせることもできる。

【００９６】本明細書および関連出願で、ピケット・プ
ロセッサと、いわゆる拡張並列アレイ・プロセッサ（Ａ
ＰＡＰ）について詳細に記述する。ピケット・プロセッ
サがＰＭＥを使用できることに留意されたい。ピケット
・プロセッサは、きわめて小型のアレイ・プロセッサが
好ましい、軍事の応用分野で特に役立つ。この点で、ピ
ケット・プロセッサは、ＡＰＡＰ、すなわち本発明の拡
張並列アレイ・プロセッサに関連する好ましい実施例と
は若干異なる。しかし、共通性があり、本発明で提供し
た態様および機能は異なるマシンに使用することができ
る。

【００９７】ピケットという用語は、プロセッサおよび
メモリと、それらに組み込まれ、アレイ相互通信に適用
される通信要素とから成る、アレイ・プロセッサのｎ分
の１の要素を指す。

【００９８】ピケットの概念は、ＡＰＡＰ処理アレイの
ｎ分の１にも適用される。

【００９９】ピケットの概念は、データ幅、メモリ・サ
イズ、およびレジスタ数の点でＡＰＡＰと異なることが
あり得るが、ＡＰＡＰに代わる大規模並列実施例では、
正規アレイのｎ分の１の接続性を持つように構成される
が、ＡＰＡＰのＰＭＥは副アレイの一部であるという点
で異なる。どちらのシステムもＳＩＭＩＭＤを実行する
ことができる。しかし、ピケット・プロセッサは、ＰＥ
内にＭＩＭＤを持つＳＩＭＤマシンとして構成されるの
で、ＳＩＭＩＭＤを直接実行することができるが、ＭＩ
ＭＤＡＰＡＰ構成は、ＳＩＭＤをエミュレートするよ
うに制御されたＭＩＭＤＰＥを使ってＩＭＩＭＤを実
行する。どちらのマシンもＰＭＥを使用する。

【０１００】どちらのシステムも、アレイ通信ネットワ
ークによって相互接続された^Ｎ^個の要素を持つアレイ
のアレイ処理ユニットを備える、並列アレイ・プロセッ
サとして構成することができる。ここで、プロセッサ・
アレイのＮ分の１は、処理要素、それに関連するメモ
リ、制御バス・インタフェース、およびアレイ通信ネッ
トワークの一部である。

【０１０１】並列アレイ・プロセッサは、２つのモード
の一方または両方で動作するように処理ユニットに指令
することができ、処理ユニットがＳＩＭＤ動作およびＭ
ＩＭＤ動作のためにこれらの２つのモード間を自由に移
動することができる、２重動作モード機能を有する。そ
の際に、ＳＩＭＤがその編成のモードである時は、処理
ユニットは、各要素にそれ自体の命令をＳＩＭＩＭＤモ
ードで実行するよう指令することができ、そのＭＩＭＤ
が処理ユニット編成の実施モードの時は、処理ユニット
は、ＭＩＭＤ実行をシミュレートするためにアレイの選
択された要素を同期させることができる。本明細書では
これをＭＩＭＤ−ＳＩＭＤと呼ぶ。

【０１０２】どちらのシステムでも、並列アレイ・プロ
セッサは、アレイの要素間で情報をやり取りするための
経路を有するアレイ通信ネットワークを提供する。情報
の動きは、次の２つの方式のどちらかで指示することが
できる。第１の方式では、アレイ制御装置が、すべての
メッセージが同時に同一の方向に移動するように指示
し、したがって移動されるデータがその宛先を定義する
ことはない。第２の方式では、各メッセージが自分で経
路を指定し、メッセージの始めにあるヘッダが宛先を定
義する。

【０１０３】並列アレイ・プロセッサ・アレイのセグメ
ントは、単一の半導体チップ上に設けた処理ユニットの
複数のコピーを有する。アレイのセグメントの各コピー
は、アレイ通信ネットワークのうちそのセグメントと関
連する部分と、アレイのそのセグメント部分をアレイの
他のセグメントと継目なしに接続してアレイ通信ネット
ワークを拡張できるようにするためのバッファ、ドライ
バ、マルチプレクサ、および制御機構とを含む。

【０１０４】制御装置からの制御バスまたは制御経路が
各処理ユニットごとに設けられ、制御バスがアレイの各
要素に延びて、その活動を制御するようになっている。

【０１０５】並列アレイの各処理要素セグメントは、プ
ロセッサ・メモリ要素の複数のコピーを含む。プロセッ
サ・メモリ要素は、単一の半導体チップの範囲内に含ま
れ、アレイの１セグメントを有し、チップ内に含まれる
アレイ・セグメントへの制御の通信をサポートするため
にアレイ制御バスの一部分およびレジスタ・バッファを
含む。

【０１０６】どちらのシステムも、メッシュ移動および
経路指定移動を実施することができる。通常、ＡＰＡＰ
は、チップ上の８個の要素がある方式で相互に関連し、
チップ同士は別の方式で相互に関連する、２重相互接続
構造を実施する。上述のように、一般に、チップ上での
プログラマブル経路指定によってＰＭＥ間にリンクが確
立されるが、ノードは別の方式で関連させることがで
き、通常はそのようになっている。一般に、チップ上の
正規ＡＰＡＰ構造は２×４メッシュであり、ノード相互
接続は経路指定された疎８進Ｎキューブとすることがで
きる。どちらのシステムも、ＰＥ間にＰＥ間相互通信経
路を有し、２地点間経路からマトリックスを構成するこ
とができる。

【０１０７】このような背景および見通しの上に立っ
て、図面を参照しながら、本発明の好ましい実施例に関
する本発明の特徴および態様について詳細に説明するこ
とにする。このシステムの追加の詳細は、以下の説明と
関連特許に出ている。

【０１０８】

【実施例】以下、本発明の好ましい実施例について説明
する。まず、好ましい浮動小数点実施例の一般的考察か
ら始める。浮動小数点実施態様のこの実施例は、（ピケ
ットとして形成された）処理要素の並列アレイで使用す
ることが好ましいが、従来技術の並列アレイ・プロセッ
サで使用することができる。したがって、より適切な方
向付けを与えるため、そのようなシステムについて考察
するのが適切であろう。

【０１０９】図面を参照すると、図１は、ヨーロッパ特
許出願第８８３０７８５５／８８−Ａ号および英国特許
出願第１４４５７１４号に一般に記載されている種類
の、典型的な従来技術のＳＩＭＤシステムを表すことを
理解されたい。そのような従来技術の装置では、ＳＩＭ
Ｄコンピュータは、それぞれが複数のＳＩＭＤメモリ・
デバイスの１つと関連する複数の並列リンク・ビット直
列プロセッサを含む、並列アレイ・プロセッサを有する
単一命令複数データ・コンピュータである。入出力シス
テムは、ＳＩＭＤユニットへのステージング・システム
として働き、ホスト・コンピュータ（メインフレームま
たはマイクロプロセッサでよい）とＳＩＭＤコンピュー
タの間での両方向２次元データ転送用の一時記憶域を備
える。入出力システムは、ホスト・コンピュータと一時
記憶手段の間のデータの流れを制御し、一時記憶域と、
バッファ・セクションまたは大規模メモリの区画として
通常編成される、複数のＳＩＭＤメモリ・デバイスとの
間でのデータの流れを制御するための入出力処理手段を
含む。したがって、入出力システムの入力動作は、ホス
ト・コンピュータ・メモリから一時記憶域へのデータの
転送と、第２ステップでの一時記憶域からＳＩＭＤメモ
リ・デバイスへのデータの転送を伴う。出力の場合も、
２次元バスを介してホスト・コンピュータとＳＩＭＤコ
ンピュータの間でデータを転送する、２ステップ処理が
行われる。入出力転送用の入出力システムは、別個のユ
ニット、またはホスト内のサブユニットとすることもで
きるが、多くの場合、ＳＩＭＤコンピュータ内の一ユニ
ットであり、ＳＩＭＤ制御装置が一時入出力バッファ記
憶域の制御機構として働く。

【０１１０】ＳＩＭＤコンピュータ自体は、複数の処理
要素と、個々の処理要素と複数の従来の別個のＳＩＭＤ
メモリ・デバイスを接続するネットワークとを有する、
プロセッサ・アレイを含んでいる。ＳＩＭＤコンピュー
タは、リンクされて並列に動作する多数の個別の処理要
素を有する、並列アレイ・プロセッサである。ＳＩＭＤ
コンピュータは、処理要素用の命令ストリームを生成
し、かつコンピュータに必要なタイミング信号を供給す
る制御ユニットを含む。様々な処理要素を相互接続する
ネットワークは、個々の処理要素用の何らかの形の相互
接続方式を含む。この相互接続は、メッシュ、多形トー
ラス、ハイパーキューブなど多数のトポロジーを採用す
ることができる。複数のメモリ・デバイスは、個々の処
理要素のビット・データを即時に記憶するためのもので
ある。処理要素の数と、大規模メモリの前記のバッファ
区画とすることができるメモリ・デバイスの数との間に
は、１対１の対応関係がある。

【０１１１】たとえば、図１に示すように、ホスト・プ
ロセッサ２８が設けられる。このプロセッサを使用し
て、アレイ制御装置１４（一時記憶域バッファを含む）
にマイクロコード・プログラムをロードし、アレイ制御
装置１４とデータを交換し、ホストと制御装置の間のデ
ータ・バス３０およびアドレス／制御バス３１を介して
アレイ制御装置１４の状況を監視する。この例のホスト
・プロセッサは、メインフレームやパーソナル・コンピ
ュータなど適当な汎用コンピュータなら何でもよい。こ
の従来技術の例では、アレイのアレイ・プロセッサを２
次元的に示してあるが、アレイを３次元クラスタ配列や
４次元クラスタ配列など異なる編成にすることもでき
る。ＳＩＭＤアレイ・プロセッサは、処理要素Ｐ（ｉ，
ｊ）のアレイ１２と、処理要素Ｐ（ｉ，ｊ）に大域命令
のストリームを発行するためのアレイ制御装置１４を備
えている。図１には示してないが、この従来技術の例
は、一時に１個のビットに作用する処理要素を有し、そ
の処理要素に関連するメモリ内の区画である記憶域のブ
ロックと関連づけられている。処理要素は、ＮＥＷＳ
（北、東、西、南）ネットワークにより、両方向ビット
線でそれぞれの隣接処理要素と接続される。すなわち、
処理要素Ｐ（ｉ，ｊ）は、北、東、西、南の各方向でそ
れぞれ処理要素Ｐ（ｉ−１，ｊ）、Ｐ（ｉ，ｊ＋１）、
Ｐ（ｉ，ｊ−１）、Ｐ（ｉ＋１，ｊ）に接続される。

【０１１２】この典型的な例では、ＮＥＷＳネットワー
クは、そのエッジでトロイド状に接続され、北のエッジ
と南のエッジが両方向に相互接続され、西のエッジと東
のエッジも同様に相互接続される。データをプロセッサ
のアレイに入出力できるようにするため、制御装置とア
レイの間のデータ・バス２６がＮＥＷＳネットワークに
接続される。図のように、このデータ・バス２６はアレ
イの東西の境界に接続されている。トロイド状の東西Ｎ
ＥＷＳ接続に接続された両方向３状態ドライバにより、
東西方向の代わりに南北境界に接続することも、東西境
界と南北境界の両方に接続することもできる。この例の
処理要素の数が、この例のように１６×１６ではなく３
２×３２であったなら、後述する好ましい実施例の場合
と同様に、従来技術でも１０２４個の処理要素が実現さ
れるはずである。図では、単一線は単一ビット線を示
し、機能要素を接続する２重線は複数の接続線またはバ
スを表すのに使用する。

【０１１３】この従来技術の例では、アレイ制御装置
が、命令バス１８を介して処理要素に命令を並列に発行
し、行選択線２０および列選択線２２を介してそれぞれ
行選択信号および列選択信号を発行する。これらの命令
は、処理要素に、記憶域からデータをロードさせ、それ
を処理させ、その後再度記憶域に格納させる。この目的
のため、各処理要素はメイン・メモリのビット・スライ
ス（セクションまたはバッファ）にアクセスすることが
できる。したがって、論理的には、アレイ・プロセッサ
のメイン・メモリは、１０２４個の処理要素のアレイ用
の１０２４個の区画スライスに分けられる。すなわち、
１転送ステップで、一時に最大３２個の３２ビット・ワ
ードが記憶域にまたは記憶域から転送できる。読取り動
作または書込み動作を実行するため、メモリは、アドレ
ス・バス２４を介してメモリ・アドレス線に供給される
インデックス・アドレスによって指定アドレスされ、各
処理要素に読取り命令または書込み命令が並列に供給さ
れる。読取り動作時には、行選択線上の行選択信号およ
び列選択線上の列選択信号が、動作を実行すべき処理要
素はどれかを識別する。したがって、この例では、アレ
イが３２×３２のとき、メモリから、選択された行の３
２個の処理要素に単一の３２ビット・ワードを読み込む
ことが可能である。処理要素は、スライスまたは１ビッ
ト幅のメモリ・ブロック（ｉ，ｊ）と関連付けられる。
このスライスまたはブロック・メモリは、関連する個々
の処理要素と論理的に１対１に関連付けられるが、別の
チップ上では物理的に分離することができ、通常はそう
される。この従来技術のアーキテクチャでは、どのよう
にすれば単一のチップ上に上記のアレイ・プロセッサを
製造できるのかは不明である。本発明のピケットは、下
記の種類の単一のチップ上にプロセッサのアレイおよび
適切なメモリを備えて製造することができる。

【０１１４】この従来技術の例の処理要素Ｐ（ｉ，ｊ）
はそれ自体、ＡＬＵと、それぞれ単一ビットの情報を格
納することができる、繰上げを含む入力レジスタおよび
出力レジスタとを備えていることを理解されたい。マル
チプレクサが、ＡＬＵの入出力に接続され、かつ個々の
処理要素Ｐ（ｉ，ｊ）に関連するメモリのスライス
（ｉ，ｊ）の両方向データ・ポートに接続されている。

【０１１５】命令バスとデータ・バスが別々にあり、ア
レイ制御装置は、ホスト２８が、データ・バス３０およ
びアドレス／制御バス３１を使って、アレイによって実
行される処理を定義するマイクロコードをロードするた
めのマイクロコード記憶域を有する。アレイ制御装置の
動作がホスト２８によって開始された後、マイクロコー
ドの順序は、アレイ制御装置１４内のマイクロコード記
憶域に接続されたマイクロコード制御装置によって制御
される。アドレス・バス上に出力される、アレイ・メモ
リ・アドレスの生成、ループのカウント、ジャンプ・ア
ドレスの計算、および汎用レジスタの動作に、アレイ制
御装置のＡＬＵとレジスタ・バンクが使用される。アレ
イ制御装置はまた、行マスク・コードおよび列マスク・
コードを復号するためのマスク・レジスタをも有する。
特定の命令コードが、命令バスを介して処理要素に渡さ
れる。この例では、アレイ制御装置は、制御装置内にあ
るが、機能的にはホストと制御装置の間のバスと制御装
置とアレイの間のデータ・バスの間にある、データ・バ
ッファを有することができる。制御記憶域内のマイクロ
コードの制御下で、このバッファからプロセッサのアレ
イにデータがロードされる。逆方向も同様である。この
目的のため、バッファは、アレイ制御装置内のマイクロ
コード制御機構の制御下で両方向ＦＩＦＯバッファとし
て配置される。そのような従来技術のシステムの詳細
は、上記に引用した例、特にヨーロッパ特許出願第８８
３０７８５５／８８−Ａ号を参照されたい。

【０１１６】従来の試みの総括を、本発明の好ましい実
施例と比較することができる。図２には、基本ピケット
・ユニット１００を示す。基本ピケット・ユニット１０
０は１クロック・サイクルで１バイトの情報を処理する
ための、処理要素ＡＬＵ１０１と処理要素に結合された
ローカル・メモリ１０２との組合せを備えている。図の
ように、シリコンのベース・チップまたはピケット・チ
ップ上に、両側（図の右側と左側）に隣接ピケットがあ
るピケットの線形アレイを備える、ピケット・ユニット
が形成され、その結果、シリコンのベース・チップ上
に、複数のローカル・メモリを備えたピケット処理アレ
イが形成される。ローカル・メモリは、各バイト幅処理
データ・フローごとに１つずつあり、データを左右両方
向に受け渡しするための隣接ピケット通信バスを備えた
論理行または線形アレイとして配列されている。ピケッ
ト・チップ内のピケットの集合は、幾何的順序で配列さ
れ、チップ上に水平に配列することが好ましい。図２
は、複数のメモリおよびデータ・フローを有し、各ピケ
ットの処理要素とメモリの間に通信経路を備える、ピケ
ット・チップ上のピケット・アレイの２つのピケットの
典型的な実施態様を示す。本発明の好ましい実施例で
は、アレイの１対１の関係にあるメモリと処理要素の間
のデータ通信経路はバイト幅であり、左右に延びて、隣
接ピケットと、またはさらに遠隔のピケット・プロセッ
サとの通信のための「スライド」と接している。

【０１１７】「スライド」とは、通常なら情報を受け取
ることができるはずのピケットが、送られてくるメッセ
ージに対して透過的でない場合、メッセージがメッセー
ジを実際に受信する最も近くの活動状態の隣接ピケット
に到着し、そこで受け取るまで、そのピケット・アドレ
ス位置を介して非隣接位置に単一サイクルで情報を転送
するための手段と定義することができる。したがって、
スライドは、「オフになった」ピケットを横切って非隣
接位置に情報を送ることによって機能する。ピケット"
Ａ"が遠隔ピケット"Ｇ"に情報を転送しようとしている
ものとする。そのサイクルの前に、途中に介在する"Ｂ"
ピケットないし"Ｆ"ピケットをオフにすることにより、
これらのピケットを透過的にしておく。次の単一サイク
ルで、"Ａ"は、そのメッセージを右側に送り、その際
に、オフになっているために透過的になっている"Ｂ"な
いし"Ｆ"を通過する。"Ｇ"は、オンのままなので、メッ
セージを受け取る。"スライド"の通常の使用では、情報
が格子を横切って直線的に転送されるが、スライド手法
は、２次元メッシュまたは多次元アレイでもうまく働く
ことができる。

【０１１８】本発明の好ましい実施例では、処理要素の
アクセスは、ビット直列動作ではなく、バイト直列動作
である。各プロセッサは、ローカル・メモリのブロック
や、その関連する区画またはページにアクセスするので
はなく、それ自体に結合したメモリにアクセスする。１
ビット・バスではなく文字幅または文字倍数幅のバスが
設けられている。１クロック・サイクルで、１ビットで
はなく１バイト（将来のシステムでは、文字バイトの性
能を倍加し、複数バイトとすることが計画されている）
の情報が処理される。したがって、各ピケット処理要素
間を、関連するメモリの幅に適合した８ビット、１６ビ
ット、または３２ビットが流れることができる。本発明
の好ましい実施例では、各ピケット・チップが、３２Ｋ
バイトの８（９）ビット幅メモリを有し、線形アレイの
１ピケット・ノード当たりこの３２Ｋバイトの記憶域を
１個ずつ備えたピケットを１６個有することが好まし
い。本発明の実施例では、ＤＲＡＭとしてのＣＭＯＳに
各関連メモリが設けられ、文字バイトは９ビットである
（自己検査機能を備えた８ビット文字として機能す
る）。

【０１１９】ピケット間および処理要素とそのメモリの
間の並列経路バイト幅バス・データフローは、従来技術
のシステムの直列ビット構造と比べて大幅な改善であ
る。また、この重要な成果を評価すれば、並列性が増す
と、解決しなければならない別の問題が発生することが
認識されよう。新たに実現されたアーキテクチャの持つ
意味の理解が深まるにつれて、後述する他の重要な解決
策の価値も認められよう。

【０１２０】図面を参照しながら説明した左右の隣接ピ
ケットへの転送およびスライド機構に加えて、もう１つ
の評価される特徴として、２重バイト幅の同報通信バス
を設けて、すべてのピケットが同時に同一のデータを見
ることができるようにした点がある。ピケット制御およ
びアドレス伝播も、この同報通信バス上で転送される。
セット関連動作およびその他の比較動作または同期演算
動作を実行する際に比較データを供給するのはこのバス
である。

【０１２１】単一命令ストリームの制御下でピケット・
データ処理要素内での処理に役立つ高度に並列なデータ
構造を有するタスクには、人工知能パターン突合せ、マ
ルチセンサ最適割当てにおけるセンサとトラックのフュ
ージョン、文脈探索、およびイメージ処理のアプリケー
ションが含まれる。しかし、現在可能なこれらのアプリ
ケーションの多くは、ＳＩＭＤプロセスでは使用されな
かった。これは、ＳＩＭＤプロセスが単一クロック時間
での直列ビット処理であるためである。たとえば、ＳＩ
ＭＤマシンの従来の直列処理要素は、各プロセッサ・サ
イクルごとに１ビットのＡＤＤ演算を実行するが、３２
ビット並列マシンは１サイクルで３２ビットのＡＤＤを
実行することができる。

【０１２２】１処理要素当たり３２Ｋバイトの構成を用
いると、各処理要素が論理的に使用できるメモリの量
が、従来のＳＩＭＤマシンよりもはるかに多くなる。

【０１２３】チップに出し入れされるデータが最小限に
抑えられているので、チップ上のピン数が少なくなって
いる。ＤＲＡＭメモリは、従来のメモリＣＭＯＳアレイ
であり、メモリ・アレイの背後の行のデマルチプレック
ス処理を削除し、メモリ・アレイの行をデータフローに
並列に読み込む行アドレスを提供することによって、
「行／列」アクセスをサポートする。

【０１２４】このメモリは、データの他に「トライビッ
ト」または「トリット」を含むため、論理機構は従来の
２進数ではなく、論理１、論理０、"don^t care"という
３つの状態を認識する。突合せフィールド中の"don^t c
are"は、論理１または論理０のいずれかと一致する。ト
リットは、記憶アレイ内の連続する記憶位置に格納され
る。マスクは、メモリに格納された別の形のデータであ
り、ピケット処理要素のマスク・レジスタに送られる。

【０１２５】記憶アレイはコマンドを格納できるので、
あるピケットが別のピケットと異なる動作を行えるよう
になる。必ずしもすべてのピケットではないがほとんど
のピケットに関連する動作中の個々のピケットのオンチ
ップ制御により、ＳＩＭＤ動作に特有の実施態様が可能
になる。提供される簡単な制御機能の１つは、その状況
出力が特定の条件を満たす任意のピケットにおける中断
動作を制御する機能である。すなわち、非ゼロ条件は、
ドーズ（居眠り）、すなわち動作を中断し、ピケットを
非活動状態ではあるが意識のある状態にするコマンド条
件を意味している。提供されるもう１つ別のコマンド
は、ピケット内の条件に基づいて、またはスライド動作
の前にバスに提供されたコマンドに基づいて、メモリへ
の書込みを禁止または使用可能にするものである。

【０１２６】それぞれ３２Ｋバイトのメモリを備えた１
６個の強力なピケットをピケット・チップに適用するこ
とにより、わずか６４個のチップで、１０２４個のプロ
セッサと３２７６８Ｋバイトのメモリが提供される。こ
のピケットのアレイは、セット連想メモリを備えてい
る。本発明は、数値計算中心の処理であるイメージ分析
ならびにベクトル処理に有用である。この強力なピケッ
ト処理アレイが、現在ではわずか２枚の小型カード上に
パッケージできる。より可能性のある低電力パッケージ
に数千個ものピケットを適切にパッケージでき、最小の
遅延で、あるいはビデオ・フレーム時間内でイメージ処
理アプリケーションを実行できることが理解されよう。
たとえば、ペイロードの問題を余り気にせずに、航空機
の飛行中にアプリケーションの実行が可能である。

【０１２７】このピケットの力により、狭い面積にパッ
クされた大規模な関連メモリ・システムの使用が可能に
なり、システム設計者が新規システムの使用に慣れた後
には様々なアプリケーションで処理能力の使用が可能に
なる。

【０１２８】図３は、関連付けが要求されたとき、すべ
てのメモリ位置に比較値が提示され、すべてのメモリ位
置がその一致線で同時に応答するために、完全連想メモ
リと言える機構を示している。連想メモリ自体は当技術
分野で周知である。本発明のシステムでは、メモリと、
探索を行うためのバイト転送を有する処理要素とから成
る並列ピケットを使用し、データの入力と、メモリ内の
Ｎ個のワードのうちからワードＫを見つけるための探索
用マスクとがある。一致するすべてのピケットが状況線
をハイにした後、別の動作で一致する最初のＫが読み取
られまたは選択される。この動作は通常、セット連想式
と呼ばれているが、連続するワードについてピケット・
メモリ中を上に向かって繰り返すことができる。同様
に、書込みは、ハイになった選択線が参加を示す同報通
信動作を介して行われ、同報通信データが、選択された
すべてのピケットにコピーされる。

【０１２９】好ましいものではないが、別の実施例で
は、使用可能なＤＲＡＭメモリの量を減らして、各ピケ
ットに図３に示す種類の完全連想メモリのセクションを
含めることができるようにする。たとえば、５１２バイ
トの完全連想メモリを含める場合、あらゆるピケットが
１組の探索索引を格納でき、単一の動作で１０２４個の
ピケットに５１２をかけて、１動作当たり５１２キロ回
の比較、すなわち１動作当たり１マイクロ秒の速度とし
て、毎秒５１２ギガ回の比較が可能になる。拡張可能性
があれば、この概念を数テラ回の範囲の比較まで拡張す
ることができる。この実施例では、情報の広範な探索を
必要とする連想タスクに、現在使用可能なコンピューテ
ィング能力をかなり上回る能力を与える。

【０１３０】図２に示すように、関連付け動作で、メモ
リと、バイト幅の結合された処理要素とを使用すると
き、個々のアルゴリズムや演算、人工知能、およびＳＩ
ＭＤ状況で試行される並列プログラミングなどのアプリ
ケーションの他に、ＳＩＭＤ環境において上述のチップ
構成を有するマシンにとって現在使用可能なアプリケー
ションが多数ある。以下にその例を示す。

【０１３１】・単純並列可能演算タスク。マトリックス
乗算や、専用メモリ・マシンで実行可能なその他のタス
クを含む。

【０１３２】・イメージ突合せと、フォン・ノイマン型
マシンでも実行できるが、極端な並列性に適合可能なア
プリケーションによってかなり高速化できるイメージ処
理タスク。たとえば、３次元イメージのパターン突合
せ。

【０１３３】・データに基づく照会機能

【０１３４】・人工知能分野でのパターン突合せ

【０１３５】・ネットワークのブリッジの反対側にいる
ユーザに送信されるメッセージを迅速に識別するため
の、ブリッジにおけるネットワーク制御

【０１３６】・ゲート・レベルのシミュレーション

【０１３７】・ＶＬＳＩ接地規則の違反を調べる検査プ
ログラム

【０１３８】アプリケーション・プログラマは、この新
規システム・アーキテクチャの能力を利用するアプリケ
ーションを開発する際に、メモリおよび関連処理要素の
バンクを利用する処理タスクを思いつくであろう。

【０１３９】本発明の新規アーキテクチャを利用する
際、プロセスの変更によって通常のアプリケーションが
機能強化される。ディジタル・システムの記述を維持す
るプロセスは、このアレイを使って１００ピケットごと
に１つのゲートまたは論理要素を記述することによって
機能強化できる。そのようなシステムでは、各ゲートの
記述を、ゲートが入力として受け入れる信号のリストと
して割り当て、ゲートが生成する信号を命名することに
より、処理が開始する。本発明では、信号が変化するた
びに、その名前をバス１０３を介してすべてのピケット
に同報通信し、この名前を、予想される入力信号の名前
と並列に比較するステップを含むことになる。一致が見
つかった場合、後続ステップで、そのピケット内でデー
タフロー・レジスタ・ビットに信号の新しい値を記録す
る。すべての信号の変化が記録されると、そのような拡
張プロセスでは、すべてのピケットが、１組の現入力を
使って出力をどう計算するかをデータ・フローに知らせ
る制御ワードを並列に読み出す。次にこれらの演算を並
列に実行し、その結果をローカル・ゲートからの古い値
と比較する。次に、この改良されたプロセスでは、その
出力が変化したピケットのゲートをすべてデータフロー
状況ビットとして記録する。次に、外部制御装置がすべ
てのピケットに問い合わせ、次の変更済みゲートを求め
る。次いで、元の記述通り、システムは適切な信号名お
よび値をそのピケットから他のすべてのピケットに同報
通信し、信号の変化が起こらなくなるまで、またはプロ
セスが停止するまでこのサイクルを繰り返す。

【０１４０】本システムを使用するために開発すること
のできるもう１つのプロセスは、ディクショナリ名の探
索である。ディクショナリ名の探索では、すべての名前
の最初の英字を、同報通信データ・アドレス・バス１０
３上の所望の同報通信名の最初の英字と比較できるよう
に、ピケット・メモリ１０２に名前を格納しておく。一
致しないすべてのピケットは、本発明で提供する制御特
性によりオフになる。次に、第２の英字を比較し、活動
状態のピケット・ユニットがなくなるまで、またはワー
ドの最後に達するまで、連続する英字（文字）について
この比較の後にオフにする手順を繰り返す。活動状態の
ピケット・ユニットがなくなるか、またはワードの最後
に達すると、残りのピケット・ユニットを照会し、シー
ケンサによって所望のデータのインデックスを読み出
す。

【０１４１】図４は、ＳＩＭＤサブシステムとして構成
できる並列アレイの一部として単一のシリコン・チップ
上に行として配列された、複数の並列プロセッサとメモ
リ、すなわちピケット・ユニットの基本ピケット構成を
示し、かつそのようなシステムの制御構造を示してい
る。図４には、制御プロセッサおよび監視マイクロプロ
セッサも示されている。図４では、同一のチップ上のメ
モリおよび並列処理要素論理機構が、ピケットのアレイ
と記したセクションに示されている。各メモリはｎビッ
ト幅であり、前述のように１文字幅すなわち８（９）ビ
ットであることが好ましい。しかし、概念的には複数バ
イト幅メモリのワード幅を有することもできる。したが
って、並列ピケット処理要素のメモリ部分は８（９）ビ
ット幅であることが好ましく、さもなければ１６ビット
幅または３２ビット幅である。現行のＣＭＯＳファウン
ドリ技術を使用する場合は、各ピケット処理要素と共に
８ビットまたは１文字幅の連想メモリ（自己検査を含め
て９ビット幅バイト）を使用することが好ましい。メモ
リは、ＡＬＵ、マスク・レジスタ（質問と回答かマスク
動作に使用される）およびラッチ１０４（図４のＳ
Ｒ）、ならびに状況レジスタ１０７とデータフロー・レ
ジスタＡ１０５およびＱ１０６（図４のＤＦ）を含
む、結合された処理要素と直接に１対１に対応する。こ
れらの要素は、図２のピケット図に詳細に示してある。
各ピケット・プロセッサのＤＲＡＭおよび論理機構に
は、相互接続ネットワークと競合するという負担はな
い。というのは、マルチビット幅ＤＲＡＭメモリとその
処理要素がチップ自体上で直接に１対１に対応するから
である。

【０１４２】図４では、メモリと処理要素のＡＬＵの関
連論理機構の間にスライドＢレジスタ・ラッチ（ＳＲ）
１０４が論理的に配置されており、ラッチが基本的に、
ピケット・アレイに沿った各処理要素の結合ポートとな
ることに留意されたい。各ピケット・チップは、ピケッ
ト制御機構と通信できるように線（真っすぐなバスとし
て示してある）状に配列された複数の並列ピケット処理
要素を備えている。ベクトル・アドレス・バスは、メモ
リに共通であり、データ・ベクトル・アドレス・レジス
タが、各メモリにどのデータが渡されるのかを制御す
る。

【０１４３】図４はまた、メイン・プロセッサ・カード
またはマイクロプロセッサ・カードと、サブシステム制
御装置との間の相互接続を示している。メイン・プロセ
ッサ・カードまたはマイクロ・プロセッサ・カードは、
本発明の好ましい実施例では、ＰＳ／２システムとして
構成された３８６マイクロプロセッサである。サブシス
テム制御装置を介して、大域命令がかん詰ルーチン・プ
ロセッサ（ＣＲＰ）に送られる。このかん詰ルーチン・
プロセッサは、本発明で提供され、命令シーケンサ４０
２と命令シーケンサから要求される特定のマイクロコー
ドを実行する実行制御機構４０３とに命令を供給する。
この命令シーケンサは機能上制御装置と類似するもので
よい。ただし、本発明では、かん詰ルーチン・プロセッ
サ内に、ローカル・レジスタ４０５をも設ける。このロ
ーカル・レジスタ４０５は、ローカル・レジスタＡＬＵ
（図示せず）とともに、ピケット・アレイ４０６内のす
べてのピケットに同報通信されるすべてのアドレス指定
の基礎を提供する。このようにして、ピケット資源を使
用せずに、または恐らくはピケット実行サイクルを使用
せずに、１つのＡＬＵ内のすべてのピケットについてア
ドレス計算が実行される。この重要な付加機能によっ
て、ピケット・アレイに制御の柔軟性が与えられ、ドー
ズ機能、禁止機能、および特殊タスクを実用するための
その他の制御機能が実行できるようになり、ピケットを
どんな同報通信命令やデータ機能からも分離することが
可能になる。

【０１４４】マイクロコード４０７をロードされた命令
シーケンサ４０２は、ピケットのアレイに同報通信を行
って、メイン・プログラム・マイクロプロセッサ（Ｍ
Ｐ）と、かん詰ルーチン実行時ライブラリ４０８のかん
詰ルーチンとによって決定されたＳＩＭＤ命令シーケン
スの下で実行するように求め、ピケットのアレイに含ま
れるデータのＳＩＭＤ処理を可能にする。

【０１４５】サブシステム・インタフェースを介してマ
イクロプロセッサ（ＭＰ）に提供される命令は、マイク
ロプロセッサ（ＭＰ）のサブシステム制御装置からマイ
クロプロセッサに渡されるＳｔａｒｔＰｒｏｃｅｓｓ
（処理開始）、ＷｒｉｔｅＯｂｓｅｒ．（書込み監
視）、ＲｅａｄＲｅｓｕｌｔ（結果読取り）を含め
て、高レベルの処理コマンドであると考えられる。この
マイクロプロセッサは、図４、図５、図６、および図７
に示すサブシステム・アレイにおけるメイン・システム
または制御プロセッサとみなすことができる。このユニ
ットは、キーボードや表示装置などの周辺入力装置（図
示せず）を付加したスタンドアロン・ユニットでもよい
ことを理解されたい。このスタンドアロン構成では、シ
ステムＭＰを、図７に示す線に沿って、シーケンサ・カ
ード（かん詰ルーチン・プロセッサを構成する）とプロ
セッサ・アレイ・カードを含むカードが挿入される、商
用ＰＳ／２とみなすことができる。ルーチン・ライブラ
リ４１１は、ＣＡＬＬ（，），Ｋａｌｍａｎ、Ｃｏｎｖ
ｏｌｖｅ、Ｎａｖ．Ｕｐｄａｔｅなどプロセスの全体的
制御用のルーチン・シーケンスを含むことができる。こ
れらのルーチンの選択はユーザ・プログラムを介して行
われ、したがって処理全体を外部ホストの制御下、また
はＭＰ内にあるユーザ・プログラム４１２の制御下で行
うことができる。並列ピケット・プロセッサ・システム
との間でのデータ転送用にＭＰメモリ内にデータ・バッ
ファ４１３が設けられている。命令シーケンサ４０２
は、ＭＰからの制御ストリームと、かん詰ルーチン実行
時ライブラリ・メモリ４０８に常駐するかん詰ルーチン
を実行するように構成される。これらのルーチンには、
かん詰ルーチン実行時ライブラリ４０８によって提供さ
れるかん詰ルーチンのＣＡＬＬ（，）、ＬｏａｄＢｌ
ｏｃｋ、Ｓｉｎ、Ｃｏｓ、Ｆｉｎｄ、Ｍｉｎ、Ｒａｎｇ
ｅＣｏｍｐが含まれる。

【０１４６】ＣＲＰ内には、Ｌｏａｄ機能、Ｒｅａｄ機
能、Ａｄｄ機能、Ｍｕｌｔｉｐｌｙ機能、Ｍａｔｃｈ機
能などの低レベル機能の実行制御用のマイクロコード４
０７もある。

【０１４７】各処理ユニットごとに外部ＦＯＲ／ＮＥＸ
Ｔ制御を設けることが好ましく、かつ実際にこれを設け
る。また、決定的浮動小数点バイト正規化を実施する。

【０１４８】本発明によって提供される、システムのマ
クロ開発のために決定的手法を使用すると、ピケットの
グループ化およびグループ制御が可能になる。個々のピ
ケット処理の変動に対処するためのローカル・ドーズ機
能が提供されている。

【０１４９】ユーザ・プログラムをプロセッサ・アレイ
によって実行する必要がある場合、ピケット・プロセッ
サのアレイに原始コマンド、アドレス、および同報通信
データが提供される。

【０１５０】システムの各部分がどの機能を使用するか
は、実行すべきタスクによって決まり、ユーザ・プログ
ラムのコンパイル時に割り当てられる。

【０１５１】このサブシステムの柔軟性は、かなり一般
的な問題で例示することができる。行列乗算問題．．．|x| * |y| = |z|を例として取り上
げる。

【０１５２】これは、下記のような問題として記述され
る。

【数１】

【０１５３】これは、たとえば次のステートメントによ
って解かれる。各ステートメントの隣に、パスの数と、
１パス当たりのクロック・サイクルの数を示してある。

【０１５４】サイクル数／パス数パス 01 Call Matrix Mult Fx 1 c (R,M,C,Xaddr, Yaddr, Zaddr) 02 xSUB = ySUB = zSUB = 1 1 3 03 DO I = 1 to c 1 3 04 DO J = 1 to R C 3 05 z = 0 C×R 5/6^* 06 DO K = 1 to M C×R 3 07 *** 連想並列プロセッサに割り当てる *** 08 Zz = Xx × Yy ＋ Zz C×R×M 204/345^* 09 *** 結果を戻す *** 10 xSUB = xSUB ＋ R C×R×M 2 11 ySUB = ySUB ＋ 1 C×R×M 2 12 NEXT K C×R×M 3 13 xSUB = xSUB − M×R ＋ 1 C×R 2 14 ySUB = ySUB − M C×R 2 15 zSUB = zSUB ＋ 1 C×R 2 16 NEXT J C×R 3 17 xSUB = 1 C 2 18 NEXT z C 3 19 END Call 1 1 注^* 固定小数点（４バイト）／浮動小数点（１＋４バ
イト）−− 下記参照

【０１５５】上記の例から、上記のステートメント０８
で識別されるタスクが、サイクル時間の約９８％を要す
ることが理解されよう。したがって、このタスクは、並
列ピケット・プロセッサのＳＩＭＤ編成に割り当てられ
る。他のプロセスはサイクル時間のうちわずか２％しか
要せず、これらのプロセスはマイクロプロセッサ内のア
ーキテクチャに維持される。

【０１５６】したがって、この行列乗算の例を検討する
と、これは実行のためにＭＰ、ＣＲＰ、ローカル・レジ
スタ（ＬＲ）またはピケット・アレイのいずれかに割り
当てられる（各ステートメントは、コンパイルされる
と、特定のシステム位置で実行を引き起こす）。

【０１５７】上の行列乗算の例では、ステートメント０
１はメイン・プロセッサＭＰに割り当てられ、ステート
メント０２、０５、１０、１１、１３、１４、１５、１
７はローカル・レジスタ（ＬＲ）に割り当てられる。ス
テートメント０３、０４、０６、１２、１６、１８、１
９は、かん詰ルーチン・プロセッサ内で実行されるよう
に割り当てられる。普通なら時間のかかる行列処理は、
単一命令の下で実行されるようにピケットのアレイに割
り当てられ、ステートメント０８もピケットのアレイに
割り当てられる。

【０１５８】図５は、複数の並列ピケット・プロセッサ
を備えた多重並列ピケット・プロセッサ・システム５１
０を示している。複数ターゲット追跡、センサとデータ
のフュージョン、信号処理、人工知能、衛星イメージ処
理、パターン／ターゲット認識、リード・ソロモン・コ
ード化／復号演算などのアプリケーション用には、好ま
しい実施例では１０２４個の並列プロセッサ１個ごとに
２〜４枚（ここでは、１システム当たり４枚のカードと
して表す）のＳＥＭＥカード５１１を備えた、１０２
４個の並列プロセッサを有するＳＩＭＤシステムとして
構成できる、システムを製作した。個々のカード５１２
は、ウェッジロック・スライド５１４を備えたラック取
付けシステム格納機能５１３に挿入可能である。カード
は挿入／取外しレバー５１６を備えており、カバー５１
７を閉じると、３２〜６４Ｍバイトの記憶域と毎秒約２
０億演算の性能を有する取付け可能システムが、ラック
内に効果的に格納される。このシステムはコンパクトで
あり、複数のピケットのアレイが、論理機構を有し複数
のカードの相互接続を可能にする、バックパネル・ボー
ドに挿入される。

【０１５９】４枚のＳＥＭＥカード上に３２Ｍバイト
の記憶域を備えたプロセッサが形成され、システムの重
量はわずか１３．６ｋｇ（３０ポンド）程度である。電
力は、図の電源５１９によって供給される。そのような
電力の空冷プロセッサの必要電力は、わずか２８０Ｗ程
度と見積もられる。各ＳＩＭＤシステムは、関連するメ
インフレームまたは世界の他の地域とのチャネル・アダ
プタ通信用の２つの入出力ポート５２０を有する。それ
ぞれ４論理ページから成り、標準のモジュール式アビオ
ニクス・パッケージングおよび外部メモリへの接続用の
バス構造（たとえば、ＰＩバス、ＴＭバス、およびＩＥ
ＥＥ４８８バス）を使用する、図の多重並列ピケット
・プロセッサでは、プロセッサは、入出力ポートを介し
てミッション・プロセッサのメモリ・バスに接続するこ
とができ、ミッション・プロセッサ・メモリ空間の拡張
部分とみなすことができる。

【０１６０】１０２４個の並列処理要素を含む、図の多
重並列ピケット・プロセッサでは、各プロセッサは３２
Ｋバイトのローカル・メモリを有し、ピケット並列プロ
セッサへの関連する経路は並列８ビット幅または１文字
幅（９ビット）である。

【０１６１】各ピケット内のプロセッサは、バックプレ
ーン相互接続ネットワークを介して、他の隣接プロセッ
サとデータを交換し、かつページ間でデータを交換す
る。ネットワークとしてはクロスバーが好ましいが、ス
ライド・クロスバー、シャッフル・ネットワーク、ベー
ス３Ｎキューブ、ベース８Ｎキューブでもよい。

【０１６２】システムの個々のプロセッサは４枚のカー
ドのうち２枚のカードのパック内に収容されており、１
枚のカード上にはＰＳ／２マイクロプロセッサが収容さ
れている。一方、図６および図７に概略を示すシステム
を構成する４枚のカードの残りの１枚にはかん詰ルーチ
ン・プロセッサ・シーケンサが収容されている。個々の
ピケット１００またはピケットのカード５１２は、ラッ
チ１０４のアーキテクチャと、シーケンサ・カード７
０３のＣＲＰ実行制御機構に結合されたローカル・レジ
スタとによって制御されるデータ条件に基づいて、かん
詰ルーチン・プロセッサと共にオンザフライに構成し
て、動作に入れるようにすることもでき、動作から外す
こともできる。したがって、ピケット・プロセッサは、
浮動小数点演算に関連する位置合せ動作および正規化動
作を独立に実行することができる。

【０１６３】プロセッサは、共通のシーケンサによって
並列に制御される。シーケンサ・カード７０３は、ピケ
ット・プロセッサの制御装置ＣＲＰを含み、従来のビッ
ト直列処理とも類似するバイト順次方式でＳＩＭＤプロ
セッサのアレイ上で実行するようにコード化された、単
一のスレッドの命令をピケット・プロセスに実行させる
ことができる。制御装置には、３つの層がある。ピケッ
トのマイクロ制御は、現在のプロセッサと同様にマイク
ロコード化され、すべてのピケットに並列に転送され
る。マイクロ制御とピケットは同一のクロック・システ
ムＣＬＫに対して同期化され、したがってシーケンサに
よって制御される機能を同一のクロック時間に実行する
ことができる。マイクロ制御シーケンサへのコマンドの
供給は、かん詰ルーチン・プロセッサの役割である。こ
のシーケンサ・カード７０３は、布線式の制御装置であ
り、大部分の機能の実行時に、ループ制御コマンドを実
行し、新規のマイクロ制御シーケンスを反復して開始す
る。制御装置は、かん詰ルーチン実行時ライブラリ４０
８とループ動作機能により、ピケットを、供給が十分
で、コマンドに束縛されない状態に保つ。かん詰ルーチ
ン・プロセッサ制御装置は、メイン・システムによって
呼び出されるマクロの大きな集合を含む。かん詰ルーチ
ン・プロセッサ制御装置は、サブシステム内で主監視ピ
ケット制御装置として働く。これは、ピケット・アレイ
の最上位制御システムである。ピケットのアレイの活動
を管理するのは３８６マイクロプロセッサである。所与
の瞬間に、アレイのすべてのピケットが同一の命令を実
行することができる。ただし、プロセッサの一部は、制
御フローに対して個別に応答することが可能である。

【０１６４】個別応答にはいくつかの変形があるが、各
ピケットごとにバイト制御機能（ドーズ、禁止など）が
あるため、ローカル自律性がもたらされる。このローカ
ル自律性は、プログラミングで利用でき、かつプログラ
ムのコンパイル時に提供しシステムの制御下に置くこと
ができる。

【０１６５】さらに、前述のように、ローカル・メモリ
・アドレス指定の自律性もある。ＳＩＭＤ制御装置シー
ケンサは、すべてのピケットが使用する共通のアドレス
を供給する。各ピケットは、そのアドレスをローカル的
に増補して、データ依存メモリ・アクセスを行う能力を
強化することができる。

【０１６６】さらに、ピケットは、ローカル的条件に応
じて、アレイ活動に参加することも、しないことも可能
である。

【０１６７】この特性により、現在では、各ピケットが
それ自体を複数のグループのうちの１グループまたは数
グループに割り当てる手段を設けることにより、ＳＩＭ
Ｄ処理にグループの概念を導入することができる。構成
の変更が基本的にオンザフライで行えるこれらのグルー
プ化に基づいて、処理を進めることができる。ある実施
例では、一時に１つのグループだけまたはグループの１
つの組合せだけを活動状態にすることができ、それぞれ
が同一のＳＩＭＤ命令ストリームを実行する。ピケット
のサブセットまたはグループによる作業だけを必要とす
る動作もある。プログラミングでこの能力を利用するこ
とができる。ローカル参加自律性は、そのような作業が
可能なように調整される。明らかに、計算を実行するピ
ケットが多ければ多いほど、ローカル参加自律性が向上
する。

【０１６８】参加ピケットの数を増やす１つの方法は、
各ピケットがそれ自体の命令ストリームを実行できるよ
うにすることである。これは基本的に、ＳＩＭＤ内のＭ
ＩＭＤである。現在、同一のＳＩＭＤマシンをＭＩＭＤ
システムまたは別の構成のマシンとして構成することが
基本的に可能である。というのは、ピケットをそれ自体
の命令のシーケンスで動作するようにプログラミングで
きるからである。

【０１６９】各ピケットにそれ自体のシーケンスを持た
せることができるので、ピケット・レベルで非常に簡単
な１組の命令を復号することが可能であり、このため、
より広範なローカル処理が行えるようになる。この機能
が最初に適用されそうな領域は、複雑な意思決定であ
る。しかし、簡単な固定小数点処理も、プログラマの関
心を集める領域となろう。

【０１７０】そのような簡単なプログラムは、たとえば
２Ｋバイトを超えないピケット・プログラムのブロック
をピケット・メモリにロードすることになる。ＳＩＭＤ
制御装置カード７０３が、実行制御を介して、指定され
たｘｙｚアドレスからローカル実行を始めるときに、こ
れらのブロックを実行することができる。制御装置が、
非常に多くのクロックをカウントするとき、あるいは図
４に示す状況ファネル（ＳＦ）レジスタを監視すること
により、タスク完了信号の有無をテストするとき、ブロ
ックの実行が続行される。

【０１７１】状況ファネル（図４のＳＦ）は、各ピケッ
ト用のラッチ１０４を利用する。各ピケットは、ロード
するとピケットの状況条件を反映することができる、ラ
ッチ１０４を有する。ＳＩＭＤ制御装置は、アレイ状況
線を監視することにより、これらのラッチ（１ピケット
当たり１つ）内の集合値をテストすることができる。こ
のアレイ状況線は、各ピケット状況ラッチの値の論理的
組合せである。

【０１７２】次の例では、２５０を上回る値を５００＞
ｘ≧２５０の範囲に調整したいものとする。下記のルー
チンは、状況ファネルを使って、このタスクが実行され
たことを検出する。

【０１７３】 If VALUE < 500 then TURN YOUR PICKET OFF STAT < - PICKET OFF CONDITION IF STAT FUNNEL = OFF then finished .... VALUE < - VALUE - 250 Repeat

【０１７４】したがって、この多重並列ピケット・プロ
セッサを、様々な方式で、ＳＩＭＤプロセッサとして構
成することができる。好ましい実施例におけるそのよう
なＳＩＭＤマシンは、ＳＩＭＤ制御装置またはＳＩＭＤ
シーケンサの全体的制御下で、単一スレッドの命令を従
来の方式で実行するようにプログラミングされ、かつ従
来のプロセッサと同様に順次方式でＳＩＭＤプロセッサ
のアレイ上で実行するようにコード化される。アプリケ
ーション・レベルでは、これはベクトル命令およびベク
トル型の命令によって実行され、ベクトルはプロセッサ
内でおよびプロセッサ間で処理することができる。ベク
トル命令には、マイクロ命令を、通常６〜１０個付加す
ることができる。

【０１７５】そのような好ましい実施例では、システム
は、図式的には、図６の並列プロセッサ・サブシステム
の機能ブロック図に示すように見える。サブシステム・
シーケンサは、図４のホスト・インタフェース制御機構
によって制御されるシステムの入出力ポートを介して、
処理要素の機能を制御する高機能マクロを備えたＳＩＭ
Ｄプログラムと同様に機能する。メモリ・アドレス指定
によって８ビット・バイト幅のデータ・フローが可能に
なり、各機能（論理、加算、乗算、および除算）に８を
法とする算術論理が使用される。浮動小数点フォーマッ
トが設けられ、個々のスリープ・モードおよびドーズ・
モードならびに別々のアドレス指定を有する自律ピケッ
ト動作が可能になる。

【０１７６】サブシステム制御装置の配列を図７に示
す。各プロセッサ・アレイ・カード５１２（このサブシ
ステムの図では４枚となっているが、２枚のＳＥＭＥ
カードに減らすことが可能である）がシーケンサＣＲＰ
７０３に結合され、シーケンサＣＲＰ７０３はサブ
システム制御装置７０２に結合される。サブシステム制
御装置７０２は、メイン・メモリ・システムにポート接
続され、または関連マイクロチャネル・バス７０６への
チップ７０５のインタフェースを介して構成内の別のサ
ブシステムに結合される。好ましい実施例では、サブシ
ステム制御装置はＩＢＭのＰＳ／２（ＩＢＭの商標）の
汎用マイクロプロセッサ・ユニットであり、インテル３
８６プロセッサ・チップおよび４Ｍバイト・メモリを使
用する。パーソナル・コンピュータ・マイクロプロセッ
サ７０２は、サブシステム内のチップ７０５とマイクロ
チャネル型バス７０６を介してシーケンサのカードにポ
ート接続される。

【０１７７】ＳＩＭＤ用ローカル自律性の好ましい実施
例本明細書に記載のローカル自律機能はすべて、参加ピケ
ットのすべてに同時に提示されるＳＩＭＤコマンドまた
はＳＩＭＤコマンドのローカル変形として実施される。
これらのコマンドのうちのいくつかは、ローカル自律機
能を直接にもたらす。コマンド"ＬＯＡＤＯＰＦＲ
ＯＭＭＥＭＯＲＹＢＵＳ"には、関連するローカル
変形が存在しないが、これによって確実にローカル選択
されたコマンドが呼び出される。一方、コマンド"ＳＴ
ＯＲＥＴＯＡＲＥＧＰＥＲＳＴＡＴ"は、レジ
スタＡへの記憶を、ローカル状況ビットに依存させる。
これから、ローカル自律性の各特徴をそれぞれ検討す
る。

【０１７８】図８は、本発明の好ましい実施例による、
アレイ制御装置がピケットを使用不能にする方法と、ピ
ケットがそれ自体を活動化および非活動化して、ローカ
ル自律性を提供する方法を示している。１つまたは複数
のピケットを選択的に使用不能にすると、問題を実行す
る際の自由度が大きくなる。これを本明細書ではローカ
ル自律機能に分類する。すべてのピケットにＳＩＭＤコ
マンドを発行する能力と、ピケット内のデータに応じて
ピケットに異なる動作を実行させる能力は、数種の方式
で拡張可能である。１つは、ＳＩＭＩＭＤモードと識別
されるモードで、各ピケットに命令を実行させるもので
ある。もう１つは、分離実行のためにピケットを動的に
グループ化するものである。もう１つは、ピケット内で
浮動小数点調整動作および正規化動作を効率的に実行で
きるようにするものである。

【０１７９】たとえば、すでに正であり、変更を必要と
しないデータを有するピケットと、補数演算が必要なデ
ータを有するピケットがある、ＡＢＳＯＬＵＴＥＶＡ
ＬＵＥのような普通の単純なタスクを実行するには、ピ
ケットの選択が必要である。このタスクは、データを補
数化して一時位置に入れると同時に、結果の符号でマス
クをセットすると実行できる。そうすれば、次の命令
で、元々正の値を含んでいたピケットの活動を中断する
ことができる。さらに、次の命令で、補数化された（現
在は正の）値が一時位置から元の位置に移される。これ
で、すべてのピケットが正の値が含むようになる。後は
中断されているピケットを再活動化するだけである。

【０１８０】適用可能なローカル自律機能は、ＳＴＡＴ
ラッチが設定されているときだけ記憶動作が行われる、
ＳＴＯＲＥｐｅｒＳＴＡＴ（状況によって記憶）で
ある。上述の動作では、この機能により２つのステップ
が節約される。

【０１８１】中断／再活動化手法では、次の点でいくつ
かの問題が発生する。

【０１８２】１．遊休プロセッサの影響でマシン効率が
低下する。

【０１８３】２．マスクをセットしリセットする動作
が、複雑なタスクおよびそのプログラムのかなりの部分
を占める可能性がある。

【０１８４】３．プロセッサ間でのデータ転送などのタ
スクでは、単純な走行／停止マスク動作と比べて、個々
の単位動作が全く変わる必要がある。

【０１８５】図２ないし図８に関連して説明した構造を
使用する、本発明の好ましい実施例は、ローカル自律性
の問題に対処するものである。

【０１８６】ＳＩＭＩＭＤの一般的考察本発明では、ピケットのＳＩＭＤアレイ内のピケットの
設計に適用すると、以前はタスクの実行が困難または不
可能であった動作が容易に実行できるようになる、実施
技法をいくつか提供する。その結果、各ピケットはある
程度のローカル自律性を持つようになる。

【０１８７】これらの概念は、米国特許第４７８３７３
８号および第５０４５９９５号などの、従来の技術に記
載されている走行／停止の選択を拡張したものである。
本発明の好ましいシステムでは、各ピケットが様々な実
行能力を持つことができるようにする、機構の集合また
は複数の機構によって各ピケットを使用可能にすること
ができる。これらの実行能力により、各ピケットは、ピ
ケット内でデータを実行するために様々なモードを獲得
できるようにより、外部ＳＩＭＤ制御装置から送信され
るのではなくピケット内でＳＩＭＤコマンドを解釈でき
るようになる。この能力は、複数のモードに及び、それ
らのモードで、ＳＩＭＤアレイの各プロセッサがローカ
ル条件に基づいて異なる動作を実行でき、かつ実際に実
行する。

【０１８８】これらのローカル自律機能のいくつかを組
み合わせると、ピケットに短期間の間、それ自体のロー
カル・プログラム・セグメントを実行する能力を与える
ことができる。これによって、ＳＩＭＤアレイ内でＭＩ
ＭＤ能力が与えられる。このアーキテクチャをＳＩＭＩ
ＭＤと呼ぶ。ＳＩＭＩＭＤをサポートする機構によっ
て、本発明のＳＩＭＩＭＤアレイ処理システムが可能に
なる。

【０１８９】これらの機能のいくつかは、ピケットのグ
ループ化の機構形成に参加して、ピケットを選択して分
離計算用のグループを形成するための複雑なツールをサ
ポートする。この機能をグループ化と呼び、グループ化
をサポートする機構が本発明のシステムに含まれる。グ
ループ化については、"Grouping of SIMD Pickets"と題
する関連出願にも記載されている。

【０１９０】これらの機能のいくつかは、"Floating-Po
int Implementation on a SIMD Machine"と題する関連
出願に記載されている、効率的な浮動小数点手法の機構
形成に参加する。これらの機構で浮動小数点をサポート
することが好ましい。

【０１９１】システム機構の考察これから考察する「ローカル自律性」の諸項目は、次の
３つの範疇に分類することができる。１．状況制御式ローカル動作２．データ制御式ローカル動作３．プロセッサからマイクロ制御装置への状況の分配

【０１９２】状況生成の考察状況は、命令ストリーム内での以前の活動に基づいて設
定される。状況レジスタのロードは、命令ストリームに
よって制御される。状況レジスタには、命令ストリーム
ＺｅｒｏＤｅｔｅｃｔ、Ｓｉｇｎ、Ｅｑｕａｌ、Ｇｒ
ｅａｔｅｒｔｈａｎ、ＬｅｓｓＴｈａｎ、ｃａｒｒ
ｙｏｕｔがロードされる。

【０１９３】Ａｄｄｗｉｔｈｃａｒｒｙは、演算の
精度を拡張するための状況機能の一般的な使用例であ
る。状況のさらに巧妙な使用が含まれる。

【０１９４】状況は、後で使用できるようにデータ・ワ
ードとしてメモリに格納することができる。また状況を
論理演算および算術演算に使用して、他の格納値のかな
り複雑な組合せを生成することもできる。これらの計算
値を使用して、ピケットのドーズ・ラッチの値を変更
し、ピケットが、他の計算情報によって再び使用可能に
なるまで、その動作を中断させることができる。

【０１９５】アレイ制御装置内で実行されているサブル
ーチン呼出しまたは文脈切替えと関係がある状況は、セ
ーブすることができる。その後、「ポップ」または「リ
ターン」により、これらの値をリコールして使用するこ
とができる。もちろん、サブルーチン動作にピケットの
選択されたグループまたはサブセットが参加できるが、
サブルーチンからのリターン時に活動化されるピケット
の数はそれより多くなる。

【０１９６】状況制御式ローカル動作下記の各「ローカル自律」機能は、ＳＩＭＤ命令によっ
てＳＩＭＤサブシステム制御装置から選択されたとき、
状況によって制御される。図８の状況ラッチに状況条件
の１つまたはすべてを転送するためのコマンドで状況を
更新することができ、またはこの状況ラッチにメモリ位
置からロードすることができる。後者の方法は、"Group
ing of SIMD Pickets"と題する特許出願に記載されてい
る、ピケットのグループ化で使用されている。各ローカ
ル・ピケットの状況をグループ化し、状況ファネルＳＦ
を介してＳＩＭＤ制御装置にそっくり送ることができ、
制御装置は、個別に各ピケットから状況ワードを読み取
らずに、ピケット活動に明確に反応するための巧妙な方
法を与えられる。

【０１９７】ローカル参加ピケットは、直前の状況に基づいてそれ自体をオンまた
はオフにすることができる。ピケットは、ピケット内の
図８のドーズ・ラッチに適当な値をロードすることによ
り、ドーズ・モードに入ることができる。これを「ロー
カル参加」自律性と呼ぶことができる。ローカル参加自
律性は、ピケット・チップ内の個々のピケットの内部制
御用の機構をもたらす。ドーズ・モードのピケットは、
それ自体のメモリに書き込まず、一部分のレジスタの内
容を変更しないので、状態を変化させないが、すべての
テスト動作を監視し、選択された結果に基づいて再びオ
ンに戻ることができる。図８は、ドーズとディスエーブ
ルという２つの「オフ」モードの関係を示している。デ
ィスエーブル・モードでは、サブシステム制御装置が、
プロセスに実際に参加していない個々のピケットを使用
不能にすることができる。米国特許第５０４５９９５号
のようなＳＩＭＤ制御装置状況での使用不能命令は、個
々の処理要素を使用不能にするように効果的に働くこと
ができる。しかし、本発明では制御装置は、プロセス内
の別の１組のデータを起動する必要があったとき、選択
されたピケットを使用可能にする。

【０１９８】例：０より大きな値を持つすべてのピケ
ットが、次の組の動作に参加しない。

【０１９９】本発明の好ましい実施例におけるドーズと
ディスエーブルの関係を図８に示す。

【０２００】状況によるキャリーインまた、本発明では、各ピケットが、直前の状況に基づい
て現在の動作にキャリーインを追加することができる。
これは、データ長がハードウェア・レジスタ長の倍数で
あるノイマン型マシンで共通の動作である。しかし、多
数のピケットが様々なデータに対して同一の動作を実行
しているとき、各ピケットは直前の動作のデータに基づ
いてキャリーインを生成しなければならない。これは、
各ピケットに固有の動作であり、したがって重要なロー
カル自律動作である。

【０２０１】例：浮動小数点正規化動作における先行
ゼロの検索。

【０２０２】状況による格納禁止また、本発明によれば、パケットは直前の状況に基づい
てメモリへの格納動作を禁止することができる。この選
択的書込み動作を用いると、ピケット状況でピケット・
メモリへのデータの再格納を制御することができる。す
べてのピケットで実行される演算が、一部の個別ピケッ
トに有用な結果を生成しないとき、この動作を効果的な
禁止機構として使用することができる。

【０２０３】例：絶対値の計算時に直前の状況が負だ
った場合に補数を格納し戻す。

【０２０４】状況によるレジスタ・ソース選択ピケットは、状況に基づいて、２つのデータ・ソースの
うちの一方を選択し、ハードウェア・レジスタをロード
することができる。状況は、２つのデータ・ソースのう
ちの一方を選ぶのに使われるマルチプレクサを切り替え
るのに使用される。データ・ソースは、２つのハードウ
ェア・レジスタ、または同報通信バスと１つのハードウ
ェア・レジスタとすることができる。

【０２０５】例：同報通信バス上のデータがピケット
にとって有用な場合、該バスから読み取る。そうでない
場合は、内部レジスタのデータを使用する。この例は、
英字およびワードのストリームが同報通信バスを介して
移動し、潜在的一致を含むピケットがデータを捕捉する
という、ディクショナリ機能を表している。

【０２０６】例：内容が、メモリから読み取ったデー
タよりも小さい場合に、レジスタからＬｏａｄＲｅｇ
する。

【０２０７】状況による、代替メモリ位置からの読取りピケットは、状況に基づいて２つのメモリ位置のうちの
一方からデータを読み取ることができる（ストライドは
２のｎ乗）。通常、レコード内には１バイトより多くの
データがある。また、通常、１データ・セットごとに複
数のデータ・レコードがある。この選択機能を用いる
と、ローカル・ピケット状況で、データの２つのレコー
ドの一方を選択することができる。最大値を探してお
り、それを見つけるためにテストを行ったものとする。
その場合、この機能を使用すれば、将来使用するため選
択されたレコードを捕捉することができるはずである。

【０２０８】例：浮動小数点調整動作では、２つの値
を突き合わせ、一方の指数部が他方と一致するように一
方の値をスケーリングする。「どちらの一方」をスケー
リングするかは、指数部を比較し、状況値をロードする
ことによって決定する。

【０２０９】状況による代替メモリ位置への格納ピケットは、状況に基づいて２つのメモリ位置のうちの
一方にデータを格納することができる（ストライドは２
のｎ乗）。これは、読取り動作と類似している。

【０２１０】状況による、隣接ピケットへの転送のため
の選択ピケットは、本発明のスライド動作を介して隣接ピケッ
トへの転送を行うことができる。この動作のソース・デ
ータは、状況によってＡレジスタとＢレジスタのどちら
かとすることができる。そのよい例が、すべてのピケッ
トにわたってデータを比較する場合である。その目標
は、最大値を識別することである。したがって、奇数番
目のすべてのピケットがデータを右に移動し、そこでデ
ータがレジスタに格納される。受取り側ピケットは、新
しいデータ・ワードを該ピケットが有するデータ・ワー
ドと比較し、状況をセーブし、適切なソースを選択する
ことによって２つのうちの大きい方を転送する。

【０２１１】データ制御式ローカル動作各ピケット内のデータに基づくローカル自律機能がいく
つかある。これらのデータ依存機能は、データ・レジス
タの内容を使ってピケット内の独立活動を決定させる、
ＳＩＭＤ制御装置のマイクロワードによって使用可能に
なる。いくつかの例を挙げて、データ制御式ローカル動
作について説明する。

【０２１２】データによる代替メモリ位置からの読取り各ピケットは、そのレジスタのうちの１つに含まれるデ
ータをメモリ・アドレスの一部として使用して、それ自
体のメモリをアドレスすることができる。アドレス可能
なメモリのフィールドは、２の累乗で、２からすべての
ピケットのメモリまでの範囲に及ぶ。現在の適切で実用
的な設計点は４Ｋである。もう１つの特徴は、アドレス
指定にストライドを導入して、制御装置が、ピケットに
１つおきにまたは４つおきになどでワードをアドレスさ
せることができるようにするものである。メモリのこの
フィールドのベース（ピケット・アドレスの他のビッ
ト）は、ＳＩＭＤ制御装置から供給される。

【０２１３】例：これらの着想の主な応用例は、０〜
９０度の角度に対するsinの値を含むテーブルから、三
角関数や超越関数などの１組の値のうちの１つを求める
表引きである。

【０２１４】メモリ・フィールドへの条件付きインデク
シングこの着想は、インデクシングを状況で条件付け、ピケッ
ト・レジスタ内のデータに基づいてインデックスの深さ
を決定することによって、２つの考えを組み合わせるも
のである。

【０２１５】メモリからのデータに基づく加算器動作ピケット・メモリは、ピケットのタスクに固有の「命
令」を格納することができる。これらの命令をメモリか
ら読み取り、ピケットのレジスタに格納し、ピケット・
データフロー・レジスタ、マルチプレクサ、およびＡＬ
Ｕによって実行とができる。

【０２１６】例：ＳＩＭＤアレイが論理設計のシミュ
レーションを実行している場合、各ピケットに論理機能
を割り当てることができる。これをレジスタに格納すれ
ば、それを使って、そのピケットのＡＬＵ内のこの機能
に指令することができる。

【０２１７】メモリからのデータに基づくマスク動作各ピケットは、データとマスクの論理的組合せが各ピケ
ットごとに異なる結果をもたらすように、メモリ内でデ
ータとマスクを混合することにより、ローカル自律性を
達成することができる。データとそれに関連するマスク
を対にすると、トリットと称する単位が形成される。

【０２１８】ピケットからマイクロ制御装置への状況の
分配ローカル自律性の第３の範疇は、ある事象に関係する条
件を決定し、この条件を状況ファネルを介してＳＩＭＤ
制御装置に報告するピケットに関するものである。状況
ファネルは基本的に、活動状態の各ピケットから制御装
置に供給される条件の全体的論理和である。状況ファネ
ルは、少なくとも１つのピケットが要求された条件を含
むかどうかを示す。この考えを他の条件について繰り返
して、制御装置がおそらく４つ以上の条件に関する通知
を同時に受けることができるようにすることができる。
したがって、ピケット内で行われる個々のテストに基づ
いて制御の判断を下し、それをＳＴＡＴ報告ファネルを
介してアレイ制御装置に通信することができる。

【０２１９】例：この機能は、動作が完全であるかど
うか、あるいは動作に参加している活動状態のピケット
が他にもうないかどうかを判定する際に制御装置が使用
することができる。

【０２２０】例：ピケット・アレイは、同時に参加し
ているすべての活動状態のピケットに対して、マスク動
作によって探索を実行することができる。マスク動作で
は、一致するピケットが一致線をハイにして一致を示
す。一致条件は、活動状態のプロセスにおいて後で判断
するために、状況ファネルを介して制御装置に送られ
る。

【０２２１】例：ピケット・アレイは、情報の集合を
保持することができ、一時に１文字を比較し、ピケット
が一致しなくなった時点でピケットをオフにすることに
より特定の情報を探すことができる。これによって、１
回の同時同報通信比較ですべての活動状態ピケットを処
理する、強力な並列関連付け機能がもたらされる。

【０２２２】マルチレベル状況および状況のセーブ状況の反復的生成および制御を管理するための２つの能
力について説明する。すなわち、様々なレベルのプログ
ラムに入るとき、状況がより複雑になりまたはプロセッ
サ制限度が高くなり、あるいはその両方になることがあ
り得る。ソフトウェアの制御下で完全なピケット状況を
セーブし復元する能力があると、ＣＡＬＬ／ＲＥＴＵＲ
Ｎシーケンスを用いてソフトウェアのレベルをカスケー
ド化できるようになる。各ピケットは、アレイ制御装置
から指令を受けると、その状況を個別メモリにセーブす
る。

【０２２３】状況の生成状況は、ＡＬＵ演算の結果生成される。命令ストリーム
は、テストすべき条件と、その条件を既存の状況とどう
組み合わせるかとを示す。以下の選択肢がある。テスト
結果を無視する。まったく新しい状況を設定する。新規
状況と既存の状況のＯＲまたはＸＯＲを使う。状況の生
成に使用できる条件には、Zero result,Equal, Greater
than, Less than, Not equal, Equal or greater tha
n, Equalor less than, Overflow, およびUnderflowが
ある。

【０２２４】命令によって制御される状況の使用法各命令は、状況を収集しセーブする方法に関するコマン
ドを各ピケットに提供する。ピケットでローカル的に状
況を使用する方法を示すコマンドがすべてのピケットに
提供される。これらの使用法コマンドは、複数の事項を
指定する。それらはすべてローカル自律性の発想に関す
るもので、とりわけピケット参加、再格納禁止、状況に
よるデータ・ソース選択、およびピケット間通信の制御
が含まれる。ピケットのアレイの制御装置に、個々のピ
ケットの状況を制御装置に収集する方法と、この状況を
使用して大域動作を管理する方法を指示するコマンドも
提供される。基本的に、各ピケットの状況を他のあらゆ
るピケットの状況とのＯＲまたはＡＮＤをとり、その結
果が、アレイ制御装置が使用できるように該制御装置に
提示される。

【０２２５】好ましい浮動小数点実施例に関する一般的
考察浮動小数点演算のアプリケーション用に、ＳＩＭＤマシ
ンにローカル自律性を持たせることが特に好ましい。"F
loating-Point for SIMD Array Machine"と題する上記
で参照した関連出願に詳述されているＳＩＭＤアレイ・
マシンに浮動小数点に関する諸能力を提供するための新
しい方法の説明を加えれば、本発明の卓越性が理解でき
る。

【０２２６】上記システム用の浮動小数点フォーマット
を用いると、アレイＳＩＭＤマシンが浮動小数点演算を
実行することができる。説明の便宜上、図９に本発明の
浮動小数点フォーマットについて記載する。小数部のカ
ウントは指数部のカウント１に対して１バイトだけシフ
トする。図１０は、小数部を１バイトだけシフトし、浮
動小数点指数部を１だけ増分することによって浮動小数
点調整を行うステップを示している。この特定のアレイ
を用いると、メモリを使って調整シフトを行うことがで
きる。図１１は、バイト幅メモリを使って、浮動小数点
調整動作の一部であるシフトを有利に実行することによ
る、調整シフトの使用法を示している。

【０２２７】浮動小数点フォーマットＳＩＭＤマシンにおいて浮動小数点を首尾よく実施する
ための鍵は、図９に示す適切なフォーマットである。適
切なフォーマットとは、フォーマットがアーキテクチャ
の何らかの態様と互換性があり、必ずしも既存の浮動小
数点標準の１つと互換性があるわけではないことを意味
する。

【０２２８】本発明では、バイト幅データフロー上で実
行され、従来の実施態様の数倍の性能を有するフォーマ
ットを提供する。

【０２２９】このフォーマットは、少なくともＩＥＥＥ
３２ビット浮動小数点標準と同程度に正確な回答を生成
する。このフォーマットは、平均して約２ビット高い精
度を有する。

【０２３０】このフォーマットは、ユーザが使用するた
め、既存の標準との間で容易に変換できる。

【０２３１】したがって、このフォーマットは、外から
見れば標準とみなせる。ピケット内部でこの提案された
フォーマットで浮動小数点を効率的に実行することがで
き、データを並列プロセッサにロードしまたはそこから
削除する時に、必要に応じてデータのフォーマットを変
換することができる。

【０２３２】この浮動小数点フォーマットは、マルチバ
イト幅データフローに対する実施効率が得られるように
選択された。このフォーマットは、実施効率をもたらす
と同時に、ＩＥＥＥ３２ビット浮動小数点フォーマット
を上回る演算精度を提供する。

【０２３３】図９に示すフォーマットは、ＩＥＥＥ３２
ビット浮動小数点フォーマットよりも高い精度を得るの
に適したフォーマットの代表であり、バイト幅（８ビッ
ト）データ・ストリームを有するマシンで実施すること
を目的としている。好ましいフォーマットは、１ビット
の符号、７ビットの指数部、および８ビット４バイトの
小数部からなり、合計４０ビットである。

【０２３４】小数部の長さを整数個のバイトだけ拡張す
ることにより、この同じ計算スタイルを拡張して、浮動
小数点計算の精度を上げることができることに留意され
たい。

【０２３５】指数部の各カウントが小数部の８ビット・
シフトを表すので、正規化された数値は最大７個の先行
０を持つことができる。先行０が８個以上ある場合、そ
の数値を調整して正規化する必要がある。

【０２３６】図１０は、調整シフトを使って浮動小数点
調整を行う方法を示している。このシステムでは、デー
タ・ワードが図９のフォーマットで構成されている。浮
動小数点調整を行うには、小数部を８ビットだけ左にシ
フトし、指数部を１だけ減らす。上述のシステムを典型
とするバイト幅データフローでは、このシフト動作は、
次のバイトを第１バイトとし、すべて０の第１バイトを
切り捨てるだけで実施することができる。このシフトの
実施は、様々な方法で行うことができる。

【０２３７】バイト幅データフローでは、１クロック・
サイクルに１バイト幅シフトでデータをシフトする。最
大３回のシフトが必要である。これを、先行０のテスト
と組み合わせることができる。

【０２３８】図１１に示すもう１つの手法は、並列アレ
イに対して実施することができ、この手法はアレイの処
理要素がそれ自体のメモリを有するマシンに特に有利で
ある。この場合、データがメモリ内に存在すると仮定す
る。マシンはまず、先行０のバイト数を決定する。次
に、マシンは先行０バイトのカウントを使って、データ
の獲得に使用する取出しアドレスを調整する。次に、デ
ータ移動動作の一環として、４クロックで正規化プロセ
スを実施することができる。

【０２３９】ＳＩＭＤマシンでは、固定した所定のサイ
クル数ですべての動作が実行されるようにすることが好
ましい。指数部の１カウントが小数部１ビットを表す従
来の浮動小数点を用いる場合は、小数部の先行０１個
につきシフトおよびカウント・プロセスが１回行われ
る。正規化の実行には０ないし３２サイクルが必要とな
る。各ピケットは、そのハードウェア内で小数部に対し
て適切なサイクル数だけ実行するはずであり、そのサイ
クル数はピケットごとに異なる。このプロセスを決定的
なものにするには、ＳＩＭＤマシン全体が最大（３２）
のサイクル数だけ実行しなければならず、多数のピケッ
トで大量の遊休時間が生じる。

【０２４０】本明細書に記載する発想は決定的なものに
なっており、次のように１２サイクルで実行される。

【０２４１】１．最上位側から順に一時に１バイトず
つ、小数部をメモリから（メモリ内の）レジスタに移動
し、各バイトがすべて０であるかどうかを記録する。す
べて０の場合、そうなっているバイトの数をカウントす
る。この動作には４サイクルを要する。

【０２４２】２．ポインタが小数部の最上位バイトの
「アドレス」を含むと仮定する。このポインタに０バイ
トの数（０〜４）を加算して、このポインタが小数部の
最上位非ゼロ・バイトを指すようにする。この動作には
１サイクルを要する。

【０２４３】３．ポインタを使って、最上位非ゼロ・ビ
ットから順に、最下位側に０を含むバイトを埋め込みな
がら、小数部をメモリに格納し直す。この動作には４サ
イクルを要する。

【０２４４】４．次に指数部をカウント数だけ減分し、
メモリに格納し直す。この動作には３サイクルを要す
る。

【０２４５】この動作をピケット内で実施される通りに
図に示す。

【０２４６】上記の手法によって正規化を行うには、ピ
ケット設計の複数の機能にある程度のローカル自律性を
与える必要がある。限られたＰＭＥ自律性またはピケッ
ト自律性を提供する機能には以下のものがある。

【０２４７】１．０の有無をテストし、状況に入れる。

【０２４８】２．状況が設定されている場合、カウンタ
を増分する。

【０２４９】３．レジスタ内のポインタ値をメモリ・イ
ンデックスとして使って、メモリへのデータ依存アクセ
スを提供する。本発明の好ましい実施例を説明してきた
が、現在と将来の両方において、当業者が、本発明の請
求の範囲に含まれる様々な改良と機能強化を行えること
が理解されよう。本発明の請求項は、最初に開示される
本発明に対する正当な保護を維持するために解釈されな
ければならない。

【図面の簡単な説明】

【図１】従来技術の代表と見なすことのできる最近のＳ
ＩＭＤプロセッサの概略図である。

【図２】アレイ内の他のピケットとのバイト通信ができ
る、プロセッサ、メモリ、制御論理機構、及び連想メモ
リを備えた、シリコン・ベース上に構成された１対の基
本ピケット・ユニットを示す図である。

【図３】連想メモリの処理を示す図である。

【図４】マイクロプロセッサ制御装置と、カン詰ルーチ
ン用のハードワイヤ接続式順序付け制御装置と、ピケッ
ト・アレイとを使用する、ＳＩＭＤサブシステム用の基
本１６（ｎ）ピケット構成を示す図である。ピケット・
アレイが形成するこの基本並列ピケット・プロセッサ・
システムは、独立型ユニットでもよい。

【図５】図４の複数のピケット・プロセッサを組み込ん
だ多重ピケット・プロセッサ・システムを示す図であ
る。

【図６】サブシステムの機能ブロック図である。

【図７】図５のカードを含むサブシステム制御装置の配
置構成を示す図である。

【図８】本発明の好ましい実施例による、ＳＩＭＤマシ
ン内のピケットのローカル自律性のためのドーズ命令と
ディスエーブル命令の関係を示す図である。

【図９】本発明の好ましい実施例の、特定の浮動小数点
フォーマットを示す図である。

【図１０】浮動小数点の調整を行うための諸ステップを
記載した図である。

【図１１】本発明による、メモリをどのように使ってシ
フトの調整を行うかを示す図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者トマス・ノーマン・バーカーアメリカ合衆国13850、ニューヨーク州ヴェスタル、サンセット・アベニュー 136 (72)発明者ジェームズ・ウォレン・ディーフェンデルファーアメリカ合衆国13827、ニューヨーク州オウェゴ、フロント・ストリート 396 (72)発明者ピーター・マイケル・コッヘアメリカ合衆国13760、ニューヨーク州エンディコット、ドーチェスタ・ドライブ７

Claims

【特許請求の範囲】

【請求項１】データおよび命令を相互通信するためにピ
ケットとして結合された複数のアレイ処理要素を備え、
各ピケットが、様々な実行能力を有することができるよ
うにする複数の機構を有し、前記実行能力によって、各
ピケットがピケット内でデータを実行するために様々な
モードを獲得できるようになり、ピケット内でＳＩＭＤ
コマンドを解釈できるようになる、データを並列に実行
できるプロセッサのアレイによってＳＩＭＤを処理する
能力を有するコンピュータ・システム。
【請求項２】各ピケットが複数のモードで動作できるよ
うにする前記複数の機構を各ピケットが有し、前記複数
のモードで、ＳＩＭＤアレイの各プロセッサが、ローカ
ル条件に基づいて異なる動作を実行でき、実際に実行す
ることを特徴とする、請求項１に記載のコンピュータ・
システム。
【請求項３】ＳＩＭＩＭＤアレイ・プロセッサ・モード
が設けられ、複数のアレイ・プロセッサのうちの少なく
とも１つが、ＳＩＭＩＭＤモードで動作できるようにな
り、プロセッサ・アレイ内の要素が、各クロック・サイ
クルに制御装置からコマンドを受け取って実行し、前記
コマンドのうちの一部は、各ピケット内で解釈されて異
なる動作をもたらすことができることを特徴とする、請
求項１に記載のコンピュータ・システム。
【請求項４】各ピケット内でのＳＩＭＤコマンドの解釈
を、各ピケット内の１つまたは複数の状況ラッチまたは
レジスタ・ビットによって制御できることを特徴とす
る、請求項２に記載のコンピュータ・システム。
【請求項５】各ピケット内でのＳＩＭＤコマンドの解釈
を、各ピケット内の１つまたは複数のレジスタ内のデー
タによって制御できることを特徴とする、請求項２に記
載のコンピュータ・システム。
【請求項６】結果状態を収集して、プロセッサのアレイ
の制御装置に送ることができることを特徴とする、請求
項２に記載のコンピュータ・システム。
【請求項７】ピケット状況に基づくＳＩＭＤコマンドの
解釈の結果、ピケットが、動作の一部分について２つの
データ供給源のうちの１つを選択することができ、デー
タ供給源を、ピケット・レジスタまたはピケット外部の
１つもしくは複数のデータ・バスとすることができるこ
とを特徴とする、請求項４に記載のコンピュータ・シス
テム。
【請求項８】ピケット状況に基づくＳＩＭＤコマンドの
解釈の結果、ピケットが、ピケット内での動作の結果を
記憶するために２つのピケット・メモリ位置のうちの１
つを選択することができることを特徴とする、請求項４
に記載のコンピュータ・システム。
【請求項９】ピケット状況に基づくＳＩＭＤコマンドの
解釈の結果、ピケットが、隣接ピケットへの転送のため
にピケット内で２つのデータ供給源のうちの１つを選択
することができることを特徴とする、請求項４に記載の
コンピュータ・システム。
【請求項１０】ある範囲の可能な浮動小数点数を処理す
るため、ピケットのアレイによって浮動小数点計算を処
理することができ、浮動小数点を処理するアレイが、複
数のピケット・ユニットを含み、各ピケット・ユニット
が、それぞれメモリを利用する処理の１要素を実行する
のに適合されるような形で、全ピケット・ユニット内の
情報の並列処理のために処理要素に結合されたローカル
・メモリと組み合わされた、ビット並列処理要素を有す
ることを特徴とする、請求項３に記載のコンピュータ・
システム。