JPH07288468A

JPH07288468A - フィードフォワード制御型位相同期回路

Info

Publication number: JPH07288468A
Application number: JP6101963A
Authority: JP
Inventors: Yasuhiro Taniguchi; 安弘谷口
Original assignee: UNITEC DENSHI KK
Current assignee: UNITEC DENSHI KK
Priority date: 1994-04-14
Filing date: 1994-04-14
Publication date: 1995-10-31
Also published as: KR950030484A

Abstract

(57)【要約】【目的】簡単な回路構成で外部からの入力信号に高精
度で位相同期可能な位相同期回路を提供する。【構成】外部入力信号に位相同期した発振信号を提供
するフィードフォワード制御型位相同期回路である。該
位相同期回路は、制御電圧に応じて発振周波数が変化す
る電圧制御マルチバイブレータ発振器（ＶＣＭ）（３
１）、該ＶＣＭの出力信号または該出力信号を分周した
信号と入力信号との間の周波数差に応じた信号を発生す
る周波数比較器（２７）、該周波数比較器から出力され
る信号に基づき前記ＶＣＭに供給するための制御電圧を
生成するループフィルタ（２９）、および前記ＶＣＭの
発振出力信号の位相を前記入力信号によって規制する位
相制御回路を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フィードフォワード制
御型位相同期回路に関し、特に電圧制御発振器としてマ
ルチバイブレータ発振器を使用し、高い周波数の発振器
を使用することなく、残留時間時軸誤差を実質的にゼロ
として高精度の位相同期を可能にする技術に関する。

【０００２】

【従来の技術】図１２は、従来より使用されている一般
的なフィードバック制御型の位相同期回路の基本的な構
成を示す。同図の回路は、位相比較器１、ループフィル
タ３、電圧制御発振器（ＶＣＯ）５および分周器７を備
えている。ＶＣＯ５の出力信号を入力パルスの位相に同
期させるために、ＶＣＯ５の発振出力はまず分周器７で
分周され周波数を入力パルスの周波数に対応させる。次
に、位相比較器１において入力パルスと分周器７からの
分周信号との位相比較を行ない、両者の位相差に対応し
た電圧を発生してループフィルタ３に入力する。ループ
フィルタ３は通常低域通過フィルタ作用および増幅作用
を持ち、位相比較器１から入力された誤差信号の不要高
周波成分を除去すると共に、位相同期回路が所望の同期
特性および応答特性を持つよう前記誤差信号を処理して
ＶＣＯ５に与える。これによって、ＶＣＯ５は入力パル
スに位相同期した信号を発振することになる。

【０００３】ところが、このようなフィードバック制御
型の位相同期回路は、低域通過フィルタであるループフ
ィルタによって同期特性や応答特性が決定されるため、
位相同期回路の応答速度が遅くなる。

【０００４】このようなフィードバック制御型の位相同
期回路に対して、応答速度を速めるためにフィードフォ
ワード制御型のデジタル的な位相同期回路が使用されて
いる。図１３はそのようなフィードフォワード制御型の
位相同期回路の一例を示す。同図の回路は、入力パルス
とは非同期の信号を発振する発振器９、縦続接続された
２個のＤ型フリップフロップ（Ｄ−ＦＦ１，Ｄ−ＦＦ
２）１１，１３、ＮＡＮＤゲート１５、そして分周器１
７を備えている。入力パルスは第１のＤ型フリップフロ
ップ１１のデータ入力に印加され、該フリップフロップ
１１の出力は第２のＤ型フリップフロップ１３のデータ
入力に供給されている。第１および第２のＤ型フリップ
フロップ１１および１３の出力はそれぞれＮＡＮＤゲー
ト１５の第１および第２の入力に供給されている。ＮＡ
ＮＤゲート１５の出力は分周器１７のリセット入力に供
給されている。また、発振器９の出力は第１および第２
のＤ型フリップフロップ１１および１３のクロック入
力、および分周器１７の入力に供給されている。

【０００５】図１４は、このような図１３の位相同期回
路の各部の信号波形を示す。図１４を参照して図１３の
位相同期回路の動作を説明する。なお、図１４におい
て、各信号波形（ａ）〜（ｆ）は、それぞれ図１３の回
路の同じ符号で説明された点における信号波形を示して
いる。

【０００６】発振器９が図１４の（ａ）に示される非同
期の発振器出力信号を発振しており、入力パルスとして
（ｂ）に示される信号が入力されたものとする。この入
力パルスは第１のＤ型フリップフロップ１１によって図
１４の（ｃ）に示されるような発振器９の出力波形の次
の立上り時点で立ち上がる信号となる。また、第２のＤ
型フリップフロップ１３の出力は（ｄ）に示されるよう
に、発振器９の出力信号のさらに次の立上り時点で立ち
下がる信号となる。ＮＡＮＤゲート１５はこのような第
１のＤ型フリップフロップ１１の出力（ｃ）と第２のＤ
型フリップフロップ１３の出力（ｄ）のＡＮＤ演算を行
ない、かつそれを反転した波形となり、図１４の（ｅ）
に示される。このＮＡＮＤゲート１５の出力信号は分周
器１７のリセット信号となり、該リセット信号の立下り
時点で分周器１７のリセットが行なわれ、このリセット
時点から分周器１７は発振器９の出力信号の分周を開始
する。したがって、分周器１７の出力信号（ｆ）は入力
パルスに位相同期した信号となる。なお、図１３および
図１４では分周器１７の分周比Ｎは４であるとしてい
る。また、図１４において、斜線部分は極性不確定の領
域である。

【０００７】また、図１４において、発振器出力波形
（ａ）はデューティーサイクルが５０％として示されて
おり、ｔ０はこの発振器出力信号の半周期の時間を示し
ている。また、Δｔは入力パルスの立上りから発振器出
力信号の立上りまでの時間であり、位相同期回路の時間
遅れに対応する。この時間Δｔは、入力パルスと発振器
９の出力とが非同期であるため、その最大値は発振器出
力信号の１周期分、すなわち２ｔ０となり、この値２ｔ
０は制御不能な残留位相誤差となる。

【０００８】

【発明が解決しようとする課題】図１４に示されるよう
な位相同期回路では、前述のように残留位相誤差は最大
発振器９の発振信号の１周期分となる。したがって、残
留位相誤差を低減して高精度の位相同期を行なうために
は発振器の発振周波数を高める必要がある。例えば残留
位相誤差を半分にするには発振器９の発振周波数を２倍
にすることが必要となる。

【０００９】しかしながら、発振器の周波数をあまり高
くすると、発振器を構成するハードウェアが高価にな
り、消費電力が増大し、かつ発振器および該発振器に電
力を供給する電源の発熱量が増大するという不都合が生
じる。また、発振周波数が高くなると機器外部への妨害
電波の発生が多くなり、あるいは経済的に発振器を構成
する集積回路（ＩＣ）が入手不能な場合も生じる。

【００１０】さらに、図１３の位相同期回路では、入力
パルスと非同期の発振器の出力またはこれに代るパルス
の立上りまたは立下りで入力パルスをラッチするという
方法で位相同期を行なっているため、発振器の発振周波
数を高めても必ずいくらかの位相誤差は残ることにな
る。

【００１１】なお、図１３に示される回路において、出
力信号の残留位相誤差すなわち残留時間軸誤差をさらに
低減して高精度の位相同期を行なうためには、図１５に
示されるような回路をさらに使用することができる。図
１５の回路は、基準発振器の出力を１／４周期遅延させ
る遅延回路２１、２／４周期だけ遅延させる遅延回路２
３、３／４周期だけ遅延させる遅延回路２５と、これら
の各遅延回路２１，２３，２５の出力および基準発振器
の出力を受け入れ、切替制御信号に応じてこれらの信号
のうちの１つを切替出力する切替回路１９とを含む。切
替制御信号は、基準発振器出力と同期させるべき入力信
号との位相差を図示しない検出器によって検出し、該位
相差に応じて切替回路１９の４つの入力のうちのいずれ
か１つを選択出力させるものである。

【００１２】しかしながら、図１５の回路を使用すると
装置のハードウェア構成がさらに複雑になると共に、こ
のような回路を使用しても残留時間軸誤差をゼロとする
ことはできない。

【００１３】したがって、本発明の目的は、高い周波数
の信号を発生する発振器を使用することなく、残留時間
軸誤差が実質的にゼロとなる位相同期回路を提供するこ
とにある。

【００１４】本発明の他の目的は、上述のような残留時
間軸誤差が実質的にゼロの位相同期回路を極めて簡単な
回路構成でかつ低価格の回路で実現することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の態様によれば、制御電圧に応じて発
振周波数が変化する電圧制御マルチバイブレータ発振器
を使用し、該発振器の出力信号または該出力信号を分周
した信号と入力信号との間の周波数差に応じた信号を周
波数比較器で発生し、該周波数比較器から出力される信
号をループフィルタを介して制御電圧として前記電圧制
御マルチバイブレータ発振器に供給する。そして、前記
電圧制御マルチバイブレータ発振器の発振信号の位相を
前記入力信号によって直接的に規制する位相制御回路が
用いられる。

【００１６】前記電圧制御マルチバイブレータ発振器
は、コレクタとベースが互いに実質的に交差結合され、
エミッタ間に容量が接続された一対のトランジスタを備
えた非安定マルチバイブレータ発振器とすることがで
き、かつ前記位相制御回路は、例えばスイッチングトラ
ンジスタを使用し、前記入力信号より生成した位相同期
パルスにより外部から直接前記容量の充電または放電サ
イクルを規制する。

【００１７】さらに、前記周波数比較器から出力され電
圧制御マルチバイブレータ発振器に印加される制御電圧
の変化範囲を制限する周波数安定化回路を設けると好都
合である。

【００１８】また、本発明の第２の態様によれば、制御
電圧に応じて発振周波数が変化する電圧制御マルチバイ
ブレータ発振器が使用され、該電圧制御マルチバイブレ
ータ発振器の出力信号または該出力信号を分周した信号
と基準周波数信号との間の周波数差に応じた信号が周波
数比較器によって発生される。該周波数比較器から出力
される信号はループフィルタを介して前記電圧制御マル
チバイブレータ発振器に供給される。そして、位相制御
回路により、位相制御用入力信号によって前記電圧制御
マルチバイブレータ発振器の発振信号の位相が直接規制
される。

【００１９】この場合、前記第１の態様の回路と同様
に、電圧制御マルチバイブレータ発振器はコレクタとベ
ースが互いに実質的に交差結合され、エミッタ間に容量
が接続された一対のトランジスタを備えた非安定マルチ
バイブレータ発振器とすることができ、かつ前記位相制
御回路は前記位相制御用入力信号より生成した位相同期
パルスにより外部から直接前記容量の充電または放電サ
イクルを規制するよう構成できる。

【００２０】さらに、前記周波数比較器から出力され電
圧制御マルチバイブレータ発振器に印加される制御電圧
の変化範囲を制限する周波数安定化回路を設けると好都
合である。

【００２１】さらに、本発明の第３の態様では、発振周
波数を決める容量を備えた非安定マルチバイブレータ発
振器が使用され、位相制御回路によって入力信号より生
成した位相同期パルスにより外部から直接前記非安定マ
ルチバイブレータ発振器の前記容量の充電または放電サ
イクルを規制することにより該非安定マルチバイブレー
タ発振器の発振信号の位相を入力信号の位相と同期させ
る構成とすることができる。

【００２２】

【作用】上記第１の態様に係る位相同期回路では、電圧
制御マルチバイブレータ発振器と周波数比較器とループ
フィルタからなる回路によってフィードバック形の周波
数同期回路が構成され入力信号と少なくとも周波数が同
期した出力信号が得られる。そして、この場合前記位相
制御回路がさらに前記入力信号によって電圧制御マルチ
バイブレータ発振器の発振信号の位相を直接規制する。
具体的には、前記電圧制御マルチバイブレータ発振器は
一対のトランジスタおよび発振周波数を決定する容量を
備えた非安定マルチバイブレータとし、前記位相制御回
路は前記入力信号から生成した位相同期パルスにより外
部から直接前記容量の充電または放電サイクルを規制す
る。

【００２３】したがって、発振器の発振周波数はフィー
ドバック制御により入力信号の周波数と同じになるよう
制御され、一方発振位相は電圧制御マルチバイブレータ
発振器の各トランジスタのオンまたはオフ動作を直接入
力信号の立上りまたは立下りエッジから開始するように
制御することによって入力信号と同期するよう制御され
る。このため、電圧制御マルチバイブレータ発振器の出
力信号の位相が入力パルスによって直接規制され、極め
て迅速に位相制御が行なわれると共に残留時間軸誤差が
原理的に発生しないことになる。また、従来のように残
留時間軸誤差を小さくするために発振器の発振周波数を
必要以上に高くする必要はない。したがって、上記周波
数比較器において入力信号と比較される信号は発振器の
出力そのままでもよく、必ずしも発振器の出力信号を分
周して周波数比較器に供給する必要はない。

【００２４】また、前記周波数比較器から出力され電圧
制御マルチバイブレータ発振器に印加される制御電圧の
変化範囲を周波数安定化回路で制限することにより電圧
制御マルチバイブレータ発振器の発振周波数の変化範囲
を縮小することができ、位相同期回路による位相規制動
作をより的確なものとすることができる。

【００２５】また、上記本発明の第２の態様では、電圧
制御マルチバイブレータ発振器は基準周波数信号に基づ
き周波数制御される。そして、このような基準周波数信
号によって周波数制御された電圧制御マルチバイブレー
タ発振器の発振信号の位相が前記基準周波数信号とは別
の位相制御用入力信号によって位相規制される。これに
よって、周波数が基準周波数信号と同期しかつ位相が位
相制御用入力信号に同期した信号を得ることができる。

【００２６】この場合も、電圧制御マルチバイブレータ
発振器としては一対のトランジスタおよび発振周波数を
決定する容量を備えた非安定マルチバイブレータとする
ことができ、かつ前記位相制御回路は位相制御用入力信
号より生成した位相同期パルスにより外部から直接前記
容量の充電または放電サイクルを規制することによって
位相同期を行なうことができる。

【００２７】さらに、周波数比較器から出力され電圧制
御マルチバイブレータ発振器に印加される制御電圧の変
化範囲を制限する周波数安定化回路を使用することによ
り、電圧制御マルチバイブレータ発振器の発振周波数の
変化範囲を縮小し、的確な位相同期を行なうことが可能
になる。

【００２８】さらに、本発明の第３の態様による位相同
期回路では、発振周波数を決める容量を備えた非安定マ
ルチバイブレータ発振器によってある発振周波数の信号
を出力しておき、このような非安定マルチバイブレータ
発振器の発振信号の位相を位相制御回路によって規制す
ることにより、少なくとも位相が入力信号によって規制
された、すなわち位相が入力信号の位相と同期した発振
信号を簡単な回路で得ることが可能になる。

【００２９】

【実施例】以下、図面を参照して本発明の実施例につき
説明する。図１は、本発明の一実施例による位相同期回
路のブロック図である。同図の回路は、周波数比較器２
７、ループフィルタ２９、電圧制御発振器３１、分周器
３３を含むフィードバック形の周波数同期回路を含んで
いる。ループフィルタ２９、分周器３３は、それぞれ、
前記図１１の位相同期回路のループフィルタ３、分周器
７と同様のものでよい。図１の電圧制御発振器３１は、
図１１の電圧制御発振器５と同様のものであるが、特に
図１の回路では電圧制御型マルチバイブレータによって
構成したものを使用している。

【００３０】図１の位相同期回路は、さらに入力パルス
を受けて位相同期用のパルスを発生し電圧制御発振器
（ＶＣＭ）３１に入力する位相同期パルス発生器３５、
および周波数比較器２７とＶＣＭ３１との間の回路に接
続された安定化回路３７を備えている。

【００３１】図１の位相同期回路においては、周波数比
較器２７、ループフィルタ２９、ＶＣＭ３１、分周器３
３によって構成されるフィードバック型周波数同期回路
は入力パルスと周波数同期した出力信号を生成する。ま
た、本発明では、入力パルスが位相同期パルス発生器３
５に入力され、該位相同期パルス発生器３５は入力パル
スの立上りまたは立下り時点から所定のパルス幅を有す
る位相同期用パルスが生成される。この位相同期用パル
スはＶＣＭ３１に印加されて該ＶＣＭ３１を該位相同期
用パルスに同期して発振させる。これによって、ＶＣＭ
３１の出力信号は入力パルスと残留時間軸誤差ゼロで位
相同期することになる。さらに、安定化回路３７は後に
詳細に説明するように周波数比較器２７から出力されル
ープフィルタ２９を介してＶＣＭ３１に入力される制御
電圧の変化範囲を適切な値に制限しＶＣＭ３１の発振周
波数範囲を制限して安定化する。これによって、電圧制
御発振器としてマルチバイブレータを使用した場合にも
適切な位相同期を行なうことが可能になる。

【００３２】なお、前記分周器３３のような分周器を通
さないで、発振器（ＶＣＭ３１）出力と入力信号との直
接の位相比較をする場合は、両者の位相が同期してしま
うので、更に外部から位相同期をかけることができな
い。このため、位相比較器ではなく、周波数比較器が必
要である。

【００３３】分周器を通した場合も、基本的には周波数
比較器が必要であるが、両信号の位相の直接の比較では
ないため、周波数比較器として位相比較器を使用しても
実用的に問題がなく、位相比較器が周波数比較器として
使用されることが多い。

【００３４】次に、図２を参照して図１の回路に使用さ
れているＶＣＭ３１などの詳細な構成につき説明する。
図２では、（ａ）において一般的なエミッタ結合形のマ
ルチバイブレータの基本回路を示し、（ｂ）において本
発明による位相同期回路に使用されるマルチバイブレー
タ回路の一例を示す。

【００３５】図２の（ａ）に示されるマルチバイブレー
タ回路は、ベースおよびコレクタが互いに交差結合され
た一対のスイッチングトランジスタＱ１，Ｑ２と、これ
らの各トランジスタＱ１およびＱ２のコレクタと電源Ｖ
ｃｃ間にそれぞれ接続された負荷抵抗Ｒ１およびＲ２、
各トランジスタＱ１，Ｑ２のエミッタ間に結合されたコ
ンデンサＣ、そして各トランジスタＱ１およびＱ２の各
エミッタとグランド間にそれぞれ接続された可変電流源
Ｉ１およびＩ２を備えている。可変電流源Ｉ１およびＩ
２は制御電圧に応じて流れる電流が調節できるものであ
り、図ではこれらの電流源を流れる電流もそれぞれＩ１
およびＩ２で示している。

【００３６】このようなエミッタ結合型マルチバイブレ
ータ回路は、周知のように、トランジスタＱ１およびＱ
２のコレクタ−ベース間の交差結合により発振し、その
発振周波数はコンデンサＣの容量と該コンデンサＣへの
充放電電流Ｉ１およびＩ２で決定される。電流Ｉ１およ
びＩ２は制御電圧で決定されるから、このマルチバイブ
レータ回路の発振周波数は制御電圧で調節できることに
なる。

【００３７】図２の（ｂ）は、本発明の位相同期回路に
使用されるＶＣＭ３１の原理的な構成を示す。この回路
は、前記図２（ａ）に示されたマルチバイブレータ回路
にさらにスイッチングトランジスタＱ３および電流制限
用の抵抗Ｒ３を接続したものである。トランジスタＱ３
のコレクタは電源Ｖｃｃに接続され、エミッタはトラン
ジスタＱ２のエミッタ、すなわちコンデンサＣの一方の
端子に接続されている。また、トランジスタＱ３のベー
スには抵抗Ｒ３を介して前記位相同期パルス発生器３５
によって生成される位相同期パルスが印加される。その
他の部分は図２（ａ）と同じである。

【００３８】図２（ｂ）の回路においては、トランジス
タＱ３および抵抗Ｒ３の部分を除く回路は前記図２
（ａ）のマルチバイブレータ回路と同様の発振動作を行
ない、その発振出力すなわちＶＣＭ出力はトランジスタ
Ｑ１またはＱ２のコレクタから取り出される。このよう
な発振動作を行なう際に、前記位相同期パルス発生器３
５から例えば正極性の位相同期パルスが抵抗Ｒ３を介し
てトランジスタＱ３のベースに印加されると、マルチバ
イブレータの発振周期を決定しているコンデンサＣの一
端に該位相同期パルスが強制的に加えられる。これによ
って、マルチバイブレータの各トランジスタＱ１，Ｑ２
のオン／オフ動作を位相同期パルスによって規制するこ
とができる。位相同期パルスは後に詳細に説明するよう
に、入力パルスと所定の位相関係で位相同期しているか
ら、結局このマルチバイブレータの出力、すなわちＶＣ
Ｍ出力は入力パルスに位相同期することになる。

【００３９】これによって、本発明による位相同期回路
は入力パルスに対し残留時間軸誤差なしに位相同期する
ことが可能になり、しかも従来の回路のように残留時間
軸誤差を小さくするため発振器の周波数を高くする必要
はない。

【００４０】図３は、前記図２（ｂ）と同様の回路を集
積回路（ＩＣ）を使用して構成する場合の一例を示す。
図３の回路は、ＩＣとしてモトローラ社のＭＣ１６５８
型の電圧制御マルチバイブレータ用集積回路を使用して
いる。この集積回路の１番ピン（Ｖ_ＣＣ１）および５番
ピン（Ｖ_ＣＣ２）は共に所定の電源電圧Ｖｃｃに接続さ
れ、かつ８番ピンはグランドに接続される。１１番ピン
および１４番ピンの間には発振周波数を決定するための
容量Ｃが接続され、１４番ピンは更にスイッチングトラ
ンジスタＱ３のエミッタに接続されている。トランジス
タＱ３のコレクタは電源Ｖｃｃに接続され、ベースは抵
抗Ｒ３を介して位相同期パルス入力に接続される。２番
ピン（Ｖ_ＣＸ）は図１の回路におけるループフィルタ２
９の出力に接続され、発振周波数を変えるための制御電
圧が印加される。１２番ピンおよび１３番ピンはそれぞ
れバイアスフィルタ端子および入力フィルタ端子であっ
て所定のフィルタ容量がグランドとの間に接続されてい
る。６番ピンおよび４番ピンはそれぞれ電圧制御マルチ
バイブレータの非反転出力および反転出力を取り出すた
めの出力端子となる。このように、本発明による位相同
期回路の電圧制御マルチバイブレータを含む基本的な回
路部分は汎用のＩＣを使用して容易に構成することがで
きる。

【００４１】次に、図４および図５を参照して図１の位
相同期回路における位相同期パルス発生器３５につき詳
細に説明する。前記図２の（ｂ）に示すようなマルチバ
イブレータ回路（ＶＣＭ）を使用した場合には、該ＶＣ
Ｍに印加される位相同期パルスはＶＣＭの発振出力信号
のデューティーサイクルが５０％の場合には、後に述べ
る例外を除き、ＶＣＭの発振信号の発振周期の５０％以
上、１００％未満とすることが必要である。したがっ
て、ＶＣＭの周波数に応じて最適なパルス幅を有する位
相同期パルスを発生させる必要がある。

【００４２】図４は、ＶＣＭの発振周波数がかなり高
く、一般的なモノステーブルマルチバイブレータ（図４
ではＭＭ１，ＭＭ２）の発生可能な最小パルス幅よりも
狭い位相同期パルスを発生させる必要がある場合の構成
を示す。図４の位相同期パルス発生回路は、入力パルス
を受ける２個のモノステーブルマルチバイブレータ（Ｍ
Ｍ１，ＭＭ２）３８，３９と、各モノステーブルマルチ
バイブレータ３８，３９の出力を受ける排他的ＯＲゲー
ト（ＥＸ−ＯＲ）４１を備えている。排他的ＯＲゲート
４１の出力は位相同期パルスとしてＶＣＭ３１の位相同
期パルス入力に印加される。

【００４３】図５は図４の回路の各部の信号波形を示
し、図４の（ａ）〜（ｅ）の部分の信号波形をそれぞれ
対応する符号を付した波形で示している。図５の（ａ）
に示されるような入力パルスが各モノステーブルマルチ
バイブレータ３８，３９に入力され、それぞれの時定数
で（ｂ）および（ｃ）に示すようなパルス幅を有する信
号が各モノステーブルマルチバイブレータ３８および３
９から出力される。モノステーブルマルチバイブレータ
３８および３９の出力は排他的ＯＲゲート４１で排他的
ＯＲ演算されて（ｄ）に示すような信号が生成され、こ
の信号がＶＣＭ３１の位相同期パルス入力に印加され
る。これによって、ＶＣＭ３１は、排他的ＯＲゲート４
１の出力パルスに同期した発振信号を出力することにな
る。すなわち、各モノステーブルマルチバイブレータ３
８および３９の発生可能な最小パルス幅よりも広いパル
スの時間的差分を利用して各モノステーブルマルチバイ
ブレータ３８，３９で発生可能な最小パルス幅より狭い
位相同期パルスを発生させることができる。

【００４４】なお、上記排他的ＯＲゲート４１の出力パ
ルスが位相同期パルスとして、前記図２の（ｂ）に示さ
れる抵抗Ｒ３を介してトランジスタＱ３のベースに供給
されると、位相同期パルスが高レベルの間トランジスタ
Ｑ２のエミッタを流れていた電流は、トランジスタＱ３
のエミッタに吸収されて、トランジスタＱ２は非導通状
態、すなわち、オフとなる。このときトランジスタＱ１
は導通状態、すなわち、オンとなっている。その後位相
同期パルス、すなわち排他的ＯＲゲート４１の出力パル
スが立下ると、トランジスタＱ３はオフとなり、トラン
ジスタＱ２の電流が流れ始める。この時点が発振の開始
点となり、排他的ＯＲゲート４１のパルス（ｄ）の立下
り、すなわち、位相同期パルスの立下りが発振の開始点
と一致し、したがって位相同期における残留時間軸誤差
は本質的に発生しない、すなわちゼロとなる。但し、入
力パルスの立上りからモノステーブルマルチバイブレー
タ３７（ＭＭ１）の出力パルス幅に相当する時間分の遅
れは発生する。

【００４５】次に、図６は、ＶＣＭの発振周波数が比較
的低く、モノステーブルマルチバイブレータの発生可能
な最小パルス幅より広い位相同期パルスでよい場合の位
相同期パルス発生器３５の構成を示す。図６の回路は、
入力パルスを受けるモノステーブルマルチバイブレータ
４３を備えている。モノステーブルマルチバイブレータ
４３は、ＶＣＭの発振周期の５０％以上１００％未満の
位相同期パルスを発生し、ＶＣＭの位相同期パルス入力
に印加する。

【００４６】図７は図６の位相同期回路の各部の信号波
形を示す。この場合は、モノステーブルマルチバイブレ
ータ４３の出力（ｂ）は、入力パルス（ａ）の立上り時
点から内部時定数によって決定される所定のパルス幅を
有する位相同期パルスを発生する。この位相同期パルス
の幅は、前述のようにＶＣＭ出力の周期の５０％以上１
００％未満とされる。

【００４７】なお、上述においては、位相同期パルスの
幅がＶＣＭの発振周期（デューティーサイクル５０％の
場合）の半分より狭い場合は残留時間軸誤差はゼロとな
らない。したがって、位相同期パルスの幅は重要であ
り、発振周期の半分以上が必要である。また、位相同期
パルスの幅が発振周期の１周期分を超えると、発振器出
力の波形でパルス数の不足が生じる。このことが問題と
ならない場合は、位相同期パルスの幅がＶＣＭの発振周
期の１００％以上でもよい。問題となる場合は、位相同
期パルスの幅は前述のようにＶＣＭの発振周期の５０％
以上、１００％未満を満足させることが必要である。

【００４８】また、ＶＣＭの出力波形のデューティーサ
イクルが５０％でない場合には、位相同期パルスを注入
する側のスイッチングトランジスタ、図２（ｂ）ではト
ランジスタＱ２、のオフ期間の時間幅が最小パルス幅と
なる。したがって、このことを利用すれば、位相同期パ
ルスの幅をある程度自由に変えて設定することができ
る。

【００４９】以上のように、図１に示した位相同期回路
では、電圧制御マルチバイブレータ（ＶＣＭ）を、電圧
制御端子ではなく、位相同期パルスにより直接位相同期
させることができる。すなわち、入力パルスに対し残留
時間軸誤差ゼロでＶＣＭの出力信号を同期させることが
可能になる。

【００５０】なお、残留時間軸誤差が、入力パルスに対
してゼロであっても、現実には入力パルス自体の時間軸
情報が正確でない場合があり、結果として、残留時間軸
誤差が大きくなる場合がある。映像信号の時間軸補正を
例にとると、入力パルスとしては、映像信号から分離し
た同期信号であり、これは映像信号のＳ／Ｎ（信号対雑
音比）の良さに応じて時間軸の情報としての正確さが左
右される。このため、同期信号とは別に映像信号中のカ
ラー信号の基準情報（カラーバースト信号と呼び、同期
信号よりも時間軸の情報が正確である）からも時間軸の
情報を取り出して時間軸補正を行なっている。

【００５１】このような映像信号の場合のように２種類
の時間軸の情報がある場合、入力パルスとして、１種類
ずつ順に２回入力することによってより精密な位相同期
を行なうことができる。前記図５および図７の入力パル
ス波形（ａ）においてＡおよびＢなる記号はこのように
２回入力する場合のそれぞれの入力パルス信号を示して
いる。この場合、Ａは例えば映像信号から分離した同期
信号に対応するパルスであり、Ｂは前記カラーバースト
信号に対応する入力パルスとすることができる。なお、
２回目のＢのパルスはあってもなくても良いが、Ｂのパ
ルスがある場合にはＢのパルスの時間軸の情報がＡのパ
ルスのそれよりも正確であることが必要である。なぜな
ら、時間的に後の位相同期状態がその後継続するからで
ある。したがって、時間軸の情報として、２種類以上の
入力パルスを用いることも可能であり、最後のパルスと
して最も精密な位相情報を有するものを使用すると好都
合である。

【００５２】次に、前記図１の位相同期回路に使用され
ている安定化回路３７につき説明する。図１に示される
位相同期回路においては、ＶＣＭ３１として電圧制御マ
ルチバイブレータ発振器が使用されている。このマルチ
バイブレータ発振器は、制御電圧の変化量に対する発振
周波数の変化量が極めて大きいため、発振周波数の変化
範囲を制限する安定化回路を使用することが望ましい。

【００５３】図８に、一般的な時間軸補正用に使用され
ている、可変容量ダイオードを使用したＶＣＯの制御電
圧−発振周波数特性（点線）および本発明の位相同期回
路で使用されるＶＣＭの制御電圧−発振周波数特性（実
線）を示す。この図から明らかなように、制御電圧がＶ
ｌからＶｈ（例えば概略１．０Ｖ）の範囲で変化する
と、制御電圧Ｖｓ時の発振周波数の中心値に対して、可
変容量ダイオード使用のＶＣＯの場合は変化量は約±３
％であるのに対し、本発明で使用のＶＣＭの場合は約±
５０％にも達する。このため、制御電圧の変化に対する
発振周波数の変化範囲を制限して発振周波数を安定化す
ることが必要となる。

【００５４】図９は、このような発振周波数の安定化を
行なうための安定化回路の一例を示す。同図の回路で
は、周波数比較器の出力を受けてＶＣＭ３１に制御電圧
を印加するまでの回路を示しループフィルタ２９と安定
化回路３７とを含んでいる。ループフィルタ２９は第１
の演算増幅器ＯＰ１と、抵抗Ｒ４，Ｒ５，Ｒ６と、容量
Ｃ１，Ｃ２とによって構成される。安定化回路３７を使
用しない場合には演算増幅器ＯＰ１の正極性端子（＋）
には固定電圧が加えられる。安定化回路３７は、演算増
幅器ＯＰ２と、抵抗Ｒ７，Ｒ８と、容量Ｃ３と、基準電
圧源Ｖｓとを備えている。演算増幅器ＯＰ２の出力端子
は前記演算増幅器ＯＰ１の正極性入力端子に接続され、
かつ抵抗Ｒ７と容量Ｃ３の並列回路を介して演算増幅器
ＯＰ２の負極性入力端子（−）に接続されている。演算
増幅器ＯＰ２の負極性端子は抵抗Ｒ８を介して、演算増
幅器ＯＰ１の出力端子と共に、ＶＣＭ３１の制御電圧入
力に接続されている。演算増幅器ＯＰ２の正極性入力端
子はＶＣＭ３１の発振周波数の中心値に対応する制御電
圧Ｖｓの基準電圧源に接続されている。

【００５５】図９の回路において、安定化回路３７がな
い場合は、演算増幅器ＯＰ１の出力の制御電圧はＶｌよ
り低い電圧からＶｈより高い電圧まで変化することがで
き、入力パルスがない時などにこのような広い範囲のう
ちのいずれかの制御電圧を発生している状態となる。こ
の状態から、入力パルスが加えられても、ＶＣＭ３１の
発振周波数があまりにも中心周波数から離れているた
め、正規の発振周波数に同期しない場合が生じる。これ
を防止するため、演算増幅器ＯＰ１の出力すなわちＶＣ
Ｍ３１の制御電圧がほぼＶｓとなるように演算増幅器Ｏ
Ｐ２の回路で、演算増幅器ＯＰ１の正極性入力端子にフ
ィードバックをかける。すなわち、演算増幅器ＯＰ２の
正極性入力端子に前記電圧Ｖｓを与え、ＶＣＭ３１の制
御電圧と比較しその比較結果に対応する信号を演算増幅
器ＯＰ１の正極性入力端子にフィードバックする。フィ
ードバックの強さ、すなわち利得、はＲ７／Ｒ８で決定
され、応答速度は主に容量Ｃ３によって決定される。こ
れによって、入力パルスの有無などの状態にかかわらず
ＶＣＭ３１の制御電圧はＶｓ付近から大幅に離れること
はなくなり、極めて的確に正規の発振周波数に対する同
期が得られる。

【００５６】図１０は、本発明の他の実施例に係わる位
相同期回路の構成を示す。同図の回路では、ＶＣＭ３１
と周波数比較器４５とループフィルタ２９とによってフ
ィードバック型の周波数同期回路が構成されている。周
波数比較器４５の入力としては、基準発振器４７からの
発振信号およびＶＣＭ３１の出力信号が印加されてい
る。基準発振器４７は、例えば放送局などの大規模なシ
ステムで他の機器と同期をとる場合などに使用されるも
のでよい。周波数比較器４５の出力からループフィルタ
２９を介してＶＣＭ３１に至る回路にはループフィルタ
と共に安定化回路３７が設けられている。ループフィル
タ２９および安定化回路３７は、前記図１のものと同じ
でよい。また、ＶＣＭ３１も前記図１のものと同じでよ
い。周波数比較器４５は、２つの信号の位相差ではな
く、周波数の差を検出してその差に対応した電圧を出力
するものである。このようなフィードバック回路を構成
することにより、ＶＣＭ３１の出力信号の周波数は基準
発振器４７のそれと一致する。さらに、ＶＣＭ３１には
前記図１のものと同様の位相同期パルス発生器３５が接
続されており、入力パルスとＶＣＭ３１の発振信号との
位相同期を行なう。したがって、このような構成におい
ても、複雑な回路を使用することなく残留時間軸誤差ゼ
ロで位相同期がかけられ、高精度の位相同期信号を得る
ことが可能になる。

【００５７】図１１は、周波数の同期は必要ないが、入
力パルスに位相同期をかけたい場合の回路構成を示す。
この場合には、ＶＣＭ３１の制御電圧は基準電圧源４９
から供給される固定の電圧でよく、したがってＶＣＭ３
１は固定周波数で発振する。したがって、この場合周波
数安定化回路は必要ない。そして、ＶＣＭ３１には図１
と同様の位相同期パルス発振器３５が接続され、入力パ
ルスによってＶＣＭ３１に高精度の位相同期をかけるこ
とができる。この回路では、ＶＣＭ３１の発振出力周波
数を所望の値に容易に設定可能であり、しかも設定され
た周波数で入力パルスによって位相同期がかけられる。
したがって、各種デジタル回路のクロック発生器として
使用できる。

【００５８】

【発明の効果】以上述べたように、本発明によれば、簡
単な回路構成により以下のような優れた効果が得られ
る。

【００５９】（１）入力信号に対し基本的に残留時間軸
誤差ゼロで高精度の位相同期を行なうことができる。

【００６０】（２）フィードフォワード制御のため、入
力信号が印加されてからＶＣＭの１〜数周期程度で位相
同期し、同期引き込みが極めて迅速に行なわれ高速応答
が可能である。

【００６１】（３）残留時間軸誤差を低減するために発
振器の周波数を高くする必要がないから、回路が低価格
で作製でき、消費電力や発熱量が少なく、しかも強い妨
害電波を発生することもなくなる。

【００６２】（４）前記各実施例に示したように、周辺
回路の追加、削除により要求される精度に合わせた回路
構成とすることができるので、汎用性が高く、複数の用
途に対し回路の共通化を推進できる。

【００６３】（５）従来アナログ回路により行なわれて
きた高精度の残留時間軸誤差を必要とする回路、例え
ば、タイムベースコレクタや、ＶＴＲにおける高速再生
などの映像信号の時間軸変動補正回路において適切に使
用でき、またデジタル回路を使用する機器などの外部同
期可能な汎用のクロック発生器として使用でき、簡単な
回路構成により高精度のクロック発生器が実現できる。
特に、上記タイムベースコレクタなど、残留時間軸誤差
が重要な場合に、本回路を使用することにより簡単な構
成で高速応答かつ高精度の時間軸補正ができる。さら
に、ＶＴＲなどの高速順方向再生、高速逆方向再生など
で、画像の時間軸歪みを補正する装置に利用すれば、同
様に簡単な構成によって高速応答かつ高精度の時間軸補
正が可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる位相同期回路の概略
の構成を示すブロック図である。

【図２】一般的なエミッタ結合型マルチバイブレータの
基本構成を示す電気回路図（ａ）、および図１の位相同
期回路に使用可能な電圧制御マルチバイブレータ発振器
の構成を示す電気回路図（ｂ）である。

【図３】図１の位相同期回路に使用可能な電圧制御マル
チバイブレータ発振器を集積回路で実現した場合の構成
を示す電気回路図である。

【図４】図１の位相同期パルス発生器の構成を示すブロ
ック図である。

【図５】図４の回路の動作を説明するための信号波形図
である。

【図６】図１の位相同期パルス発生器の他の構成例を示
すブロック図である。

【図７】図６の回路の動作を説明するための信号波形図
である。

【図８】電圧制御発振器の制御電圧に対する発振周波数
変化量の関係を示す説明図である。

【図９】図１の回路に使用される安定化回路の構成例を
示す電気回路図である。

【図１０】本発明の他の実施例に係わる位相同期回路の
概略の構成を示すブロック図である。

【図１１】本発明のさらに他の実施例に係わる位相同期
回路の概略の構成を示すブロック図である。

【図１２】従来の一般的な位相同期回路の基本的構成を
示すブロック図である。

【図１３】従来の一般的なデジタル位相同期回路の構成
を示すブロック図である。

【図１４】図１３の回路の動作を説明するための信号波
形図である。

【図１５】従来より使用されているデジタル的に残留時
間軸誤差を低減する回路の構成を示すブロック図であ
る。

【符号の説明】

２７周波数比較器２９ループフィルタ３１電圧制御発振器（ＶＣＭ）３３分周器３５位相同期パルス発生器３７安定化回路３８，３９，４３モノステーブルマルチバイブレータ４１排他的ＯＲゲートＱ１，Ｑ２，Ｑ３トランジスタＲ１，Ｒ２，…，Ｒ８抵抗Ｉ１，Ｉ２可変電流源Ｃ，Ｃ１，Ｃ２容量ＯＰ１，ＯＰ２演算増幅器

Claims

【特許請求の範囲】

【請求項１】制御電圧に応じて発振周波数が変化する
電圧制御マルチバイブレータ発振器と、前記電圧制御マルチバイブレータ発振器の出力信号また
は該出力信号を分周した信号と入力信号の間の周波数差
に応じた信号を発生する周波数比較器と、前記周波数比較器から出力される信号にもとづき前記電
圧制御マルチバイブレータ発振器に供給するための制御
電圧を生成するループフィルタと、前記電圧制御マルチバイブレータ発振器の発振信号の位
相を前記入力信号によって規制して前記発振信号の位相
を前記入力信号の位相に同期させる位相制御回路と、を具備することを特徴とするフィードフォワード制御型
位相同期回路。
【請求項２】前記電圧制御マルチバイブレータ発振器
はコレクタとベースが互いに実質的に交差結合され、エ
ミッタ間に容量が接続された１対のトランジスタを備え
た非安定マルチバイブレータ発振器であり、かつ前記位
相制御回路は前記入力信号より生成した位相同期用パル
スにより外部から直接前記容量の充電または放電サイク
ルを規制することを特徴とする請求項１に記載のフィー
ドフォワード制御型位相同期回路。
【請求項３】さらに、前記周波数比較器から出力され
前記電圧制御マルチバイブレータ発振器に印加される制
御電圧の変化範囲を制限する周波数安定化回路を備えた
ことを特徴とする請求項１または２に記載のフィードフ
ォワード制御型位相同期回路。
【請求項４】制御電圧に応じて発振周波数が変化する
電圧制御マルチバイブレータ発振器と、前記電圧制御マルチバイブレータ発振器の出力信号また
は該出力信号を分周した信号と基準周波数信号との間の
周波数差に応じた信号を発生する周波数比較器と、前記周波数比較器から出力される信号にもとづき前記電
圧制御マルチバイブレータ発振器に供給するための制御
電圧を生成するループフィルタと、前記電圧制御マルチバイブレータ発振器の発振信号の位
相を位相制御用入力信号によって規制して前記発振信号
の位相を前記位相制御用入力信号の位相に同期させる位
相制御回路と、を具備することを特徴とするフィードフォワード制御型
位相同期回路。
【請求項５】前記電圧制御マルチバイブレータ発振器
はコレクタとベースが互いに実質的に交差結合され、エ
ミッタ間に容量が接続された１対のトランジスタを備え
た非安定マルチバイブレータ発振器であり、かつ前記位
相制御回路は前記位相制御用入力信号より生成した位相
同期用パルスにより外部から直接前記容量の充電または
放電サイクルを規制することを特徴とする請求項４に記
載のフィードフォワード制御型位相同期回路。
【請求項６】さらに、前記周波数比較器から出力され
前記電圧制御マルチバイブレータ発振器に印加される制
御電圧の変化範囲を制限する周波数安定化回路を備えた
ことを特徴とする請求項４または５に記載のフィードフ
ォワード制御型位相同期回路。
【請求項７】発振周波数を決める容量を備えた非安定
マルチバイブレータ発振器と、入力信号より生成した位相同期パルスにより外部から直
接前記非安定マルチバイブレータ発振器の前記容量の充
電または放電サイクルを規制することにより前記非安定
マルチバイブレータ発振器の発振信号の位相を前記入力
信号によって規制して前記発振信号の位相を前記入力信
号の位相と同期させる位相制御回路と、を具備することを特徴とするフィードフォワード制御型
位相同期回路。