JPH0728872B2 - 電気外科用ゼネレ−タ - Google Patents
電気外科用ゼネレ−タInfo
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- JPH0728872B2 JPH0728872B2 JP61038126A JP3812686A JPH0728872B2 JP H0728872 B2 JPH0728872 B2 JP H0728872B2 JP 61038126 A JP61038126 A JP 61038126A JP 3812686 A JP3812686 A JP 3812686A JP H0728872 B2 JPH0728872 B2 JP H0728872B2
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- A61B2018/00684—Sensing and controlling the application of energy using lookup tables
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Description
【発明の詳細な説明】 技術分野 本発明は、電気外科用ゼネレータに関し、特にそのよう
なゼネレータにおいてRFドライブ・パルス列を発生する
改良された回路に関する。
なゼネレータにおいてRFドライブ・パルス列を発生する
改良された回路に関する。
発明の背景 電気外科用ゼネレータの動作モードの増加により（例え
ば、4CUT.2COAGモード）、コスト及び部品点数の見地か
ら、これらの波形を効率よく発生させる必要性が重要度
を増してきている。典型的には、かなりの数の集積回路
及び関連の印刷回路カードがRF ON及びRF OFFドライブ
・パルスの発生に使用されている。このような電気外科
用ゼネレータのコストを低減させる場合に、前述の回路
を実質的に減少させることが重要である。
ば、4CUT.2COAGモード）、コスト及び部品点数の見地か
ら、これらの波形を効率よく発生させる必要性が重要度
を増してきている。典型的には、かなりの数の集積回路
及び関連の印刷回路カードがRF ON及びRF OFFドライブ
・パルスの発生に使用されている。このような電気外科
用ゼネレータのコストを低減させる場合に、前述の回路
を実質的に減少させることが重要である。
発明の開示及び目的 本発明の主な目的は、複雑性とコストを実質的に低減さ
せる電気外科用ゼネレータにおいて使用するパルス発生
回路を提供することである。
せる電気外科用ゼネレータにおいて使用するパルス発生
回路を提供することである。
前述のことは、所望のパルスを発生するために、電気外
科用ゼネレータにおいて新規な方法で、シフト・レジス
タ及び、PROMのような他の記憶デバイスを使用すること
によつて達成される。前述のタイプの記憶デバイスを用
いるパルス・ゼネレータは他の用途で使用されていた
が、電気外科用ゼネレータについて以下に記述される方
法での使用は新規である。
科用ゼネレータにおいて新規な方法で、シフト・レジス
タ及び、PROMのような他の記憶デバイスを使用すること
によつて達成される。前述のタイプの記憶デバイスを用
いるパルス・ゼネレータは他の用途で使用されていた
が、電気外科用ゼネレータについて以下に記述される方
法での使用は新規である。
本発明の他の目的及び利点は、以下の説明より明らかで
あろう。
あろう。
実施例の説明 第１図は、患者に電気外科用電流を供給する能動電極12
と該電流をゼネレータに戻す帰路電極14とを含む患者用
回路に接続された電気外科用ゼネレータ10を示す。ゼネ
レータは、その動作モードに依存して種々の形態のパル
ス列を構成するRFドライブ出力を有するパルス・ゼネレ
ータ16を備えている。RFドライブはスイツチ18に供給さ
れ、このスイツチは、閉成時に、供給電圧19を、コンデ
ンサ22と一次コイル24とを含むタンク回路20に与える。
タンク回路は、患者用回路内のコイル26に接続される変
圧器である。典型的には、タンク回路の共振周波数は、
動作モードがCUTモードの１つであるときにスイツチ18
に供給されるパルス列の基本周波数に等しく、RFドライ
ブの基本周波数は、動作モードが２つのCOAGモードのう
ちの１つであるときに、タンク回路の共振周波数の1/2
である。勿論、モードの数は、タンク回路の共振周波数
のものとRFドライブの基本周波数との間の周波数の関係
と同様に可変である。
と該電流をゼネレータに戻す帰路電極14とを含む患者用
回路に接続された電気外科用ゼネレータ10を示す。ゼネ
レータは、その動作モードに依存して種々の形態のパル
ス列を構成するRFドライブ出力を有するパルス・ゼネレ
ータ16を備えている。RFドライブはスイツチ18に供給さ
れ、このスイツチは、閉成時に、供給電圧19を、コンデ
ンサ22と一次コイル24とを含むタンク回路20に与える。
タンク回路は、患者用回路内のコイル26に接続される変
圧器である。典型的には、タンク回路の共振周波数は、
動作モードがCUTモードの１つであるときにスイツチ18
に供給されるパルス列の基本周波数に等しく、RFドライ
ブの基本周波数は、動作モードが２つのCOAGモードのう
ちの１つであるときに、タンク回路の共振周波数の1/2
である。勿論、モードの数は、タンク回路の共振周波数
のものとRFドライブの基本周波数との間の周波数の関係
と同様に可変である。
第１図のパルス・ゼネレータ16の第１の実施例は、第２
図に示され、固定長シフト・レジスタU1、フリツプ・フ
ロツプU2、ORゲートU3及びU3A、ANDゲート対U4及びU
4A、インバータU5及びU5A、NANDゲート・フリツプ・フ
ロツプU5B、FET30及び32を含むトーテム・ポール型ドラ
イブ回路、を含んでいる。第１図に示されたRF DRIVE
（RFドライブ）出力は、第２図のトーテム・ポール型ド
ライブ回路の出力に対応する。第２図の実施例での以下
の説明において、RF DRIVEパルス列の基本周波数は500K
Hz又は250KHzのいずれかと仮定する。500KHzの基本クロ
ツク信号が端子34に与えられる場合、4CUT波形及び2COA
G波形のための異なる波形ドライブは、それぞれの基本
周波数の倍数でのこれら２つのクロツク周波数の変調よ
り成る。
図に示され、固定長シフト・レジスタU1、フリツプ・フ
ロツプU2、ORゲートU3及びU3A、ANDゲート対U4及びU
4A、インバータU5及びU5A、NANDゲート・フリツプ・フ
ロツプU5B、FET30及び32を含むトーテム・ポール型ドラ
イブ回路、を含んでいる。第１図に示されたRF DRIVE
（RFドライブ）出力は、第２図のトーテム・ポール型ド
ライブ回路の出力に対応する。第２図の実施例での以下
の説明において、RF DRIVEパルス列の基本周波数は500K
Hz又は250KHzのいずれかと仮定する。500KHzの基本クロ
ツク信号が端子34に与えられる場合、4CUT波形及び2COA
G波形のための異なる波形ドライブは、それぞれの基本
周波数の倍数でのこれら２つのクロツク周波数の変調よ
り成る。
500KHz又は250KHzのクロツク周波数をドライブするため
に、周波数選択回路33が使用される。この回路は、トグ
ル・フリツプ・フロツプとして構成されるフリツプ・フ
ロツプU2を含む。その出力Ｑは、印加される500KHzの入
力信号の1/2であり、従つて、フリツプ・フロツプの出
力は250KHzである。500KHzの入力パルス列は、既知の方
法で、図示されない回路によつて発生される。FREQUENC
Y SELECT（周波数選択）ライン36は、２つの並列のAND
ゲートU4の一方に直接接続され、インバータU5を介して
並列のANDゲートU4の他方に接続される。FREQUENCY SEL
ECTラインの信号は、単純なon/off信号であり、この信
号は、既知の方法において、マイクロプロセツサで発生
され、或いはハードウエアで発生され得る。AND回路U4
の出力はOR回路U3に接続される。このようにして、FREQ
UENCY SELECTライン36がハイ状態に保持されると、フリ
ツプ・フロツプの出力は上方のANDゲートU4を介してOR
回路U3にゲートされるので、U3の出力は250KHzになる。
ライン36がロー状態に保持されると、フリツプ・フロツ
プへの500KHzの入力信号もまたそれをOR回路にゲートす
る下方のANDゲートU4に与えられる。U3の出力はANDゲー
ト対の第１のANDゲートに直接与えられ、インバータU5A
を介した反転信号が第２のANDゲートに与えられる。AND
ゲートU4Aへの第２入力は、固定長シフト・レジスタU1
の一連の出力である。
に、周波数選択回路33が使用される。この回路は、トグ
ル・フリツプ・フロツプとして構成されるフリツプ・フ
ロツプU2を含む。その出力Ｑは、印加される500KHzの入
力信号の1/2であり、従つて、フリツプ・フロツプの出
力は250KHzである。500KHzの入力パルス列は、既知の方
法で、図示されない回路によつて発生される。FREQUENC
Y SELECT（周波数選択）ライン36は、２つの並列のAND
ゲートU4の一方に直接接続され、インバータU5を介して
並列のANDゲートU4の他方に接続される。FREQUENCY SEL
ECTラインの信号は、単純なon/off信号であり、この信
号は、既知の方法において、マイクロプロセツサで発生
され、或いはハードウエアで発生され得る。AND回路U4
の出力はOR回路U3に接続される。このようにして、FREQ
UENCY SELECTライン36がハイ状態に保持されると、フリ
ツプ・フロツプの出力は上方のANDゲートU4を介してOR
回路U3にゲートされるので、U3の出力は250KHzになる。
ライン36がロー状態に保持されると、フリツプ・フロツ
プへの500KHzの入力信号もまたそれをOR回路にゲートす
る下方のANDゲートU4に与えられる。U3の出力はANDゲー
ト対の第１のANDゲートに直接与えられ、インバータU5A
を介した反転信号が第２のANDゲートに与えられる。AND
ゲートU4Aへの第２入力は、固定長シフト・レジスタU1
の一連の出力である。
シフト・レジスタは８ビツト・ワードで並列にロードさ
れ、これはRFマスクと考えることができる。レジスタ
は、そのSHIFT/LOAD（シフト／ロード）ラインPIN1がロ
ー状態に保持されるときに、ロードされる。このライン
は、OR回路U3Aへの入力がロー状態に保持されるとき
に、ロー状態に保持される。この状態は、外部的に発生
されたCHIP SELECT（チツプ選択）信号（真理負値）▲
▼及びWRITE PULSE（書込パルス）（真理負値）▲
▼が端子40及び42を介してORゲートに与えられると
きに生じる。従つて、ORゲートは、基本的にAND機能を
実行し、CHIP SELECT信号及びWRITE PULSE信号は、デー
タ・バス・ライン38のデータがシフト・レジスタに並列
にロードされるのに先立つて存在しなければならない。
ORゲートU3Aは、マイクロプロセツサとシフト・レジス
タとの間の通信を行うために使用される。他方、ハード
ウエアで発生されたパルスもまた、RFマスクをロードす
るためにSHIFT/LOADラインに印加できる。前述のこと
は、本発明の全ての実施例において該当する。即ち、外
部制御信号は、ハードウエアで発生され、或いはマイク
ロプロセツサ制御のもとで発生され得る。
れ、これはRFマスクと考えることができる。レジスタ
は、そのSHIFT/LOAD（シフト／ロード）ラインPIN1がロ
ー状態に保持されるときに、ロードされる。このライン
は、OR回路U3Aへの入力がロー状態に保持されるとき
に、ロー状態に保持される。この状態は、外部的に発生
されたCHIP SELECT（チツプ選択）信号（真理負値）▲
▼及びWRITE PULSE（書込パルス）（真理負値）▲
▼が端子40及び42を介してORゲートに与えられると
きに生じる。従つて、ORゲートは、基本的にAND機能を
実行し、CHIP SELECT信号及びWRITE PULSE信号は、デー
タ・バス・ライン38のデータがシフト・レジスタに並列
にロードされるのに先立つて存在しなければならない。
ORゲートU3Aは、マイクロプロセツサとシフト・レジス
タとの間の通信を行うために使用される。他方、ハード
ウエアで発生されたパルスもまた、RFマスクをロードす
るためにSHIFT/LOADラインに印加できる。前述のこと
は、本発明の全ての実施例において該当する。即ち、外
部制御信号は、ハードウエアで発生され、或いはマイク
ロプロセツサ制御のもとで発生され得る。
シフト・レジスタが一度ロードされると、その情報は、
CLOCK（クロツク）入力ラインPIN2に存在するクロツク
率に対応するレートで連続的にシフト・アウトされる。
この記載において、U2のＱ出力がレジスタのPIN2に接続
されるので、また500KHzの信号がトグル・フリツプ・フ
ロツプに与えられるので、クロツク周波数は250KHzであ
る。250KHZのクロツクが本発明の電気外科用ゼネレータ
に適当であるが、シフト・クロツク信号の周波数はゼネ
レータの要求に従つて選択することもできる。RFマスク
がそのPIN9でシフト・レジスタからシフト・アウトされ
るときに、それはまた、PIN10でレジスタに連続的にリ
ロードされる。従つて、シフト・レジスタは、RFマスク
が連続的にシフト・アウトされ且つビツト毎に進行して
リロードされるように、予めロードされたRFマスクでリ
ロードされる。シフト・レジスタの出力は、次に、並列
のゲートU4Aで基本クロツク周波数によりAND処理され
る。２つのクロツク信号、RF ON及びRF OFF、がそれら
のAND回路の出力で発生され、そこで、これらの信号は
それぞれ、NANDゲートU5Bより成るフリツプ・フロツプ
をセツトし且つリセツトする。フリツプ・フロツプのＱ
出力は、FET30及び32のトーテム・ポール型ドライブ回
路のゲート・ドライブ信号として使用される。FETの共
通のドレイン点はRF段用のon−offパルス列として出力
される。これは、第１図のゼネレータ16からのRF DRIVE
出力に対応する。
CLOCK（クロツク）入力ラインPIN2に存在するクロツク
率に対応するレートで連続的にシフト・アウトされる。
この記載において、U2のＱ出力がレジスタのPIN2に接続
されるので、また500KHzの信号がトグル・フリツプ・フ
ロツプに与えられるので、クロツク周波数は250KHzであ
る。250KHZのクロツクが本発明の電気外科用ゼネレータ
に適当であるが、シフト・クロツク信号の周波数はゼネ
レータの要求に従つて選択することもできる。RFマスク
がそのPIN9でシフト・レジスタからシフト・アウトされ
るときに、それはまた、PIN10でレジスタに連続的にリ
ロードされる。従つて、シフト・レジスタは、RFマスク
が連続的にシフト・アウトされ且つビツト毎に進行して
リロードされるように、予めロードされたRFマスクでリ
ロードされる。シフト・レジスタの出力は、次に、並列
のゲートU4Aで基本クロツク周波数によりAND処理され
る。２つのクロツク信号、RF ON及びRF OFF、がそれら
のAND回路の出力で発生され、そこで、これらの信号は
それぞれ、NANDゲートU5Bより成るフリツプ・フロツプ
をセツトし且つリセツトする。フリツプ・フロツプのＱ
出力は、FET30及び32のトーテム・ポール型ドライブ回
路のゲート・ドライブ信号として使用される。FETの共
通のドレイン点はRF段用のon−offパルス列として出力
される。これは、第１図のゼネレータ16からのRF DRIVE
出力に対応する。
NANDフリツプ・フロツプU5Bのリセツト・ゲートは、実
際には、第３の入力（図示せず）を有し、この入力は、
RFパルスが発生される前に、RFバルスを除外するために
使用できる。これは、電流フイードバツク又は過電圧の
降圧の手段として使用できる。即ち、過度の電流が検出
手段（図示せず）によつて、タンク回路20を含む出力回
路で検出されると、検出手段は、信号を前述の第３の入
力に与え、前述の方法で出力回路内の電流を効果的に減
少させる。他の手段が出力回路内の過電圧を補償するた
めに使用されると、RF ON DRIVEパルスを発生する必要
があるにすぎず、この場合、これらのパルスを、第１図
のスイツチ18に直接与えることができる。この例では、
NANDゲート・フリツプ・フロツプ及びトーテム・ポール
型ドライブ回路を除外できる。前述のこともまた本発明
の他の実施例に適用する。
際には、第３の入力（図示せず）を有し、この入力は、
RFパルスが発生される前に、RFバルスを除外するために
使用できる。これは、電流フイードバツク又は過電圧の
降圧の手段として使用できる。即ち、過度の電流が検出
手段（図示せず）によつて、タンク回路20を含む出力回
路で検出されると、検出手段は、信号を前述の第３の入
力に与え、前述の方法で出力回路内の電流を効果的に減
少させる。他の手段が出力回路内の過電圧を補償するた
めに使用されると、RF ON DRIVEパルスを発生する必要
があるにすぎず、この場合、これらのパルスを、第１図
のスイツチ18に直接与えることができる。この例では、
NANDゲート・フリツプ・フロツプ及びトーテム・ポール
型ドライブ回路を除外できる。前述のこともまた本発明
の他の実施例に適用する。
エツジ・カプラー、即ち微分器（図示せず）をフリツプ
・フロツプU5BへのSET（セット）入力で使用して、フリ
ツプ・フロツプを短い持続時間のパルスでセツトできる
ことにも留意すべきである。前述の回路素子は本発明の
説明を簡単にするために図示されていない。
・フロツプU5BへのSET（セット）入力で使用して、フリ
ツプ・フロツプを短い持続時間のパルスでセツトできる
ことにも留意すべきである。前述の回路素子は本発明の
説明を簡単にするために図示されていない。
第２図の回路を実施するのに使用できる典型的な集積回
路は以下の通りである。但し、これらの回路は例示とし
て理解される。シフト・レジスタU1、74LS165；フリツ
プ・フロツプU2、74LS74-、デユアル（２重）Ｄ型フリ
ツプ・フロツプ；U3及びU3A、74LS32、クオドラツプル
（４重）２入力正論理ANDゲート；U5、U5A、U5B、74L
500、クオドラツプル２入力正論理NANDゲート。前述の
全ての回路は、テキサス・インストルメンツ社の“TTL
データブツク”第２編に記載されている。FETトーテム
・ポール型ドライブ回路はFETのPNP−NPN組合せであり
得る。この組合せに関する情報は、インターナシヨナル
・レクテイフアイア社のデータブツクに見出すことがで
きる。
路は以下の通りである。但し、これらの回路は例示とし
て理解される。シフト・レジスタU1、74LS165；フリツ
プ・フロツプU2、74LS74-、デユアル（２重）Ｄ型フリ
ツプ・フロツプ；U3及びU3A、74LS32、クオドラツプル
（４重）２入力正論理ANDゲート；U5、U5A、U5B、74L
500、クオドラツプル２入力正論理NANDゲート。前述の
全ての回路は、テキサス・インストルメンツ社の“TTL
データブツク”第２編に記載されている。FETトーテム
・ポール型ドライブ回路はFETのPNP−NPN組合せであり
得る。この組合せに関する情報は、インターナシヨナル
・レクテイフアイア社のデータブツクに見出すことがで
きる。
第２図の回路の動作を説明するために、種々のタイミン
グ波形を示す第３図を参照する。特に、これらの波形
は、31.25KHzの変調周波数で500KHzの25％変調基本周波
数となる。このようなRFドライブ・パルス列は、第３図
の最上位の波形として示されている。この波形の下に
は、FREQUENCY SELECTラインがロー状態、即ち、ゼロの
場合に、シフト・レジスタU1にロードされるRFマスクが
示されている。丸を付した数字で示された波形は、第２
図の回路において同様に丸を付した数字で示された個所
で生ずる。このようにして、マスクがレジスタにロード
された後に、シフト・レジスタU1に与えられる各クロツ
ク・パルスの先端により、レジスタは１段シフトされ、
最終段がPIN9に出力される。従つて、レジスタの出力で
発生する信号の波形は、マスクの最初の２ビツトが１で
あるのにすぎないので、で示されたようなものであ
る。レジスタからのこの出力信号は、ANDゲートU4Aに与
えられる500KHz信号を周波数変調し、及びで示され
たRF ON信号及びRF OFF信号を与える。これらの信号
は、トーテム・ポール型回路をドライブするためにフリ
ツプ・フロツプを順次セツトし且つリセツトし、それに
より、トーテム・ポール型回路からのRF DRIVE出力は、
でのゲート入力に追従し、従つて、所望のRF DRIVEパ
ルス列が得られる。
グ波形を示す第３図を参照する。特に、これらの波形
は、31.25KHzの変調周波数で500KHzの25％変調基本周波
数となる。このようなRFドライブ・パルス列は、第３図
の最上位の波形として示されている。この波形の下に
は、FREQUENCY SELECTラインがロー状態、即ち、ゼロの
場合に、シフト・レジスタU1にロードされるRFマスクが
示されている。丸を付した数字で示された波形は、第２
図の回路において同様に丸を付した数字で示された個所
で生ずる。このようにして、マスクがレジスタにロード
された後に、シフト・レジスタU1に与えられる各クロツ
ク・パルスの先端により、レジスタは１段シフトされ、
最終段がPIN9に出力される。従つて、レジスタの出力で
発生する信号の波形は、マスクの最初の２ビツトが１で
あるのにすぎないので、で示されたようなものであ
る。レジスタからのこの出力信号は、ANDゲートU4Aに与
えられる500KHz信号を周波数変調し、及びで示され
たRF ON信号及びRF OFF信号を与える。これらの信号
は、トーテム・ポール型回路をドライブするためにフリ
ツプ・フロツプを順次セツトし且つリセツトし、それに
より、トーテム・ポール型回路からのRF DRIVE出力は、
でのゲート入力に追従し、従つて、所望のRF DRIVEパ
ルス列が得られる。
本発明の第２の実施例を示す第４図を参照すると、この
実施例は、可変長シフト・レジスタU2及びU3を特徴とし
ている。シフト・レジスタの長さは、HEX Dフリツプ・
フロツプU1にセツトされた２進データによつて制御され
る。単一のゲートU4がフリツプ・フロツプU1用のクロツ
ク又はラツチ・パルスを発生するために使用される。書
込パルス▲▼の発生時にデータ・パスに存在するデ
ータは、CHIP SELECT信号、 も同時に存在する場合に、フリツプ・フロツプにラツチ
される。データがフリツプ・フロツプにラツチされると
同時に、シフト・レジスタU2及びU3の長さがセツトされ
る。１ビットから64ビツトの範囲を取り得るシフト・レ
ジスタの長さは、出力されるRF ON及びRF OFFドライブ
・パルス列の周期の倍数に等しいのが好ましい。これら
のパルス列は、シフト・レジスタの出力に現われ、第２
図のANDゲートU4Aの出力に生ずるRF ON及びRF OFFパル
ス列に対応する。第２図のNANDゲート・フリツプ・フロ
ツプU5B及びトーテム・ポール型ドライブ回路は、第４
図にも、その後の本発明の実施例にも図示されていない
が、第４図の実施例及び本発明の他の実施例のRF ON及
びRF OFFパルス列は、第２図に示されたのと同様の方法
で、NANDゲート・フリツプ・フロツプ及びトーテム・ポ
ール型ドライブ回路に与えることができることを理解す
べきである。
実施例は、可変長シフト・レジスタU2及びU3を特徴とし
ている。シフト・レジスタの長さは、HEX Dフリツプ・
フロツプU1にセツトされた２進データによつて制御され
る。単一のゲートU4がフリツプ・フロツプU1用のクロツ
ク又はラツチ・パルスを発生するために使用される。書
込パルス▲▼の発生時にデータ・パスに存在するデ
ータは、CHIP SELECT信号、 も同時に存在する場合に、フリツプ・フロツプにラツチ
される。データがフリツプ・フロツプにラツチされると
同時に、シフト・レジスタU2及びU3の長さがセツトされ
る。１ビットから64ビツトの範囲を取り得るシフト・レ
ジスタの長さは、出力されるRF ON及びRF OFFドライブ
・パルス列の周期の倍数に等しいのが好ましい。これら
のパルス列は、シフト・レジスタの出力に現われ、第２
図のANDゲートU4Aの出力に生ずるRF ON及びRF OFFパル
ス列に対応する。第２図のNANDゲート・フリツプ・フロ
ツプU5B及びトーテム・ポール型ドライブ回路は、第４
図にも、その後の本発明の実施例にも図示されていない
が、第４図の実施例及び本発明の他の実施例のRF ON及
びRF OFFパルス列は、第２図に示されたのと同様の方法
で、NANDゲート・フリツプ・フロツプ及びトーテム・ポ
ール型ドライブ回路に与えることができることを理解す
べきである。
シフト・レジスタの長さは、出力RF ON及びRF OFFパル
ス・ドライブ列の周期の倍数に等しくとるべきである。
従つて、簡単なon-off-on-offタイプの繰返しドライブ
に関して、レジスタの長さは２の倍数である。on-off-o
n-off及びその繰返しの形態を有するドライブに関し
て、その長さは４の倍数である。従つて、実際の長さ
は、出力波形の幾つの周期がシフト・レジスタにロード
されるかによつて決定される。
ス・ドライブ列の周期の倍数に等しくとるべきである。
従つて、簡単なon-off-on-offタイプの繰返しドライブ
に関して、レジスタの長さは２の倍数である。on-off-o
n-off及びその繰返しの形態を有するドライブに関し
て、その長さは４の倍数である。従つて、実際の長さ
は、出力波形の幾つの周期がシフト・レジスタにロード
されるかによつて決定される。
シフト・レジスタU2及びU3は、それらの各CHIP SELECT
信号、 がロー状態に保持され、且つDATA INラインに存在する
データがクロツク信号CLKでクロツクされるときに、ロ
ードされる。この場合、典型的には、U2が最初にロード
され、次いでU3がロードされるが、勿論、この順序を逆
にすることもでき、或いはU2及びU3を並列状態で同時に
ロードすることもできる。LOAD/RUN（ロード／ラン）ラ
インはまたハイ状態に保持されなければならず、シフト
・レジスタはDATA INラインからロードされる。レジス
タU2及びU3が一度ロードされ且つ周期長がそれらにシフ
トされると、回路は、RF ON及びRF DRIVEパルス列を発
生する準備を完了する。これらのパルス列を発生するた
めに、LOAD/RUNラインはロー状態に保持され、外部クロ
ツク、CLK、が発生される。次に、シフト・レジスタ内
のデータが連続的にシフト・アウトされ、入力Ｂを介し
て同時的にリロードされる。
信号、 がロー状態に保持され、且つDATA INラインに存在する
データがクロツク信号CLKでクロツクされるときに、ロ
ードされる。この場合、典型的には、U2が最初にロード
され、次いでU3がロードされるが、勿論、この順序を逆
にすることもでき、或いはU2及びU3を並列状態で同時に
ロードすることもできる。LOAD/RUN（ロード／ラン）ラ
インはまたハイ状態に保持されなければならず、シフト
・レジスタはDATA INラインからロードされる。レジス
タU2及びU3が一度ロードされ且つ周期長がそれらにシフ
トされると、回路は、RF ON及びRF DRIVEパルス列を発
生する準備を完了する。これらのパルス列を発生するた
めに、LOAD/RUNラインはロー状態に保持され、外部クロ
ツク、CLK、が発生される。次に、シフト・レジスタ内
のデータが連続的にシフト・アウトされ、入力Ｂを介し
て同時的にリロードされる。
シフト・クロツク周波数は、RF ON及びRF OFFパルス列
の基本周波数の２倍である。第２図の回路に有効であつ
た比較的低い倍数の周波数での変調もまた、第４図の回
路に与えられる。しかし、第４図の回路において、それ
は、シフト・レジスタU2及びU3にロードされる２進シー
ケンスに包含される。第３図のRF ON信号を発生するの
に必要とされる２進シーケンスは、 10101010000000000000000000000000 であり、RF OFF2進シーケンスは、 01010101000000000000000000000000 である。SHIFT（シフト）クロツクの周波数は、1MHzで
あり、これは勿論、500KHzの基本周波数の２倍である。
SHIFTレジスタのプログラムされた長さは、32ビツトで
あり、これは、HEXフリツプ・フロツプU1のラツチ・ワ
ード、010000に対応する。
の基本周波数の２倍である。第２図の回路に有効であつ
た比較的低い倍数の周波数での変調もまた、第４図の回
路に与えられる。しかし、第４図の回路において、それ
は、シフト・レジスタU2及びU3にロードされる２進シー
ケンスに包含される。第３図のRF ON信号を発生するの
に必要とされる２進シーケンスは、 10101010000000000000000000000000 であり、RF OFF2進シーケンスは、 01010101000000000000000000000000 である。SHIFT（シフト）クロツクの周波数は、1MHzで
あり、これは勿論、500KHzの基本周波数の２倍である。
SHIFTレジスタのプログラムされた長さは、32ビツトで
あり、これは、HEXフリツプ・フロツプU1のラツチ・ワ
ード、010000に対応する。
第２図の第１の実施例及び第４図の第２の実施例を比較
すると、第１の実施例において、固定長シフト・レジス
タはRFマスクでロードされ、第２の実施例において、シ
フト・レジスタはそれぞれ実際のRF ON及びRF OFF信号
でロードされることに留意すべきである。第２図の実施
例はまた、第４図の実施例と同様の構成でも使用でき、
また逆の場合でも同様であることにも留意すべきであ
る。即ち、２つの固定長シフト・レジスタは、第４図で
行われるように、RF ON及びRF OFF信号をそれぞれ発生
するために使用できる。RF ON信号は、第２図ので発
生し、ドライブ信号の基本周波数を選択するためにU2を
含む周波数選択回路は除外される。各シフト・レジスタ
は、第４図の実施例で行われるように、RF ON及びRF OF
Fパルスの所望の基本周波数の２倍の率でクロツクされ
る。第４図の回路が第２図の構成のように使用される
と、唯一の可変長シフト・レジスタが使用され、そし
て、第２図で行われるように、周波数選択可能なクロツ
ク信号を周波数変調するためにRFマスクでロードされ
る。
すると、第１の実施例において、固定長シフト・レジス
タはRFマスクでロードされ、第２の実施例において、シ
フト・レジスタはそれぞれ実際のRF ON及びRF OFF信号
でロードされることに留意すべきである。第２図の実施
例はまた、第４図の実施例と同様の構成でも使用でき、
また逆の場合でも同様であることにも留意すべきであ
る。即ち、２つの固定長シフト・レジスタは、第４図で
行われるように、RF ON及びRF OFF信号をそれぞれ発生
するために使用できる。RF ON信号は、第２図ので発
生し、ドライブ信号の基本周波数を選択するためにU2を
含む周波数選択回路は除外される。各シフト・レジスタ
は、第４図の実施例で行われるように、RF ON及びRF OF
Fパルスの所望の基本周波数の２倍の率でクロツクされ
る。第４図の回路が第２図の構成のように使用される
と、唯一の可変長シフト・レジスタが使用され、そし
て、第２図で行われるように、周波数選択可能なクロツ
ク信号を周波数変調するためにRFマスクでロードされ
る。
２つの固定長レジスタが第４図の構成で使用され、単一
の可変長シフト・レジスタが第２図の構成で使用できる
が、第２図及び第４図の実施例は、固定長及び可変長の
シフト・レジスタの実施例のそれぞれの使用に対する好
適な実施例である。
の可変長シフト・レジスタが第２図の構成で使用できる
が、第２図及び第４図の実施例は、固定長及び可変長の
シフト・レジスタの実施例のそれぞれの使用に対する好
適な実施例である。
例えば、U1はMC14174、HEX Dフリツプ・フロツプであ
り；U2及びU3は、MC14557、１−64ビツト可変長シフト
・レジスタであり；U4は、MC14071、４重２入力ORゲー
トである。これらの回路の詳細は、モトローラ社のCMOS
データブツク等に記載されている。前述のように、この
回路もまた、ハードウエア又はマイクロプロセツサによ
つて制御できる。
り；U2及びU3は、MC14557、１−64ビツト可変長シフト
・レジスタであり；U4は、MC14071、４重２入力ORゲー
トである。これらの回路の詳細は、モトローラ社のCMOS
データブツク等に記載されている。前述のように、この
回路もまた、ハードウエア又はマイクロプロセツサによ
つて制御できる。
第２図及び第４図の固定長及び可変長シフト・レジスタ
の代りに、消去可能なPROMが使用される第５図を参照す
る。特に、カウンタU1は、消去可能なPROM（EPROM）U2
のメモリー・ロケーシヨンを逐次的にアクセスするため
に使用され、EPROMの出力はマルチプレクサU3によつて
選択可能である。ゲートU4は、外部手段（図示せず）に
よつて、或いは、NANDゲート及びインバータを含むNAND
ゲート・モニター回路U5によつて発生される最後のカウ
ント・デコード信号によつて、カウンタをリセツトす
る。
の代りに、消去可能なPROMが使用される第５図を参照す
る。特に、カウンタU1は、消去可能なPROM（EPROM）U2
のメモリー・ロケーシヨンを逐次的にアクセスするため
に使用され、EPROMの出力はマルチプレクサU3によつて
選択可能である。ゲートU4は、外部手段（図示せず）に
よつて、或いは、NANDゲート及びインバータを含むNAND
ゲート・モニター回路U5によつて発生される最後のカウ
ント・デコード信号によつて、カウンタをリセツトす
る。
EPROMは、種々のRF ON及びRF OFFドライブに対応する２
進フオーマツト化データでプログラムされる。第６図に
関連して以下詳述するように、与えられるRF ON又はRF
OFFドライブに対するデータは、メモリーに逐次ロード
され、要求される種々のドライブは並列にロードされ
る。第６図の２進フオーマツト化データは、種々のRF O
N及びRF OFFドライブに対して使用される実際の２進フ
オーマツト化データに対応しない。このデータは、本発
明の説明を容易にするために選択された。EPROMは、第
５図において縦方向に示されているが、説明を容易にす
るために、第６図において横方向に示されている。EPRO
Mは、８ビツト幅、64ビツト長であり、２つのバンク（B
ANK）に分割され、BANK1はメモリー位置０乃至31であ
り、BANK2はメモリー位置32乃至63である。実際には、E
PROMは８ビツト幅であり、BANK1及びBANK2は、それぞれ
1024ロケーシヨン長である。BANK SELECTラインに与え
られるon/off信号は、BANK1又はBANK2のいずれかを選択
する。BANK1が選択されると、０がカウンタU1の２進カ
ウントに加算され、BANK2が選択されると、1024が２進
カウントに加算される。勿論、第６図の例示では、BANK
2が選択されると、32が２進カウントに加算される。BAN
K1において、CUT（Cu）、BLEND（混合）1(B1)、BLEND
2(B2)、BLEND3(B3)の各信号用のon/offドライブ・パル
スは、BANK1に記憶される。特に、CUT2進フオーマツト
化データのON波形は、BANK1の連続するメモリー・ロケ
ーシヨンの最初のビツトに記憶される。CUT信号は、交
番する１及び０の連続シーケンスである。この信号の周
期は２ビツト長であり、この信号の12周期がBANK1の最
初の24メモリー・ロケーシヨン（即ち、メモリー・ロケ
ーシヨン０乃至23）の最初のビツトに記憶される。残り
のロケーシヨン24乃至31の最初のビツトは、以下に説明
することを理由に使用されない。CUT RF OFF2進フオー
マツト化データは、BANK1のメモリー・ロケーシヨン０
乃至23の第５ビツトに記憶される。理解されるように、
この波形は、CUT RF ON波形を反転したものである。再
度、メモリー・ロケーシヨン24乃至31は使用されないと
いうことを確認しておく。
進フオーマツト化データでプログラムされる。第６図に
関連して以下詳述するように、与えられるRF ON又はRF
OFFドライブに対するデータは、メモリーに逐次ロード
され、要求される種々のドライブは並列にロードされ
る。第６図の２進フオーマツト化データは、種々のRF O
N及びRF OFFドライブに対して使用される実際の２進フ
オーマツト化データに対応しない。このデータは、本発
明の説明を容易にするために選択された。EPROMは、第
５図において縦方向に示されているが、説明を容易にす
るために、第６図において横方向に示されている。EPRO
Mは、８ビツト幅、64ビツト長であり、２つのバンク（B
ANK）に分割され、BANK1はメモリー位置０乃至31であ
り、BANK2はメモリー位置32乃至63である。実際には、E
PROMは８ビツト幅であり、BANK1及びBANK2は、それぞれ
1024ロケーシヨン長である。BANK SELECTラインに与え
られるon/off信号は、BANK1又はBANK2のいずれかを選択
する。BANK1が選択されると、０がカウンタU1の２進カ
ウントに加算され、BANK2が選択されると、1024が２進
カウントに加算される。勿論、第６図の例示では、BANK
2が選択されると、32が２進カウントに加算される。BAN
K1において、CUT（Cu）、BLEND（混合）1(B1)、BLEND
2(B2)、BLEND3(B3)の各信号用のon/offドライブ・パル
スは、BANK1に記憶される。特に、CUT2進フオーマツト
化データのON波形は、BANK1の連続するメモリー・ロケ
ーシヨンの最初のビツトに記憶される。CUT信号は、交
番する１及び０の連続シーケンスである。この信号の周
期は２ビツト長であり、この信号の12周期がBANK1の最
初の24メモリー・ロケーシヨン（即ち、メモリー・ロケ
ーシヨン０乃至23）の最初のビツトに記憶される。残り
のロケーシヨン24乃至31の最初のビツトは、以下に説明
することを理由に使用されない。CUT RF OFF2進フオー
マツト化データは、BANK1のメモリー・ロケーシヨン０
乃至23の第５ビツトに記憶される。理解されるように、
この波形は、CUT RF ON波形を反転したものである。再
度、メモリー・ロケーシヨン24乃至31は使用されないと
いうことを確認しておく。
BLENO1 RF ON2進データは、メモリー・ロケーシヨン０
乃至23の第２ビツトに記憶される。この波形の説明のた
めの周期は８ビツト長であり、波形それ自体はシーケン
ス 10100000を構成する。第６図で理解できるように、
このシーケンスは、メモリー・ロケーシヨン０乃至23の
第２ビツトを満たすために３回繰返される。BLEND1 RF
OFF2進データは、メモリー・ロケーシヨン０乃至23の第
６ビツトに記憶され、勿論、この波形の３つの周期もま
た最初の24個のメモリー・ロケーシヨンに記憶される。
BLEND2及びBLEND3のON及びOFF波形は、これらの波形の
各々の３つの周期が記憶されるBANK1の最初の24個のロ
ケーシヨンの第３、第４、第７及び第８ビツトにそれぞ
れ記憶される。他方、メモリー・ロケーシヨン24乃至31
は使用されない。従つて、後者のロケーシヨンのいずれ
もBANK1で使用されない。
乃至23の第２ビツトに記憶される。この波形の説明のた
めの周期は８ビツト長であり、波形それ自体はシーケン
ス 10100000を構成する。第６図で理解できるように、
このシーケンスは、メモリー・ロケーシヨン０乃至23の
第２ビツトを満たすために３回繰返される。BLEND1 RF
OFF2進データは、メモリー・ロケーシヨン０乃至23の第
６ビツトに記憶され、勿論、この波形の３つの周期もま
た最初の24個のメモリー・ロケーシヨンに記憶される。
BLEND2及びBLEND3のON及びOFF波形は、これらの波形の
各々の３つの周期が記憶されるBANK1の最初の24個のロ
ケーシヨンの第３、第４、第７及び第８ビツトにそれぞ
れ記憶される。他方、メモリー・ロケーシヨン24乃至31
は使用されない。従つて、後者のロケーシヨンのいずれ
もBANK1で使用されない。
COAG1及びCOAG2のON及びOFF RFドライブ波形は、BANK2
の最初の24個のメモリー・ロケーシヨン、即ちメモリー
・ロケーシヨン32乃至55の第１、第２、第５及び第６ビ
ツトにそれぞれ記憶される。他方、そのBANKの最後の８
個のメモリー・ロケーシヨン即ち、ロケーシヨン56乃至
63は使用されない。更に、第２のBANKのメモリー・ロケ
ーシヨンの第３、第４、第７又は第８ビツトのいずれも
使用されない。COAG1（又はスプレイCOAG）ON及びOFF波
形の３つの周期は第１及び第５ビツトにそれぞれ記憶さ
れ、ここで、COAG1 ON波形の１周期は11000000であり、
OFF波形の１周期は00110000である。COAG ON及びOFF2の
波形の２周期は、第６図で理解できるように、第２及び
第６ビツトにそれぞれ記憶される。更に以下で詳述する
ように、各BANKからの24個のメモリー・ロケーシヨンは
全てのCUT及びCOAG波形を記憶するように使用されるこ
とを留意すべきである。
の最初の24個のメモリー・ロケーシヨン、即ちメモリー
・ロケーシヨン32乃至55の第１、第２、第５及び第６ビ
ツトにそれぞれ記憶される。他方、そのBANKの最後の８
個のメモリー・ロケーシヨン即ち、ロケーシヨン56乃至
63は使用されない。更に、第２のBANKのメモリー・ロケ
ーシヨンの第３、第４、第７又は第８ビツトのいずれも
使用されない。COAG1（又はスプレイCOAG）ON及びOFF波
形の３つの周期は第１及び第５ビツトにそれぞれ記憶さ
れ、ここで、COAG1 ON波形の１周期は11000000であり、
OFF波形の１周期は00110000である。COAG ON及びOFF2の
波形の２周期は、第６図で理解できるように、第２及び
第６ビツトにそれぞれ記憶される。更に以下で詳述する
ように、各BANKからの24個のメモリー・ロケーシヨンは
全てのCUT及びCOAG波形を記憶するように使用されるこ
とを留意すべきである。
動作において、BLENDED（ブレンドされた）CUT(B3)ON及
びOFF RFドライブ・パルスを発生することが望まれると
仮定する。これらのパルスに対する２進フオーマツト化
データは、BANK1の第４及び第８ビツトに記憶される。
従つて、BANK SELECTライン上の信号のレベルは、BANK1
を選択するレベルにある。更に、マルチプレクサのＡ及
びＢ入力には２進３が与えられ、即ち、DRIVE SELECT0
ライン及びDRIVE SELECT1ラインは双方ともそこに与え
られるハイ・レベル又は論理１を有し、それによつて、
マルチプレクサは、該当ロケーシヨンがカウンタU1によ
つてアクセスされるときに、各メモリー・ロケーシヨン
の第４及び第８ビツトからの出力を選択する。
びOFF RFドライブ・パルスを発生することが望まれると
仮定する。これらのパルスに対する２進フオーマツト化
データは、BANK1の第４及び第８ビツトに記憶される。
従つて、BANK SELECTライン上の信号のレベルは、BANK1
を選択するレベルにある。更に、マルチプレクサのＡ及
びＢ入力には２進３が与えられ、即ち、DRIVE SELECT0
ライン及びDRIVE SELECT1ラインは双方ともそこに与え
られるハイ・レベル又は論理１を有し、それによつて、
マルチプレクサは、該当ロケーシヨンがカウンタU1によ
つてアクセスされるときに、各メモリー・ロケーシヨン
の第４及び第８ビツトからの出力を選択する。
カウンタがリセツトされたと仮定すると、それは、PIN
10に与えられるCLOCK信号がカウントを許されるやいな
や、カウントを開始する。勿論ゼロからカウントを開始
する。数値０がPROMに与えられると、０（又は最初の）
メモリー・ロケーシヨンがアクセスされ、それによつ
て、最初のロケーシヨンの第１乃至第８ビツトは、PROM
の出力PIN0乃至７にそれぞれ与えられる。特に、２進シ
ーケンス11110000が第１のBANKからそれらの出力に与え
られる。マルチプレクサはそれぞれアクセスされたメモ
リー・ロケーシヨンの第４及び第８ビツトを選択するよ
うにセツトされているので、ビツト１がマルチプレクサ
のRF ON出力ラインに与えられ、他方、ビツト０がRF OF
Fラインに与えられる。カウンタが１にステツプする
と、第２のメモリー・ロケーシヨンは、シーケンス0000
1111をマルチプレクサに与えるようにアクセスされ、他
方、第４及び第８ビツトは、ビツト０及び１をRF ON及
びOFF出力としてそれぞれ与えるように選択される。こ
の方法において、カウンタU1の連続的な２進出力は、U2
でデコード処理され、B3 RF ON及びOFFパルス列を発生
するために、PROMの連続的なメモリー・ロケーシヨンを
逐次的にアクセスする。カウンタが数値23（即ち、B3デ
ータ・ビツトが記憶される最後のメモリー・ロケーシヨ
ン）を示す２進値に達すると、NANDゲートU5は、U4を介
してリセツト・パルスを発生するように条件付けられ、
カウンタをそのゼロ値にリセツトする。カウンタは、再
び24カウントまでステツプし、B3波形の更に３つの周期
を発生させる。このようにして、B3波形は、CLOCKがカ
ウンタに与えられる限り、発生される。
10に与えられるCLOCK信号がカウントを許されるやいな
や、カウントを開始する。勿論ゼロからカウントを開始
する。数値０がPROMに与えられると、０（又は最初の）
メモリー・ロケーシヨンがアクセスされ、それによつ
て、最初のロケーシヨンの第１乃至第８ビツトは、PROM
の出力PIN0乃至７にそれぞれ与えられる。特に、２進シ
ーケンス11110000が第１のBANKからそれらの出力に与え
られる。マルチプレクサはそれぞれアクセスされたメモ
リー・ロケーシヨンの第４及び第８ビツトを選択するよ
うにセツトされているので、ビツト１がマルチプレクサ
のRF ON出力ラインに与えられ、他方、ビツト０がRF OF
Fラインに与えられる。カウンタが１にステツプする
と、第２のメモリー・ロケーシヨンは、シーケンス0000
1111をマルチプレクサに与えるようにアクセスされ、他
方、第４及び第８ビツトは、ビツト０及び１をRF ON及
びOFF出力としてそれぞれ与えるように選択される。こ
の方法において、カウンタU1の連続的な２進出力は、U2
でデコード処理され、B3 RF ON及びOFFパルス列を発生
するために、PROMの連続的なメモリー・ロケーシヨンを
逐次的にアクセスする。カウンタが数値23（即ち、B3デ
ータ・ビツトが記憶される最後のメモリー・ロケーシヨ
ン）を示す２進値に達すると、NANDゲートU5は、U4を介
してリセツト・パルスを発生するように条件付けられ、
カウンタをそのゼロ値にリセツトする。カウンタは、再
び24カウントまでステツプし、B3波形の更に３つの周期
を発生させる。このようにして、B3波形は、CLOCKがカ
ウンタに与えられる限り、発生される。
前述のことから、24個のメモリー・ロケーシヨンがアク
セスされた後に、カウンタがリセツトすることは明らか
である。更に、前述のように、全てのCUT及びCOAG波形
は、BANK1又はBANK2のいずれかの最初の24個のメモリー
・ロケーシヨンを占拠する。従つて、CUT又はCOAG信号
が選択されたかどうかに拘らず、同一のNANDゲートU
5は、カウンタをリセツトするのに、勿論、種々のRF ON
及びOFFドライブを再循環するのに、使用できる。これ
は、CUT波形の周期が２ビツト長であり、ブレンドされ
たCUTS及びCOAG1波形の周期長が８ビツトで、COAG2波形
の周期長が12ビツトである、ということを留意すること
によつて達成される。このように、数値２、８及び12の
最小公倍数は24である。従つて、24個のメモリー・ロケ
ーシヨンを占拠するのに必要な各波形の周期数を記憶す
ることによつて、24の共通カウントでカウンタをリセツ
トするのに簡単なNANDゲートU5を使用することができ、
従つて、全ての波形を発生する簡単な回路を提供するこ
とができる。
セスされた後に、カウンタがリセツトすることは明らか
である。更に、前述のように、全てのCUT及びCOAG波形
は、BANK1又はBANK2のいずれかの最初の24個のメモリー
・ロケーシヨンを占拠する。従つて、CUT又はCOAG信号
が選択されたかどうかに拘らず、同一のNANDゲートU
5は、カウンタをリセツトするのに、勿論、種々のRF ON
及びOFFドライブを再循環するのに、使用できる。これ
は、CUT波形の周期が２ビツト長であり、ブレンドされ
たCUTS及びCOAG1波形の周期長が８ビツトで、COAG2波形
の周期長が12ビツトである、ということを留意すること
によつて達成される。このように、数値２、８及び12の
最小公倍数は24である。従つて、24個のメモリー・ロケ
ーシヨンを占拠するのに必要な各波形の周期数を記憶す
ることによつて、24の共通カウントでカウンタをリセツ
トするのに簡単なNANDゲートU5を使用することができ、
従つて、全ての波形を発生する簡単な回路を提供するこ
とができる。
前述の留意の如く、各BANKは32個のメモリー・ロケーシ
ヨンを有する。異なる波形の周期長の最小公倍数は24で
あるので、各BANKの残りの８個のロケーシヨンを使用す
る必要はない。
ヨンを有する。異なる波形の周期長の最小公倍数は24で
あるので、各BANKの残りの８個のロケーシヨンを使用す
る必要はない。
前述のことから、BANK SELECT（BANK選択）信号（ハイ
状態又はロー状態）は、出力がCUT信号か又はCOAG信号
かを決定するということを理解できる。４つのCUT信号
はマルチプレクサU3のＡ及びＢ入力に与えられる信号の
組合せによつて選択され、例えば、これらの入力のそれ
ぞれに与えられるロー信号はCUT ON及びOFF RF信号を選
択し、端子Ａに与えられるハイ信号及び端子Ｂに与えら
れるロー信号は、ブレンドされたCUT（B1）信号を選択
し、端子Ａに与えられるロー信号及び端子Ｂに与えられ
るハイ信号はB2信号を選択し、そして既に詳述したよう
に、端子Ａ及びＢに与えられるハイ信号はB3信号を選択
する。勿論、前述のことは、第１のBANKが選択されたと
いうことを仮定する。第２のBANKが選択される場合、U2
内で32がカウンタU1の出力に加算されて第２のBANKを選
択し、COAG1信号は、マルチプレクサの端子Ａ及びＢに
ロー信号を与えることによつて選択され、COAG2信号は
端子Ａにハイ信号を与え、端子Ｂにロー信号を与えるこ
とによつて選択される。
状態又はロー状態）は、出力がCUT信号か又はCOAG信号
かを決定するということを理解できる。４つのCUT信号
はマルチプレクサU3のＡ及びＢ入力に与えられる信号の
組合せによつて選択され、例えば、これらの入力のそれ
ぞれに与えられるロー信号はCUT ON及びOFF RF信号を選
択し、端子Ａに与えられるハイ信号及び端子Ｂに与えら
れるロー信号は、ブレンドされたCUT（B1）信号を選択
し、端子Ａに与えられるロー信号及び端子Ｂに与えられ
るハイ信号はB2信号を選択し、そして既に詳述したよう
に、端子Ａ及びＢに与えられるハイ信号はB3信号を選択
する。勿論、前述のことは、第１のBANKが選択されたと
いうことを仮定する。第２のBANKが選択される場合、U2
内で32がカウンタU1の出力に加算されて第２のBANKを選
択し、COAG1信号は、マルチプレクサの端子Ａ及びＢに
ロー信号を与えることによつて選択され、COAG2信号は
端子Ａにハイ信号を与え、端子Ｂにロー信号を与えるこ
とによつて選択される。
前述のように、第６図で使用された２進フオーマツト化
データが実施例となる。実際に、CUT信号の周期長は、
第６図に示されたように、２ビツトである。しかし、ブ
レンドされたCUT信号の周期長はそれぞれ、COAG1波形の
ような、48ビツトであり、COAG2波形の周期は68ビツト
である。これらの数の最小公倍数は816である。このよ
うにして、NANDゲートU5は、この数値に応答して第５図
に示されたようにセツトされ、カウンタを循環的にリセ
ツトする。
データが実施例となる。実際に、CUT信号の周期長は、
第６図に示されたように、２ビツトである。しかし、ブ
レンドされたCUT信号の周期長はそれぞれ、COAG1波形の
ような、48ビツトであり、COAG2波形の周期は68ビツト
である。これらの数の最小公倍数は816である。このよ
うにして、NANDゲートU5は、この数値に応答して第５図
に示されたようにセツトされ、カウンタを循環的にリセ
ツトする。
要約すると、外部回路は、どのBANKがアクセスされるべ
きかを選択する。BANK SELECTは、１度にメモリーに記
憶されるべき８対までのRF ON及びRF OFFドライブを許
し、本実施例においては６対が記憶されるに過ぎない。
BANKが一度選択され且つカウンタU1がリセツトされる
と、マルチプレクサのDRIVE SELECTラインは、４つのド
ライブ対のいずれが選択されるべきかを決定するために
セツトされる。次いで、CLOCKを発生し、カウンタがカ
ウントを開始する。
きかを選択する。BANK SELECTは、１度にメモリーに記
憶されるべき８対までのRF ON及びRF OFFドライブを許
し、本実施例においては６対が記憶されるに過ぎない。
BANKが一度選択され且つカウンタU1がリセツトされる
と、マルチプレクサのDRIVE SELECTラインは、４つのド
ライブ対のいずれが選択されるべきかを決定するために
セツトされる。次いで、CLOCKを発生し、カウンタがカ
ウントを開始する。
PROMのメモリー・ロケーシヨンは次に逐次的にアクセス
され、メモリー・ロケーシヨンでの８ビツト幅ワードが
マルチプレクサへの入力に逐次現われる。DRIVE SELECT
ラインによつて選択されるこれらの２つの信号のみがマ
ルチプレクサを介して送られ、RF ON及びRF OFF出力端
子に現われる。従つて、発生したパルス列は、EPROM内
の与えられたデータ位置に記憶される逐次データ・ビツ
トである。
され、メモリー・ロケーシヨンでの８ビツト幅ワードが
マルチプレクサへの入力に逐次現われる。DRIVE SELECT
ラインによつて選択されるこれらの２つの信号のみがマ
ルチプレクサを介して送られ、RF ON及びRF OFF出力端
子に現われる。従つて、発生したパルス列は、EPROM内
の与えられたデータ位置に記憶される逐次データ・ビツ
トである。
第５図の実施例は、750KHz（CUT）、81.25KHz（ブレン
ドされたCUT及びCOAG1信号）、22.05KHz（COAG2信
号）、の周波数を有する信号をもつ回路に対して、最小
の部品点数で達成される。この実施例に使用される基本
周波数は、750KHz及び375KHzである。これら２つの基本
周波数に対するカウンタへの入力クロツク率は、それぞ
れ、1.5MHz及び750KHzである。1.5MHzのクロツク率で、
前述の３つの周期に必要とされるメモリー・ロケーシヨ
ンの数は、２、48、68である。これら３つの長さに対し
て選択可能なカウンタの終値を有することは可能である
が、チツプ・カウントは高くなるであろう。第５図の実
施例によれば、１つのカウントの終値が全ての周期に対
して与えられ、所望の信号は、カウント終値より短いこ
れらの信号に対して多数回繰返される。前述のように、
48のカウント終値は、CUT及びCOAG1信号に対して十分で
あるが、68のカウント終値を必要とするCOAG2信号に対
しては不十分である。従つて、最小公倍数816は、単一
のチツプU5によつて検出可能な全てのドライブに適当な
共通のカウント終値を許す。816は1024のBANKの長さよ
り小さい値なので、全ての要件を満足する。
ドされたCUT及びCOAG1信号）、22.05KHz（COAG2信
号）、の周波数を有する信号をもつ回路に対して、最小
の部品点数で達成される。この実施例に使用される基本
周波数は、750KHz及び375KHzである。これら２つの基本
周波数に対するカウンタへの入力クロツク率は、それぞ
れ、1.5MHz及び750KHzである。1.5MHzのクロツク率で、
前述の３つの周期に必要とされるメモリー・ロケーシヨ
ンの数は、２、48、68である。これら３つの長さに対し
て選択可能なカウンタの終値を有することは可能である
が、チツプ・カウントは高くなるであろう。第５図の実
施例によれば、１つのカウントの終値が全ての周期に対
して与えられ、所望の信号は、カウント終値より短いこ
れらの信号に対して多数回繰返される。前述のように、
48のカウント終値は、CUT及びCOAG1信号に対して十分で
あるが、68のカウント終値を必要とするCOAG2信号に対
しては不十分である。従つて、最小公倍数816は、単一
のチツプU5によつて検出可能な全てのドライブに適当な
共通のカウント終値を許す。816は1024のBANKの長さよ
り小さい値なので、全ての要件を満足する。
このように、要求されることの全ては、６つのRF ON及
び６つのRF OFFドライブ列に対して必要な２進情報でPR
OMを逐次的にロードすることである。CUT列に対して、
信号は408回繰返され、BLENDED CUTS及びCOAGに対して1
7回、COAG2列に対して12回繰返される。ある冗長度が生
ずるが、816に対する最後のデコード回路U5は、単一の
４入力NANDゲート及びインバータとなる。前述のよう
に、これは、極めて簡単な方法で最後のカウント値に達
するときに、再びゼロからカウントを開始するようにカ
ウンタをリセツトする。
び６つのRF OFFドライブ列に対して必要な２進情報でPR
OMを逐次的にロードすることである。CUT列に対して、
信号は408回繰返され、BLENDED CUTS及びCOAGに対して1
7回、COAG2列に対して12回繰返される。ある冗長度が生
ずるが、816に対する最後のデコード回路U5は、単一の
４入力NANDゲート及びインバータとなる。前述のよう
に、これは、極めて簡単な方法で最後のカウント値に達
するときに、再びゼロからカウントを開始するようにカ
ウンタをリセツトする。
第５図の実施例で使用できる典型的なコンポーネントは
以下の通りであり、これらのコンポーネントは説明を目
的とするもので、本発明がそれらに制限されないという
ことを理解すべきである。U1はMC14040、12ビツト２進
カウンタであり；U2は2716、２KX8UV消去可能PROMであ
り；U3はデユアル・４チヤンネル・アナログ・マルチプ
レクサであり；U4は、MC14071、クオード・２入力・OR
ゲートであり；U5はMC14012、デユアル・４入力・NAND
ゲートである。
以下の通りであり、これらのコンポーネントは説明を目
的とするもので、本発明がそれらに制限されないという
ことを理解すべきである。U1はMC14040、12ビツト２進
カウンタであり；U2は2716、２KX8UV消去可能PROMであ
り；U3はデユアル・４チヤンネル・アナログ・マルチプ
レクサであり；U4は、MC14071、クオード・２入力・OR
ゲートであり；U5はMC14012、デユアル・４入力・NAND
ゲートである。
第５図の実施例が好適なものであるが、可能である第３
の実施例の幾つかの変形がある。PROMはRAMによつて置
換でき、マイクロプロセツサは、必要とされるDRIVE列
に対して特にデバイスをロードでき、それによつて出力
マルチプレクサは不要となる。同一の２つの出力データ
・ビツトが常にRF ON及びRF OFF信号に対して使用さ
れ、例えば、第１及び第５の出力データ端子がCUT信号
に対して使用される。デコード回路U5はまた、最後のカ
ウントを、MC14174、HEX Dタイプ・フリツプ・フロツプ
等にラツチし、アドレス・カウンタU1の値をフリツプ・
フロツプにセツトされた最後のカウントと比較すること
によつて、実施できる。２つのカウントが等しいとき
に、カウンタはリセツトされる。カウントを比較する回
路は、74LS85、４ビツト値比較器である。
の実施例の幾つかの変形がある。PROMはRAMによつて置
換でき、マイクロプロセツサは、必要とされるDRIVE列
に対して特にデバイスをロードでき、それによつて出力
マルチプレクサは不要となる。同一の２つの出力データ
・ビツトが常にRF ON及びRF OFF信号に対して使用さ
れ、例えば、第１及び第５の出力データ端子がCUT信号
に対して使用される。デコード回路U5はまた、最後のカ
ウントを、MC14174、HEX Dタイプ・フリツプ・フロツプ
等にラツチし、アドレス・カウンタU1の値をフリツプ・
フロツプにセツトされた最後のカウントと比較すること
によつて、実施できる。２つのカウントが等しいとき
に、カウンタはリセツトされる。カウントを比較する回
路は、74LS85、４ビツト値比較器である。
最後の実施例において、RF ON及びRF OFF DRIVE出力
は、NANDゲート・フリツプ・フロツプに与えられてそれ
をセツトし且つリセツトし、FETトーテム・ポールのゲ
ートをドライブして実際のRF DRIVE信号を発生する。
は、NANDゲート・フリツプ・フロツプに与えられてそれ
をセツトし且つリセツトし、FETトーテム・ポールのゲ
ートをドライブして実際のRF DRIVE信号を発生する。
種々の記憶デバイスからの出力は逐次的に取られるが、
これらの出力はまた、並列に取られ、並列−直列コンバ
ータ等に与えられて、所望のパルス列を得ることができ
るということにも留意すべきである。これら及び他の同
様の変更は当該技術分野の専門家には明らかであろう。
これらの出力はまた、並列に取られ、並列−直列コンバ
ータ等に与えられて、所望のパルス列を得ることができ
るということにも留意すべきである。これら及び他の同
様の変更は当該技術分野の専門家には明らかであろう。
第１図は、本発明による電気外科用ゼネレータ・システ
ムの概略的な部分ブロツク図である； 第２図は、本発明による固定長シフト・レジスタを利用
する第１図のシステムに使用されるパルス・ゼネレータ
の第１の実施例のブロツク図である； 第３図は、第２図の実施例の動作を説明する複数の信号
波形を示す； 第４図は、本発明による可変長シフト・レジスタを利用
する第１図のシステムに使用されるパルス・ゼネレータ
の第２の実施例のブロツク図である； 第５図は、本発明によるプログラム可能メモリーを利用
する第１図のシステムに使用されるパルス・ゼネレータ
の第３の実施例のブロツク図である； 第６図は、第５図の実施例の動作を説明する第５図のプ
ログラム可能メモリーに記憶されるデータを示す。 （符号説明） 10:電気外科用ゼネレータ、12:能動電極、14:帰路電
極、16:パルス・ゼネレータ、18:スイツチ、19:供給電
圧、20:タンク回路、22:コンデンサ、24、26:コイル、3
0、32:FET
ムの概略的な部分ブロツク図である； 第２図は、本発明による固定長シフト・レジスタを利用
する第１図のシステムに使用されるパルス・ゼネレータ
の第１の実施例のブロツク図である； 第３図は、第２図の実施例の動作を説明する複数の信号
波形を示す； 第４図は、本発明による可変長シフト・レジスタを利用
する第１図のシステムに使用されるパルス・ゼネレータ
の第２の実施例のブロツク図である； 第５図は、本発明によるプログラム可能メモリーを利用
する第１図のシステムに使用されるパルス・ゼネレータ
の第３の実施例のブロツク図である； 第６図は、第５図の実施例の動作を説明する第５図のプ
ログラム可能メモリーに記憶されるデータを示す。 （符号説明） 10:電気外科用ゼネレータ、12:能動電極、14:帰路電
極、16:パルス・ゼネレータ、18:スイツチ、19:供給電
圧、20:タンク回路、22:コンデンサ、24、26:コイル、3
0、32:FET
Claims (10)
- 【請求項１】能動電極（12）及び帰路電極（14）を含む
患者用回路と、パルス列を発生する手段（16）と、を含
む電気外科用ゼネレータ（10）において、前記パルス列
発生手段が、 少なくとも１つのＭ×Ｎ記憶デバイス（U1）であって、
Ｍ＞１及びＮ≧１とすると、Ｍ個のメモリー・ロケーシ
ョンを有し且つ各メモリー・ロケーションがＮ個の記憶
位置を含み、また１＜Ｋ≦Ｍとすると、少なくとも１つ
のＫビット２進信号を記憶し、Ｊ≦Ｎとすると、前記２
進信号のビットが前記Ｍ個のメモリー・ロケーションの
Ｋの第Ｊ番目の記憶位置にそれぞれ記憶される、前記Ｍ
×Ｎ記憶デバイスと、 前記記憶デバイスから前記Ｋビット２進信号を逐次的に
出力する手段と、 前記Ｋビット２進信号の逐次的に出力されたビットに逐
次的に応答し、電気外科用信号を発生し且つ該信号を前
記患者用回路に与える電気外科用信号発生手段と、 を含むことを特徴とする電気外科用ゼネレータ。 - 【請求項２】前記記憶デバイスがシフト・レジスタであ
る（Ｎ＝１）ことを特徴とする特許請求の範囲第１項に
記載のゼネレータ。 - 【請求項３】前記レジスタが固定長レジスタ又は可変長
レジスタであることを特徴とする特許請求の範囲第２項
に記載のゼネレータ。 - 【請求項４】前記記憶デバイスが読出専用メモリーであ
ることを特徴とする特許請求の範囲第１項に記載のゼネ
レータ。 - 【請求項５】それぞれが前記Ｋビット２進信号を記憶す
る少なくとも２つの前記記憶デバイスを含み、前記電気
外科用信号発生手段が電気外科用信号を発生するために
２つの前記Ｋビット２進信号に応答することを特徴とす
る特許請求の範囲第１項乃至第４項のいずれかに記載の
ゼネレータ。 - 【請求項６】前記記憶デバイスが複数の２進信号を記憶
し、その少なくとも１つが前記Ｋビットの長さであり、
また１＜Ｈ≦Ｍとすると、その他のものがＨビットの長
さであることを特徴とする特許請求の範囲第１項乃至第
４項のいずれかに記載のゼネレータ。 - 【請求項７】Ｎ＞１であり、且つ１＜Ｑ≦Ｎとすると前
記記憶デバイスがＱ個の前記Ｋビット２進信号を記憶
し、Ｊ＝１、２、……、Ｑとすると、前記Ｋビット２進
信号がＫメモリー・ロケーションの第Ｊ番目の記憶位置
にそれぞれ記憶され、前記Ｋビット２進信号のそれぞれ
が前記ゼネレータの特定の動作モードに対応するON及び
OFF状態の特異な形態を有し、前記ゼネレータが前記記
憶デバイスからの出力として前記Ｋビット２進信号の１
つを選択する手段を含み、前記電気外科用信号発生手段
が電気外科用信号を発生するために選択された前記Ｋビ
ット２進信号に応答することを特徴とする特許請求の範
囲第１項乃至第６項のいずれかに記載のゼネレータ。 - 【請求項８】前記Ｋビット２進信号の少なくとも１つが
該１信号に対応する前記ゼネレータの動作モードを示す
ON及びOFF状態の基本シーケンスの複数の周期を含み、
前記Ｋビット２進信号を逐次的に出力する手段が、前記
メモリー・ロケーションを逐次的にアクセスするカウン
タと、該カウンタがＫまでカウントする度毎に、前記カ
ウンタをその初期カウントにリセットするために前記カ
ウンタの出力に応答するデコード手段と、を含むことを
特徴とする特許請求の範囲第７項に記載のゼネレータ。 - 【請求項９】前記記憶デバイスはＰ個のバンクに分割さ
れ、各バンク内のメモリー・ロケーションの数はM/Pで
あり、またＫ≦M/Pであり、前記Ｋビット２進信号の少
なくとも１つは、Ｊ≦Ｎとすると、前記バンクの１つの
M/Pメモリー・ロケーションのＫの第Ｊ番目の記憶位置
に記憶され、前記Ｋビット２進信号の少なくとも別の１
つは、Ｒ≦Ｎとすると、前記バンクの別の１つのM/Pメ
モリー・ロケーションのＫの第Ｒ番目の記憶位置に記憶
されることを特徴とする特許請求の範囲第７項に記載の
ゼネレータ。 - 【請求項１０】前記記憶デバイスは、１≦Ｑ≦N/2とす
るとＱ対の前記Ｋビット２進信号を記憶し、各対のＫビ
ット２進信号の最初のものは、Ｓ＝１、２、…、Q/2と
するとＫメモリー・ロケーションの第Ｓ番目の記憶位置
にそれぞれ記憶され、各対の第２のものは、Ｔ＝Q/2＋
１、Q/2＋２、…、Ｑ、とするとＫメモリー・ロケーシ
ョンの第Ｔ番目の記憶位置にそれぞれ記憶され、各対は
前記ゼネレータの特定の動作モードに対応し、前記ゼネ
レータは、前記記憶デバイスからの出力として、前記Ｋ
ビット２進信号の対の１つを選択する手段を含み、前記
電気外科用信号発生手段は、電気外科用信号を発生する
ために選択された前記Ｋビット信号の対に応答すること
を特徴とする特許請求の範囲第１項乃至第９項のいずれ
かに記載のゼネレータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US704188 | 1985-02-22 | ||
| US06/704,188 US4658820A (en) | 1985-02-22 | 1985-02-22 | Electrosurgical generator with improved circuitry for generating RF drive pulse trains |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61222441A JPS61222441A (ja) | 1986-10-02 |
| JPH0728872B2 true JPH0728872B2 (ja) | 1995-04-05 |
Family
ID=24828458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61038126A Expired - Lifetime JPH0728872B2 (ja) | 1985-02-22 | 1986-02-22 | 電気外科用ゼネレ−タ |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4658820A (ja) |
| EP (1) | EP0194078A3 (ja) |
| JP (1) | JPH0728872B2 (ja) |
| AU (1) | AU574565B2 (ja) |
| CA (1) | CA1267438A (ja) |
| DK (1) | DK81186A (ja) |
| FI (1) | FI860772L (ja) |
| NO (1) | NO860815L (ja) |
Families Citing this family (109)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0336742A3 (en) * | 1988-04-08 | 1990-05-16 | Bristol-Myers Company | Method and apparatus for the calibration of electrosurgical apparatus |
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| ES2150676T5 (es) * | 1995-06-23 | 2006-04-16 | Gyrus Medical Limited | Instrumento electroquirurgico. |
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| US6090106A (en) * | 1996-01-09 | 2000-07-18 | Gyrus Medical Limited | Electrosurgical instrument |
| US6013076A (en) * | 1996-01-09 | 2000-01-11 | Gyrus Medical Limited | Electrosurgical instrument |
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