JPH07288819A - 動きベクトル検出装置 - Google Patents
動きベクトル検出装置Info
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- JPH07288819A JPH07288819A JP10470794A JP10470794A JPH07288819A JP H07288819 A JPH07288819 A JP H07288819A JP 10470794 A JP10470794 A JP 10470794A JP 10470794 A JP10470794 A JP 10470794A JP H07288819 A JPH07288819 A JP H07288819A
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- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
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- Signal Processing (AREA)
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- Color Television Systems (AREA)
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Abstract
(57)【要約】
【目的】 １／２画素精度の動きベクトル検出を行う場
合に、データの読み出しクロックと無関係なクロックが
不要とされた動きベクトル検出装置を提供する。 【構成】整数画素精度のマッチング演算回路３と、１／
２画素精度以下のマッチング演算回路４とを設け、整数
画素精度マッチング演算回路３と、１／２画素精度マッ
チング演算回路４とを並列的に動作させる。これによ
り、整数画素精度のマッチング演算回路３と、１／２精
度のマッチング演算回路４とを、共通な周波数のクロッ
クで動かせる。
合に、データの読み出しクロックと無関係なクロックが
不要とされた動きベクトル検出装置を提供する。 【構成】整数画素精度のマッチング演算回路３と、１／
２画素精度以下のマッチング演算回路４とを設け、整数
画素精度マッチング演算回路３と、１／２画素精度マッ
チング演算回路４とを並列的に動作させる。これによ
り、整数画素精度のマッチング演算回路３と、１／２精
度のマッチング演算回路４とを、共通な周波数のクロッ
クで動かせる。
Description
【０００１】
【産業上の利用分野】この発明は、特に、画像の予測符
号化装置に用いて好適な動きベクトル検出装置に関す
る。
号化装置に用いて好適な動きベクトル検出装置に関す
る。
【０００２】
【従来の技術】ＭＰＥＧ(Moving Picture Coding Exper
ts Group) 方式のように、他のフレームとの相関を利用
して画像を符号化する予測符号化方式が知られている。
図５は、このような予測符号化装置の一例である。
ts Group) 方式のように、他のフレームとの相関を利用
して画像を符号化する予測符号化方式が知られている。
図５は、このような予測符号化装置の一例である。
【０００３】図５において、入力端子１０１に画像デー
タが供給される。この画像データは動きベクトル検出回
路１０２に供給されると共に、減算回路１０３に供給さ
れる。動きベクトル検出回路１０２で、フレーム間の動
きベトクルが求められる。この動きベクトルが動き補償
回路１０４に供給される。
タが供給される。この画像データは動きベクトル検出回
路１０２に供給されると共に、減算回路１０３に供給さ
れる。動きベクトル検出回路１０２で、フレーム間の動
きベトクルが求められる。この動きベクトルが動き補償
回路１０４に供給される。
【０００４】一方、参照フレームの画像データは、フレ
ームメモリ１０５に蓄えられる。フレームメモリ１０５
の出力は、動き補償回路１０４に供給される。動き補償
回路１０４で、フレームメモリ１０５からの画像データ
が、動きベクトル検出回路１０２で求められた動きベク
トルに基づいて、動き補償される。この動き補償された
画像データは、減算回路１０３に供給されると共に、加
算回路１０６に供給される。
ームメモリ１０５に蓄えられる。フレームメモリ１０５
の出力は、動き補償回路１０４に供給される。動き補償
回路１０４で、フレームメモリ１０５からの画像データ
が、動きベクトル検出回路１０２で求められた動きベク
トルに基づいて、動き補償される。この動き補償された
画像データは、減算回路１０３に供給されると共に、加
算回路１０６に供給される。
【０００５】減算回路１０３には、入力端子１０１から
現フレームの画像テータが供給されると共に、動き補償
回路１０４で動き補償された参照フレームの画像データ
が供給される。減算回路１０３で、現フレームの画像デ
ータと、動き補償された参照フレームの画像データとが
減算され、連続するフレーム間の差分データが求められ
る。この差分データが、ＤＣＴ回路１０７に供給され
る。ＤＣＴ回路１０７でこの差分データがＤＣＴ変換さ
れる。ＤＣＴ回路１０７の出力が量子化器１０８に供給
される。量子化器１０８で、ＤＣＴ回路１０７の出力が
量子化される。この量子化器１０８の出力が出力端子１
０９から出力される。
現フレームの画像テータが供給されると共に、動き補償
回路１０４で動き補償された参照フレームの画像データ
が供給される。減算回路１０３で、現フレームの画像デ
ータと、動き補償された参照フレームの画像データとが
減算され、連続するフレーム間の差分データが求められ
る。この差分データが、ＤＣＴ回路１０７に供給され
る。ＤＣＴ回路１０７でこの差分データがＤＣＴ変換さ
れる。ＤＣＴ回路１０７の出力が量子化器１０８に供給
される。量子化器１０８で、ＤＣＴ回路１０７の出力が
量子化される。この量子化器１０８の出力が出力端子１
０９から出力される。
【０００６】また、このＤＣＴ変換され、量子化された
差分データは、逆量子化器１１０及び逆ＤＣＴ回路１１
１に供給され、元の差分データに戻され、加算器１０６
に供給される。加算器１０６には、動き補償回路１０４
から参照フレームの画像データが供給される。加算器１
０６で、この参照フレームの画像データに、参照フレー
ムと現フレームとの差分データが加算され、現フレーム
の画像データが求められる。求められた現フレームの画
像データは、次の参照フレームとして、フレームメモリ
１０５に蓄えらる。
差分データは、逆量子化器１１０及び逆ＤＣＴ回路１１
１に供給され、元の差分データに戻され、加算器１０６
に供給される。加算器１０６には、動き補償回路１０４
から参照フレームの画像データが供給される。加算器１
０６で、この参照フレームの画像データに、参照フレー
ムと現フレームとの差分データが加算され、現フレーム
の画像データが求められる。求められた現フレームの画
像データは、次の参照フレームとして、フレームメモリ
１０５に蓄えらる。
【０００７】このように、フレーム間予測符号化処理で
は、動きベクトルに基づいて動き補償された参照フレー
ムと、現フレームとの差分データが符号化される。この
ようなフレーム間予測符号化処理において用いられる動
きベクトル検出方法として、ブロックマッチング法が知
られている。
は、動きベクトルに基づいて動き補償された参照フレー
ムと、現フレームとの差分データが符号化される。この
ようなフレーム間予測符号化処理において用いられる動
きベクトル検出方法として、ブロックマッチング法が知
られている。
【０００８】図６は、このようなブロックマッチング法
を説明するためのものである。図６において、１２１は
基準フレームを示し、１２２は検索フレームを示してい
る。基準フレーム１２１には基準ブロック１２３が設定
され、検索フレーム１２２に候補ブロック１２４が設定
される。検索フレーム１２２の候補ブロック１２４は、
所定のサーチ範囲内を移動される。そして、基準フレー
ム１２１の基準ブロック１２３と、検索フレーム１２２
の候補ブロック１２４とがどの程度合致しているかが判
断される。基準ブロックに最も合致している候補ブロッ
ク２２４がマッチングブロックとされる。このマッチン
グブロックから動きベクトルが求められる。
を説明するためのものである。図６において、１２１は
基準フレームを示し、１２２は検索フレームを示してい
る。基準フレーム１２１には基準ブロック１２３が設定
され、検索フレーム１２２に候補ブロック１２４が設定
される。検索フレーム１２２の候補ブロック１２４は、
所定のサーチ範囲内を移動される。そして、基準フレー
ム１２１の基準ブロック１２３と、検索フレーム１２２
の候補ブロック１２４とがどの程度合致しているかが判
断される。基準ブロックに最も合致している候補ブロッ
ク２２４がマッチングブロックとされる。このマッチン
グブロックから動きベクトルが求められる。
【０００９】図７は、ブロックマッチング法により動き
ベクトルを検出する従来の動きベクトル検出回路の一例
である。なお、この例では、１／２画素精度の動きベク
トルの検出が行なえるようにされている。
ベクトルを検出する従来の動きベクトル検出回路の一例
である。なお、この例では、１／２画素精度の動きベク
トルの検出が行なえるようにされている。
【００１０】図７において、１５１は基準フレームメモ
リ、１５２は検索フレームメモリである。基準フレーム
メモリ１５１には、基準フレームのデータが蓄えられて
いる。基準フレームメモリ１５１から、基準ブロックの
データが読み出され、この基準ブロックのデータが整数
画素精度マッチング演算回路１５３に供給される。検索
フレームの画素データが検索フレームメモリ１５２に蓄
えれており、サーチ範囲の画素データが整数画素精度マ
ッチング演算回路１５３に供給される。整数画素精度マ
ッチング演算回路１５３で、整数画素精度で動きベクト
ルが検出される。
リ、１５２は検索フレームメモリである。基準フレーム
メモリ１５１には、基準フレームのデータが蓄えられて
いる。基準フレームメモリ１５１から、基準ブロックの
データが読み出され、この基準ブロックのデータが整数
画素精度マッチング演算回路１５３に供給される。検索
フレームの画素データが検索フレームメモリ１５２に蓄
えれており、サーチ範囲の画素データが整数画素精度マ
ッチング演算回路１５３に供給される。整数画素精度マ
ッチング演算回路１５３で、整数画素精度で動きベクト
ルが検出される。
【００１１】整数画素精度マッチング演算回路１５３の
出力がバッファメモリ１５４及び１５５に供給されると
共に、統合回路１５６に供給される。バッファメモリ１
５４には、基準ブロックの画素データが蓄えられる。ま
た、バッファメモリ１５５には、求められた整数精度の
動きベクトルの周辺のサーチ範囲の画素データが蓄えら
れる。
出力がバッファメモリ１５４及び１５５に供給されると
共に、統合回路１５６に供給される。バッファメモリ１
５４には、基準ブロックの画素データが蓄えられる。ま
た、バッファメモリ１５５には、求められた整数精度の
動きベクトルの周辺のサーチ範囲の画素データが蓄えら
れる。
【００１２】バッファメモリ１５４及び１５５の出力が
１／２画素精度マッチング演算回路１５７に供給され
る。１／２画素精度マッチング演算回路１５７で、１／
２画素精度の動きベクトルが求められる。この１／２画
素精度の動きベクトルが統合回路１５６に供給される。
１／２画素精度マッチング演算回路１５７に供給され
る。１／２画素精度マッチング演算回路１５７で、１／
２画素精度の動きベクトルが求められる。この１／２画
素精度の動きベクトルが統合回路１５６に供給される。
【００１３】統合回路１５６で、整数画素精度マッチン
グ演算回路１５３で求められた整数画素精度の動きベク
トルと、１／２画素精度マッチング演算回路１５７で求
められた１／２画素精度の動きベクトルとが統合され、
最終的な動きベクトルが求められる。求められた動きベ
クトルは、出力端子１５８から出力される。
グ演算回路１５３で求められた整数画素精度の動きベク
トルと、１／２画素精度マッチング演算回路１５７で求
められた１／２画素精度の動きベクトルとが統合され、
最終的な動きベクトルが求められる。求められた動きベ
クトルは、出力端子１５８から出力される。
【００１４】１／２画素精度の動きベクトルの検出は、
１／２画素位置がずれた８点の補間で求めた検索ブロッ
クと、基準ブロックとのマッチング処理を行い、その８
点のマッチング誤差と、中心の１画素精度の位置のマッ
チング誤差とを比較し、最小の点を最適な動きベクトル
とするような処理により行われる。
１／２画素位置がずれた８点の補間で求めた検索ブロッ
クと、基準ブロックとのマッチング処理を行い、その８
点のマッチング誤差と、中心の１画素精度の位置のマッ
チング誤差とを比較し、最小の点を最適な動きベクトル
とするような処理により行われる。
【００１５】つまり、図８Ａに示すように、ブロックの
大きさが３×３であるとすると、図８Ｂに示すように、
補間に必要な検索データは５×５の画素（ｓ００からｓ
４４）であり、これらの検索データｓ００〜ｓ４４か
ら、斜め方向の補間データｄ００〜ｄ３３、水平方向の
補間データｈ００〜ｈ３２、垂直方向の補間データｖ０
０〜ｖ２３が形成される。一般にブロックの大きさがＮ
×Ｍなら、補間に必要なデータは（Ｎ＋２）×（Ｍ＋
２）である。補間は、図９に示すような演算によりなさ
れる。図１０は、１／２画素精度ベクトル検出のための
ブロックの中心を示したものである。白丸は画素を示し
ている。図１０の中心の点（０，０）は、１画素精度の
動きベクトルＭＶ（ｍｘ，ｍｙ）を示している。その
（０，０）からの０．５画素移動した周辺の８点の位置
でのマッチング処理がなされる。具体的には、図１０の
点（ｘ，ｙ）におけるマッチング誤差をｄｉｓｔ（ｘ，
ｙ）とすると、図１１に示すようになる。これらの中か
ら、マッチング誤差が最小のものが検出され、最終的な
動きベクトルが求められる。
大きさが３×３であるとすると、図８Ｂに示すように、
補間に必要な検索データは５×５の画素（ｓ００からｓ
４４）であり、これらの検索データｓ００〜ｓ４４か
ら、斜め方向の補間データｄ００〜ｄ３３、水平方向の
補間データｈ００〜ｈ３２、垂直方向の補間データｖ０
０〜ｖ２３が形成される。一般にブロックの大きさがＮ
×Ｍなら、補間に必要なデータは（Ｎ＋２）×（Ｍ＋
２）である。補間は、図９に示すような演算によりなさ
れる。図１０は、１／２画素精度ベクトル検出のための
ブロックの中心を示したものである。白丸は画素を示し
ている。図１０の中心の点（０，０）は、１画素精度の
動きベクトルＭＶ（ｍｘ，ｍｙ）を示している。その
（０，０）からの０．５画素移動した周辺の８点の位置
でのマッチング処理がなされる。具体的には、図１０の
点（ｘ，ｙ）におけるマッチング誤差をｄｉｓｔ（ｘ，
ｙ）とすると、図１１に示すようになる。これらの中か
ら、マッチング誤差が最小のものが検出され、最終的な
動きベクトルが求められる。
【００１６】
【発明が解決しようとする課題】このように、１／２画
素精度の動きベクトルを求める場合は、ブロックの大き
さがＮ×Ｍなら、補間に必要なデータは（Ｎ＋２）×
（Ｍ＋２）となる。したがって、ブロックの大きさが
（１６×１６）なら、（１８×１８）画素をバッファメ
モリ１５５から読み出す必要がある。これに対して、１
画素精度の動きベクトルは、整数画素精度マッチング演
算回路１５３において、（１６×１６＝２５６）クロッ
クで求められる。したがって、バッファメモリ１５５か
らは、画像の読み出しクロックの１．２７倍（（１８×
１８）／（１６×１６）＝３２４／２５６＝１．２７）
のクロックでデータの読み出しを行わなければならな
い。このような、データの読み出しクロックとは無関係
なクロックでバッファメモリを動作させるのは困難であ
る。
素精度の動きベクトルを求める場合は、ブロックの大き
さがＮ×Ｍなら、補間に必要なデータは（Ｎ＋２）×
（Ｍ＋２）となる。したがって、ブロックの大きさが
（１６×１６）なら、（１８×１８）画素をバッファメ
モリ１５５から読み出す必要がある。これに対して、１
画素精度の動きベクトルは、整数画素精度マッチング演
算回路１５３において、（１６×１６＝２５６）クロッ
クで求められる。したがって、バッファメモリ１５５か
らは、画像の読み出しクロックの１．２７倍（（１８×
１８）／（１６×１６）＝３２４／２５６＝１．２７）
のクロックでデータの読み出しを行わなければならな
い。このような、データの読み出しクロックとは無関係
なクロックでバッファメモリを動作させるのは困難であ
る。
【００１７】したがって、この発明の目的は、データの
読み出しクロックと無関係なクロックが不要とされた動
きベクトル検出装置を提供することにある。
読み出しクロックと無関係なクロックが不要とされた動
きベクトル検出装置を提供することにある。
【００１８】
【課題を解決するための手段】この発明は、整数画素精
度のマッチング演算回路と、１／２画素精度以下のマッ
チング演算回路とを有し、整数画素精度マッチング演算
回路と、１／２画素精度マッチング演算回路とを並列的
に動作させるようにした動きベクトル検出装置である。
度のマッチング演算回路と、１／２画素精度以下のマッ
チング演算回路とを有し、整数画素精度マッチング演算
回路と、１／２画素精度マッチング演算回路とを並列的
に動作させるようにした動きベクトル検出装置である。
【００１９】この発明は、整数画素精度のマッチング演
算回路と、１／２精度以下のマッチング演算回路と、基
準ブロックのデータを蓄えるバッファメモリと、サーチ
エリアのデータを蓄えるＦＩＦＯとを有し、バッファメ
モリの出力とＦＩＦＯの出力を１／２画素精度以下のマ
ッチング演算回路に供給し、整数画素精度マッチング演
算回路と、１／２画素精度マッチング演算回路とを並列
的に動作させるようにしたことを特徴とする動きベクト
ル検出装置である。
算回路と、１／２精度以下のマッチング演算回路と、基
準ブロックのデータを蓄えるバッファメモリと、サーチ
エリアのデータを蓄えるＦＩＦＯとを有し、バッファメ
モリの出力とＦＩＦＯの出力を１／２画素精度以下のマ
ッチング演算回路に供給し、整数画素精度マッチング演
算回路と、１／２画素精度マッチング演算回路とを並列
的に動作させるようにしたことを特徴とする動きベクト
ル検出装置である。
【００２０】
【作用】整数画素精度の動きベクトル検出と１／２画素
精度の動きベクトルの検出とを並行して行っているの
で、データの読み出しに無関係なクロックが不要とな
る。
精度の動きベクトルの検出とを並行して行っているの
で、データの読み出しに無関係なクロックが不要とな
る。
【００２１】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、この発明が適用された動きベ
クトル検出回路の基本構成を説明するためのブロック図
である。図１において、１は基準フレームの画像データ
が蓄えられた基準フレームメモリ、２は検索フレームの
画像データが蓄えられた検索フレームメモリ、３は整数
画素精度マッチング演算回路、４は１／２画素精度マッ
チング演算回路、５はバッファメモリ、６はＦＩＦＯで
ある。
照して説明する。図１は、この発明が適用された動きベ
クトル検出回路の基本構成を説明するためのブロック図
である。図１において、１は基準フレームの画像データ
が蓄えられた基準フレームメモリ、２は検索フレームの
画像データが蓄えられた検索フレームメモリ、３は整数
画素精度マッチング演算回路、４は１／２画素精度マッ
チング演算回路、５はバッファメモリ、６はＦＩＦＯで
ある。
【００２２】図１に示すように、この発明では、整数画
素精度マッチング演算回路３と、１／２画素精度マッチ
ング演算回路４とが並列的に動作される。つまり、基準
フレームメモリ１と検索フレームメモリ２とから、夫
々、基準ブロックデータとサーチ範囲データとが読み出
される。この基準ブロックのデータ及びサーチ範囲デー
タは整数精度マッチング演算回路３に入力されると同時
に、基準ブロックデータはバッファメモリ５に送られ、
検索範囲データはＦＩＦＯ６に送られる。これにより、
読み出しのための各メモリ１、２へのアクセスを１回に
することが可能になる。
素精度マッチング演算回路３と、１／２画素精度マッチ
ング演算回路４とが並列的に動作される。つまり、基準
フレームメモリ１と検索フレームメモリ２とから、夫
々、基準ブロックデータとサーチ範囲データとが読み出
される。この基準ブロックのデータ及びサーチ範囲デー
タは整数精度マッチング演算回路３に入力されると同時
に、基準ブロックデータはバッファメモリ５に送られ、
検索範囲データはＦＩＦＯ６に送られる。これにより、
読み出しのための各メモリ１、２へのアクセスを１回に
することが可能になる。
【００２３】ＦＩＦＯ６の出力は、常に１／２画素精度
の位置の画素のための補間を行う。整数画素精度マッチ
ング演算回路３からは、順次、１クロック毎にサーチ範
囲内の位置に対応するマッチング残差が出力される。あ
るマッチング残差が整数画素精度マッチング演算回路３
から出力されると、その位置に対応する補間に必要な画
素がＦＩＦＯ６から出力される。ＦＩＦＯ６のディレイ
量は、検索フレームが整数画素精度マッチング演算回路
３に入力されてから、最初の１画素精度ベクトル位置の
マッチング誤差が求まるまでのディレイ量に相当する。
の位置の画素のための補間を行う。整数画素精度マッチ
ング演算回路３からは、順次、１クロック毎にサーチ範
囲内の位置に対応するマッチング残差が出力される。あ
るマッチング残差が整数画素精度マッチング演算回路３
から出力されると、その位置に対応する補間に必要な画
素がＦＩＦＯ６から出力される。ＦＩＦＯ６のディレイ
量は、検索フレームが整数画素精度マッチング演算回路
３に入力されてから、最初の１画素精度ベクトル位置の
マッチング誤差が求まるまでのディレイ量に相当する。
【００２４】１／２画素精度マッチング演算回路４で
は、ＦＩＦＯ６からの出力データにより補間が行われ、
１／２画素位置のデータが形成され、この補間値とバッ
ファメモリ５から読み出した基準ブロックのデータとの
間のマッチング誤差を求める。新たに値の小さいマチン
グ誤差が整数画素精度マッチング演算回路３から出力さ
れた場合には、１／２画素精度マッチング演算回路４に
おいて全ての初期化が行われる。１／２画素位置のデー
タと基準ブロックのデータとのマッチング残差の演算が
始めからやり直される。統合回路７では、整数画素精度
の動きベクトルと、１／２画素精度の動きベクトルとが
統合される。統合回路７の出力が出力端子８から出力さ
れる。
は、ＦＩＦＯ６からの出力データにより補間が行われ、
１／２画素位置のデータが形成され、この補間値とバッ
ファメモリ５から読み出した基準ブロックのデータとの
間のマッチング誤差を求める。新たに値の小さいマチン
グ誤差が整数画素精度マッチング演算回路３から出力さ
れた場合には、１／２画素精度マッチング演算回路４に
おいて全ての初期化が行われる。１／２画素位置のデー
タと基準ブロックのデータとのマッチング残差の演算が
始めからやり直される。統合回路７では、整数画素精度
の動きベクトルと、１／２画素精度の動きベクトルとが
統合される。統合回路７の出力が出力端子８から出力さ
れる。
【００２５】図２は、具体的な実施例を示すものであ
る。図２において、基準フレームメモリ１１には、基準
フレームの画素データが蓄えられている。基準フレーム
メモリ１１から基準ブロックの画素データが読み出さ
れ、この基準ブロックの画素データが整数画素精度マッ
チング演算回路１２に供給されると共に、バッファメモ
リ１３に供給される。バッファメモリ１３の出力が１／
２画素精度マッチング演算回路１４に供給される。
る。図２において、基準フレームメモリ１１には、基準
フレームの画素データが蓄えられている。基準フレーム
メモリ１１から基準ブロックの画素データが読み出さ
れ、この基準ブロックの画素データが整数画素精度マッ
チング演算回路１２に供給されると共に、バッファメモ
リ１３に供給される。バッファメモリ１３の出力が１／
２画素精度マッチング演算回路１４に供給される。
【００２６】検索フレームメモリ１５には、検索フレー
ムの画素データが蓄えられている。検索フレームメモリ
１５からサーチ範囲画素データが読み出され、このサー
チ範囲画素データか整数画素精度マッチング演算回路１
２に供給されると共に、ＦＩＦＯ１６に供給される。Ｆ
ＩＦＯ１６の遅延量は、検索フレームが整数画素精度マ
ッチング演算回路１２に入力されてから、最初の１画素
精度の動きベクトルのマッチング誤差が求まるまでの時
間に対応し、例えばブロックの大きさが（１６×１６）
なら２５６クロック分の遅延量である。ＦＩＦＯ１６の
出力が補間回路１８に供給される。補間回路１８で、各
画素の間の補間データが形成される。この補間回路１８
の出力が１／２画素精度マッチング演算回路１４に供給
される。
ムの画素データが蓄えられている。検索フレームメモリ
１５からサーチ範囲画素データが読み出され、このサー
チ範囲画素データか整数画素精度マッチング演算回路１
２に供給されると共に、ＦＩＦＯ１６に供給される。Ｆ
ＩＦＯ１６の遅延量は、検索フレームが整数画素精度マ
ッチング演算回路１２に入力されてから、最初の１画素
精度の動きベクトルのマッチング誤差が求まるまでの時
間に対応し、例えばブロックの大きさが（１６×１６）
なら２５６クロック分の遅延量である。ＦＩＦＯ１６の
出力が補間回路１８に供給される。補間回路１８で、各
画素の間の補間データが形成される。この補間回路１８
の出力が１／２画素精度マッチング演算回路１４に供給
される。
【００２７】整数画素精度マッチング演算回路１２は、
１画素ステップで基準ブロックと検索ブロックとの間の
ブロックマッチングを行って、マッチング残差を求める
ものである。整数画素精度マッチング演算回路１２から
は、１クロック毎に、マッチング残差が出力される。こ
の整数画素精度マッチング演算回路１２の出力が最小値
検出回路１７に供給される。最小値検出回路１７で、残
差が最小となる検索ブロックが検出され、これにより、
１画素精度の動きベクトルが求められる。この１画素精
度の動きベクトルは、統合回路２０に供給される。
１画素ステップで基準ブロックと検索ブロックとの間の
ブロックマッチングを行って、マッチング残差を求める
ものである。整数画素精度マッチング演算回路１２から
は、１クロック毎に、マッチング残差が出力される。こ
の整数画素精度マッチング演算回路１２の出力が最小値
検出回路１７に供給される。最小値検出回路１７で、残
差が最小となる検索ブロックが検出され、これにより、
１画素精度の動きベクトルが求められる。この１画素精
度の動きベクトルは、統合回路２０に供給される。
【００２８】１画素精度の動きベクトルが求められる
と、最小値検出回路１７から制御信号が発生され、この
制御信号がバッファメモリ１３に供給されると共に、最
小値検出回路１９に供給される。１／２画素精度マッチ
ング演算回路１４は、補間画素を使って、１／２画素ス
テップで基準ブロックと検索ブロックとの間のブロック
マッチングを行って、マッチング残差を求めるものであ
る。１／２画素精度マッチング演算回路１４の出力が最
小値検出回路１９に供給される。最小値検出回路１９の
出力が統合回路２０に供給される。
と、最小値検出回路１７から制御信号が発生され、この
制御信号がバッファメモリ１３に供給されると共に、最
小値検出回路１９に供給される。１／２画素精度マッチ
ング演算回路１４は、補間画素を使って、１／２画素ス
テップで基準ブロックと検索ブロックとの間のブロック
マッチングを行って、マッチング残差を求めるものであ
る。１／２画素精度マッチング演算回路１４の出力が最
小値検出回路１９に供給される。最小値検出回路１９の
出力が統合回路２０に供給される。
【００２９】最小値検出回路１７の出力から、１画素精
度での動きベクトルが求められる。また、最小値検出回
路１９の出力から、１／２画素以下の精度での動きベク
トルが求められる。統合回路２０で、最小値検出回路１
７の出力と最小値検出回路１９の出力とが統合され、最
終的に、動きベクトルが求められる。統合回路２０の出
力が出力端子２１から出力される。
度での動きベクトルが求められる。また、最小値検出回
路１９の出力から、１／２画素以下の精度での動きベク
トルが求められる。統合回路２０で、最小値検出回路１
７の出力と最小値検出回路１９の出力とが統合され、最
終的に、動きベクトルが求められる。統合回路２０の出
力が出力端子２１から出力される。
【００３０】図３及び図４は、この発明の一実施例の動
作を示すものである。図３に示すように、基準ブロック
は、１６×１６画素とする。図４Ａに示すように、基準
ブロックＲＢ０、ＲＢ１、ＲＢ２、…が順に入力され
る。また、図４Ｂに示すように、検索データＳ０、Ｓ
１、Ｓ２、…が順に入力される。検索データＳ０、Ｓ
１、Ｓ２、…は、１６×３１のブロックである。
作を示すものである。図３に示すように、基準ブロック
は、１６×１６画素とする。図４Ａに示すように、基準
ブロックＲＢ０、ＲＢ１、ＲＢ２、…が順に入力され
る。また、図４Ｂに示すように、検索データＳ０、Ｓ
１、Ｓ２、…が順に入力される。検索データＳ０、Ｓ
１、Ｓ２、…は、１６×３１のブロックである。
【００３１】先ず、時点ｔ0 〜ｔ1 で、基準ブロックＲ
Ｂ０が２５６クロックかかって入力されると共に、検索
データＳ０が入力される。基準ブロックＲＢ０に対する
検索データＳ０の整数画素精度の残差ＲＢ０（ｉｎｔ）
は、図４Ｃに示すように、時点ｔ1 から、１クロック毎
に出力される。
Ｂ０が２５６クロックかかって入力されると共に、検索
データＳ０が入力される。基準ブロックＲＢ０に対する
検索データＳ０の整数画素精度の残差ＲＢ０（ｉｎｔ）
は、図４Ｃに示すように、時点ｔ1 から、１クロック毎
に出力される。
【００３２】時点ｔ1 で、基準ブロックＲＢ０に対する
整数画素精度のマッチング誤差の出力が開始されると同
時に、ＦＩＦＯ１６からデータが読み出され、補間が行
われ、図４Ｄに示すように、１／２画素精度マッチング
演算回路１４で、１／２画素精度のマッチング演算が行
われる。この１／２画素精度のマッチング演算が行われ
る期間は、最大、整数精度の基準ブロックＲＢ０のマッ
チング演算が終了後、２５６クロック後である。
整数画素精度のマッチング誤差の出力が開始されると同
時に、ＦＩＦＯ１６からデータが読み出され、補間が行
われ、図４Ｄに示すように、１／２画素精度マッチング
演算回路１４で、１／２画素精度のマッチング演算が行
われる。この１／２画素精度のマッチング演算が行われ
る期間は、最大、整数精度の基準ブロックＲＢ０のマッ
チング演算が終了後、２５６クロック後である。
【００３３】次に、時点ｔ2 で、基準ブロックＲＢ１に
対するマッチング誤差の出力が開始されると同時に、Ｆ
ＩＦＯ１６からデータが読み出され、補間が行われ、図
４Ｅに示すように、１／２画素精度マッチング演算回路
１４で、１／２画素精度のマッチング演算が行われる。
なお、１／２画素精度マッチング演算は、同時にマッチ
ング演算を行なえる構成とされている。この１／２画素
精度のマッチング演算が行われる期間は、最大、整数精
度の基準ブロックＲＢ０のマッチング演算が終了後、２
５６クロック後である。
対するマッチング誤差の出力が開始されると同時に、Ｆ
ＩＦＯ１６からデータが読み出され、補間が行われ、図
４Ｅに示すように、１／２画素精度マッチング演算回路
１４で、１／２画素精度のマッチング演算が行われる。
なお、１／２画素精度マッチング演算は、同時にマッチ
ング演算を行なえる構成とされている。この１／２画素
精度のマッチング演算が行われる期間は、最大、整数精
度の基準ブロックＲＢ０のマッチング演算が終了後、２
５６クロック後である。
【００３４】以下、同様の動作が繰り返される。このよ
うにして求められた整数画素精度の動きベクトルと１／
２画素精度の動きベクトルは、統合回路２０で統合され
て、出力される。
うにして求められた整数画素精度の動きベクトルと１／
２画素精度の動きベクトルは、統合回路２０で統合され
て、出力される。
【００３５】なお、この発明は、１／２画素精度の動き
ベクトルを検出する場合に限らず、１／４画素精度の動
きベクトルを求める場合にも同様に適応できる。
ベクトルを検出する場合に限らず、１／４画素精度の動
きベクトルを求める場合にも同様に適応できる。
【００３６】
【発明の効果】この発明では、整数画素精度の動きベク
トル検出と１／２画素精度の動きベクトルの検出とを並
行して行っており、常に１／２画素精度の動きベクトル
が求められている。このため、データの読み出しに無関
係なクロックが不要となり、回路構成が簡単化できる。
トル検出と１／２画素精度の動きベクトルの検出とを並
行して行っており、常に１／２画素精度の動きベクトル
が求められている。このため、データの読み出しに無関
係なクロックが不要となり、回路構成が簡単化できる。
【図１】この発明の基本構成を示すブロック図である。
【図２】この発明の一実施例のブロック図である。
【図３】この発明の一実施例の説明に用いる略線図であ
る。
る。
【図４】この発明の一実施例の説明に用いるタイミング
図である。
図である。
【図５】予測符号化装置の説明に用いるブロック図であ
る。
る。
【図６】動きベクトルの検出の説明に用いる略線図であ
る。
る。
【図７】従来の動きベクトル検出回路の一例のブロック
図てある。
図てある。
【図８】従来の動きベクトル検出回路の説明に用いる略
線図である。
線図である。
【図９】従来の動きベクトル検出回路の説明に用いる略
線図である。
線図である。
【図１０】従来の動きベクトル検出回路の説明に用いる
略線図である。
略線図である。
【図１１】従来の動きベクトル検出回路の説明に用いる
略線図である。
略線図である。
１ 基準フレームメモリ ２ 検索フレームメモリ ３ 整数画素精度マッチング演算回路 ４ １／２画素精度マッチング演算回路 ５ バッファメモリ ６ ＦＩＦＯ
Claims (2)
- 【請求項１】 整数画素精度のマッチング演算回路と、 １／２画素精度以下のマッチング演算回路とを有し、 上記整数画素精度マッチング演算回路と、上記１／２画
素精度マッチング演算回路とを並列的に動作させるよう
にした動きベクトル検出装置。 - 【請求項２】 整数精度のマッチング演算回路と、 １／２精度以下のマッチング演算回路と、 基準ブロックのデータを蓄えるバッファメモリと、 サーチエリアのデータを蓄えるＦＩＦＯとを有し、 上記バッファメモリの出力と上記ＦＩＦＯの出力を上記
１／２画素精度以下のマッチング演算回路に供給し、上
記整数画素精度マッチング演算回路と、上記１／２画素
精度マッチング演算回路とを並列的に動作させるように
したことを特徴とする動きベクトル検出装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10470794A JPH07288819A (ja) | 1994-04-19 | 1994-04-19 | 動きベクトル検出装置 |
| CA 2147219 CA2147219A1 (en) | 1994-04-19 | 1995-04-18 | Motion vector detecting device |
| US08/423,953 US6061397A (en) | 1994-04-19 | 1995-04-18 | Motion vector detecting device |
| DE69517625T DE69517625T2 (de) | 1994-04-19 | 1995-04-18 | Vorrichtung und Verfahren zur Detektion von Bewegungsvektoren |
| KR1019950009026A KR950035436A (ko) | 1994-04-19 | 1995-04-18 | 모션 벡터 검출 장치 및 방법 |
| EP19950302546 EP0679034B1 (en) | 1994-04-19 | 1995-04-18 | Apparatus and method for detecting motion vectors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10470794A JPH07288819A (ja) | 1994-04-19 | 1994-04-19 | 動きベクトル検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07288819A true JPH07288819A (ja) | 1995-10-31 |
Family
ID=14387962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10470794A Pending JPH07288819A (ja) | 1994-04-19 | 1994-04-19 | 動きベクトル検出装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6061397A (ja) |
| EP (1) | EP0679034B1 (ja) |
| JP (1) | JPH07288819A (ja) |
| KR (1) | KR950035436A (ja) |
| CA (1) | CA2147219A1 (ja) |
| DE (1) | DE69517625T2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0178746B1 (ko) * | 1995-12-13 | 1999-05-01 | 김광호 | 매크로블럭의 반픽셀처리장치 |
| JP3540142B2 (ja) * | 1998-01-30 | 2004-07-07 | 株式会社東芝 | 動きベクトル検出回路および動きベクトル検出方法 |
| US20070070059A1 (en) * | 2001-08-10 | 2007-03-29 | Alan Rojer | Refinement of block motion estimate using texture mapping |
| US7408988B2 (en) * | 2002-12-20 | 2008-08-05 | Lsi Corporation | Motion estimation engine with parallel interpolation and search hardware |
| US7324596B2 (en) * | 2003-07-15 | 2008-01-29 | Lsi Logic Corporation | Low complexity block size decision for variable block size motion estimation |
| KR100621137B1 (ko) * | 2004-02-27 | 2006-09-13 | 세이코 엡슨 가부시키가이샤 | 동화상 부호화 장치 및 동화상 처리장치 |
| US9307122B2 (en) * | 2006-09-27 | 2016-04-05 | Core Wireless Licensing S.A.R.L. | Method, apparatus, and computer program product for providing motion estimation for video encoding |
| US8311111B2 (en) * | 2008-09-11 | 2012-11-13 | Google Inc. | System and method for decoding using parallel processing |
| US8326075B2 (en) | 2008-09-11 | 2012-12-04 | Google Inc. | System and method for video encoding using adaptive loop filter |
| US8325796B2 (en) | 2008-09-11 | 2012-12-04 | Google Inc. | System and method for video coding using adaptive segmentation |
| US8781004B1 (en) | 2011-04-07 | 2014-07-15 | Google Inc. | System and method for encoding video using variable loop filter |
| US8780996B2 (en) | 2011-04-07 | 2014-07-15 | Google, Inc. | System and method for encoding and decoding video data |
| US9154799B2 (en) | 2011-04-07 | 2015-10-06 | Google Inc. | Encoding and decoding motion via image segmentation |
| US8780971B1 (en) | 2011-04-07 | 2014-07-15 | Google, Inc. | System and method of encoding using selectable loop filters |
| US8885706B2 (en) | 2011-09-16 | 2014-11-11 | Google Inc. | Apparatus and methodology for a video codec system with noise reduction capability |
| US9100657B1 (en) | 2011-12-07 | 2015-08-04 | Google Inc. | Encoding time management in parallel real-time video encoding |
| US9262670B2 (en) | 2012-02-10 | 2016-02-16 | Google Inc. | Adaptive region of interest |
| US9131073B1 (en) | 2012-03-02 | 2015-09-08 | Google Inc. | Motion estimation aided noise reduction |
| US9344729B1 (en) | 2012-07-11 | 2016-05-17 | Google Inc. | Selective prediction signal filtering |
| US11425395B2 (en) | 2013-08-20 | 2022-08-23 | Google Llc | Encoding and decoding using tiling |
| US9392272B1 (en) | 2014-06-02 | 2016-07-12 | Google Inc. | Video coding using adaptive source variance based partitioning |
| US9578324B1 (en) | 2014-06-27 | 2017-02-21 | Google Inc. | Video coding using statistical-based spatially differentiated partitioning |
| US10102613B2 (en) | 2014-09-25 | 2018-10-16 | Google Llc | Frequency-domain denoising |
| US9794574B2 (en) | 2016-01-11 | 2017-10-17 | Google Inc. | Adaptive tile data size coding for video and image compression |
| US10542258B2 (en) | 2016-01-25 | 2020-01-21 | Google Llc | Tile copying for video compression |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4937666A (en) * | 1989-12-04 | 1990-06-26 | Bell Communications Research, Inc. | Circuit implementation of block matching algorithm with fractional precision |
| DE4023449C1 (ja) * | 1990-07-24 | 1992-01-23 | Ant Nachrichtentechnik Gmbh, 7150 Backnang, De | |
| JP2636622B2 (ja) * | 1992-03-13 | 1997-07-30 | 松下電器産業株式会社 | ビデオ信号の符号化方法及び復号化方法ならびにビデオ信号の符号化装置及び復号化装置 |
| JPH05336514A (ja) * | 1992-05-29 | 1993-12-17 | Sony Corp | 画像符号化装置 |
| KR960010198B1 (ko) * | 1993-07-21 | 1996-07-26 | 배순훈 | 동영상 부호화기의 움직임 추정방법 및 장치 |
-
1994
- 1994-04-19 JP JP10470794A patent/JPH07288819A/ja active Pending
-
1995
- 1995-04-18 EP EP19950302546 patent/EP0679034B1/en not_active Expired - Lifetime
- 1995-04-18 DE DE69517625T patent/DE69517625T2/de not_active Expired - Fee Related
- 1995-04-18 CA CA 2147219 patent/CA2147219A1/en not_active Abandoned
- 1995-04-18 US US08/423,953 patent/US6061397A/en not_active Expired - Fee Related
- 1995-04-18 KR KR1019950009026A patent/KR950035436A/ko not_active Withdrawn
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| Publication number | Publication date |
|---|---|
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| KR950035436A (ko) | 1995-12-30 |
| US6061397A (en) | 2000-05-09 |
| EP0679034B1 (en) | 2000-06-28 |
| CA2147219A1 (en) | 1995-10-20 |
| EP0679034A2 (en) | 1995-10-25 |
| DE69517625D1 (de) | 2000-08-03 |
| EP0679034A3 (en) | 1996-12-27 |
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