JPH0729368A

JPH0729368A - 半導体記憶装置

Info

Publication number: JPH0729368A
Application number: JP5168927A
Authority: JP
Inventors: Mikio Sakurai; 幹夫桜井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-07-08
Filing date: 1993-07-08
Publication date: 1995-01-31

Abstract

(57)【要約】【目的】メモリセルの書き込み及び読み出し情報を、
ビット線と副入出力線及び主入出力線を介して外部入出
力する半導体記憶装置において、ビット線及び副入出力
線間、副入出力線及び主入出力線間の接続制御トランジ
スタのしきい値によるＨレベル情報のレベル低下をなく
して、書き込み及び読み出しを高速化する。【構成】ビット線２及び副入出力線４間の接続制御ト
ランジスタ３のゲートと、副入出力線４及び主入出力線
８間の接続制御トランジスタ７のゲートに、それぞれブ
ースト電圧供給回路１７を接続して、読み出し及び書き
込み時に接続制御トランジスタ３及び７をブーストレベ
ルでオンする。ブースト電圧発生回路１７の電源とし
て、Ｖ_CCよりも高いＶ_PP電圧を発生するＶ_PP電圧発生回
路１６を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、メモリセルの書き込
み及び読み出し情報を、ビット線と副入出力線及び主入
出力線を介して外部入出力する半導体記憶装置に関す
る。

【０００２】

【従来の技術】図８は、従来の半導体記憶装置の回路図
である。同図において、メモリセル１の記憶情報を伝達
するビット線２の端部に、接続制御トランジスタ接続制
御トランジスタ３（Ｎチャンネルトランジスタ）を介し
ビット線２に交差して副入出力線４を接続すると共に、
接続制御トランジスタ３のゲートにコラム選択線５を介
してコラムデコーダ６を接続して、コラムデコーダ６か
らコラム選択線５を介して接続制御トランジスタ３に供
給される制御信号に応じて接続制御トランジスタ３をオ
ン、オフすることにより、ビット線２と副入出力線４と
の接続、切り離しを行う。

【０００３】また、副入出力線４の端部に、接続制御ト
ランジスタ７（Ｎチャンネルトランジスタ）を介し副入
出力線４に交差して主入出力線８を接続すると共に、接
続制御トランジスタ７のゲートにＩＯＳＷ信号線９を介
して周辺回路１０を接続して、周辺回路１０からＩＯＳ
Ｗ信号線９を介して接続制御トランジスタ７に供給され
る制御信号に応じて接続制御トランジスタ７をオン、オ
フすることにより、副入出力線４と主入出力線８との接
続、切り離しを行う。

【０００４】また、主入出力線８の端部にプリアンプ１
１を接続して、メモリセル１からビット線２と副入出力
線４及び主入出力線８を介して伝達された記憶情報をプ
リアンプ１１から図示しないメインアンプを介して外部
に出力する。

【０００５】また、主入出力線８の他端に書き込みアン
プ１２を接続して、外部から書き込みアンプ１２に入力
された書き込み情報を、主入出力線８と副入出力線４及
びビット線２を介してメモリセル１に記憶する。

【０００６】また、ロウデコーダ１３からワード線１４
への信号と、接続制御トランジスタ３のオン、オフ状態
とに応じて、書き込み及び読み出しの対象となるるメモ
リセル１が選択される。また、ビット線２に接続したセ
ンスアンプ１５により、ビット線２から副入出力線４に
出力されるメモリセル１からの記憶情報をセンスする。

【０００７】ここで、実装のレイアウトではビット線２
と主入出力線８とが平行であり、メモリセル１の記憶情
報をビット線２及び主入出力線８間で直接伝達できない
ので、ビット線２と主入出力線８とに交差して副入出力
線４を設けて、副入出力線４を介してビット線２及び主
入出力線８間の伝達を行う。

【０００８】次に、上述した構成の動作を説明する。ま
ず、読み出し動作を図９のタイムチャートに基づいて説
明する。図９（ａ）に示すように、時刻Ｔ_１で、読み出
しの対象となるメモリセル１に接続されたワード線１４
がローレベル（以下、Ｌという）からハイレベル（以
下、Ｈという）に変化すると、図９（ｂ）に示すよう
に、上記メモリセル１の記憶情報がビット線２に伝達さ
れてビット線２が僅かに開く。

【０００９】時刻Ｔ_２で、センスアンプ１５により、開
いたビット線２のセンスが開始されて、図９（ｂ）に示
すように、そのビット線２がＶ_CC（Ｈ）とＶ_SS（Ｌ）に
センスされる。

【００１０】時刻Ｔ_３で、図９（ｃ）に示すように、セ
ンスされたビット線２のうち、上記メモりセル１に接続
されたビット線２上の接続制御トランジスタ３に通じる
コラム選択線５がＨになることで、その接続制御トラン
ジスタ３がオンして、上記メモりセル１に接続されたビ
ット線２が副入出力線４に接続される。これにより、ビ
ット線２に伝達された上記メモリセル１の記憶情報が副
入出力線４に伝達されて、図９（ｄ）に示すように、副
入出力線４が開き始める。

【００１１】このとき、図９（ｆ）に示すように、接続
制御トランジスタ７の制御信号としてのＩＯＳＷ信号線
９が既にＨになっていて接続制御トランジスタ７がオン
しているので、図９（ｅ）に示すように、主入出力線８
も副入出力線４とほぼ同時に開き始める。

【００１２】そして、主入出力線８に読み出された記憶
情報は、プリアンプ１１及びメインアンプを通して外部
に出力される。

【００１３】次に、書き込みの場合には、外部から書き
込みアンプ１２に情報が入力され、上述した読み出しの
場合と同様にワード線１４とコラム選択線５の信号によ
って所望のメモリセル１が選択されて、そのメモリセル
１に情報が記憶される。

【００１４】なお、接続制御トランジスタ３及び７をオ
ンするためのコラム選択線５及びＩＯＳＷ信号線９のＨ
はＶ_CCレベルである。

【００１５】

【発明が解決しようとする課題】従来の半導体記憶装置
では、上述したように、接続制御トランジスタ３及び７
をＶ_CCレベルでオンするので、読み出しの場合、メモリ
セル１のＨの記憶情報をビット線２上でＶ_CCとＶ_SSにセ
ンスしても、接続制御トランジスタ３及び７のしきい値
Ｖ_th分低下して、副入出力線４及び主入出力線８にはＶ
_CC−Ｖ_thのレベルしか伝達されない。そのため、伝達に
時間がかかるのと共に、プリアンプ１１での動作に時間
がかかるので、充分なレベルが伝達された場合に比較し
て、読み出し時間が長くなるという問題点があった。

【００１６】また、書き込みの場合には、副入出力線４
に伝達されたＨデータがＶ_CC−Ｖ_thレベルでは、センス
アンプ１５の状態がＬデータであるときに、書き込みア
ンプ１１によりビット線２をＶ_CCとＶ_SSにドライブする
のに時間がかかるので、書き込み時間が長くなるという
問題点があった。このことは、特に低電圧化が進んで、
電源電圧Ｖ_CCの低い小容量電源が使用される場合に、顕
著になる。

【００１７】これは、しきい値Ｖ_thの電源電圧Ｖ_CCに占
める割合を考えると、例えば、５Ｖ電源の場合には、Ｖ
_th＝０．８Ｖとして、Ｖ_th／Ｖ_CC≒０．８Ｖ／５Ｖ≒１
６％であるのに対して、３Ｖ電源の場合には、Ｖ_th＝
０．７Ｖとして、Ｖ_th／Ｖ_CC≒０．７Ｖ／３Ｖ≒２３％
であり、電源電圧Ｖ_CCが低いほど、しきい値Ｖ_thの電源
電圧Ｖ_CCに占める割合が大きくなるために、センスアン
プ１５での動作時間が長くなるためである。

【００１８】この発明は、このような問題点を解決する
ためになされたもので、トランジスタのしきい値による
Ｈレベルの記憶情報のレベル低下をなくして、書き込み
及び読み出し動作を高速化することができる半導体記憶
装置を得ることを目的とする。

【００１９】また、簡単な回路で、トランジスタによる
Ｈレベルの記憶情報のレベル低下をなくして、書き込み
及び読み出しを高速化することができる半導体記憶装置
を得ることを目的とする。

【００２０】

【課題を解決するための手段】この発明の請求項１に係
る半導体記憶装置は、メモリセルの情報を外部入出力す
るための主入出力線と、メモリセルの情報をメモリセル
に入出力するためのビット線と、第１接続制御トランジ
スタを介して上記ビット線に接続されると共に、第２接
続制御トランジスタを介して上記主入出力線に接続され
て上記ビット線及び上記出力入出力線にメモリセルの情
報を入出力するための副入出力線とを備えた半導体記憶
装置において、メモリセルの情報の書き込み及び読み出
し時に、上記第１及び第２接続制御トランジスタのゲー
トに、電源電圧よりも高い昇圧電圧を供給する昇圧回路
を備えたものである。

【００２１】また、この発明の請求項２に係る半導体記
憶装置は、メモリセルの情報を外部入出力するための主
入出力線と、メモリセルの情報をメモリセルに入出力す
るためのビット線と、第１接続制御トランジスタを介し
て上記ビット線に接続されると共に、第２接続制御トラ
ンジスタを介して上記主入出力線に接続されて上記ビッ
ト線及び上記出力入出力線にメモリセルの情報を入出力
するための副入出力線とを備えた半導体記憶装置におい
て、上記第１及び第２接続制御トランジスタを、それぞ
れＰ型トランジスタとＮ型トランジスタとの並列接続体
で成るトランスミッション型トランジスタで構成したも
のである。

【００２２】

【作用】この発明の請求項１に係る半導体記憶装置にお
いては、メモリセルの情報の書き込み及び読み出し時
に、ビット線と副入出力線とを接続する第１接続制御ト
ランジスタ、及び副入出力線と主入出力線とを接続する
第２接続制御トランジスタに、昇圧回路により電源電圧
よりも高い昇圧電圧を供給してオンすることにより、上
記第１及び第２接続制御トランジスタのしきい値による
Ｈレベルの情報のレベル低下がない。

【００２３】また、この発明の請求項２に係る半導体記
憶装置においては、ビット線と副入出力線とを接続する
第１接続制御トランジスタ、及び副入出力線と主入出力
線とを接続する第２接続制御トランジスタを、それぞれ
Ｐ型トランジスタとＮ型トランジスタとの並列接続体で
成るトランスミッション型トランジスタで構成したこと
により、メモリセルの情報の書き込み及び読み出し時
に、上記第１接続制御トランジスタ及び上記第２接続制
御トランジスタをオンしてもＨレベルの情報のレベル低
下がない。

【００２４】

【実施例】以下、この発明の諸実施例を説明する。実施例１．図１は、この発明の実施例１を示す構成図で
ある。同図において、図８と同一符号は、同一または相
当するものを示しているので、ここではその説明を省略
する。図８と異なる点は、Ｖ_CCレベルよりも高いＶ_PP電
圧を発生するＶ_PP電圧発生回路１６を設けると共に、コ
ラム選択線５上と、ＩＯＳＷ信号線９上とに、それぞれ
Ｖ_PP電圧発生回路１６からのＶ_PP電圧に基づいてブース
ト電圧を発生するブースト電圧供給回路１７を設けて、
読み出し及び書き込み時にブースト電圧で接続制御トラ
ンジスタ３及び接続制御トランジスタ７をオンする構成
にしたことである。

【００２５】図２に、Ｖ_PP電圧発生回路１６の回路図を
示す。同図では、Ｖ_CC電源に、トランジスタ２１及び２
２とコンデンサ２３とを直列に接続して、トランジスタ
２１及び２２のオンオフ駆動によりコンデンサ２３を充
電して、その充電電圧に基づいてＶ_PP電圧を出力する。

【００２６】トランジスタ２１のオンオフ駆動は、トラ
ンジスタ２１のゲートと、Ｖ_CC電源に接続されたトラン
ジスタ２４及び２５の並列接続体の他端と、オシレータ
２６につながるコンデンサ２７の他端とのノードｃの電
圧に応じて制御される。

【００２７】また、トランジスタ２２のオンオフ駆動
は、インバータ２８を介してオシレータ２６につながる
コンデンサ２９の他端と、トランジスタ２１及び２２の
ノードとのノードｄの電圧に応じて制御される。なお、
トランジスタ２１及び２２と２４及び２５はＮチャンネ
ルトランジスタである。

【００２８】図４に、ブ−スト電圧供給回路１７の回路
図を示す。同図では、Ｖ_PP電源となるＶ_PP電圧発生回路
１６の出力端子に、Ｐチャンネルトランジスタ３１とＮ
チャンネルトランジスタ３２とを直列に接続し、かつＰ
チャンネルトランジスタ３３とＮチャンネルトランジス
タ３４とを直列に接続すると共に、トランジスタ３１及
び３２のノードｅにトランジスタ３３のゲートを接続
し、かつトランジスタ３３及び３４のノードｆにトラン
ジスタ３１のゲートを接続して、トランジスタ３２及び
３４のオンオフ駆動に応じてトランジスタ３１及び３３
をオンオフ駆動することによりトランジスタ３３及び３
４のノードｆに発生する電圧を接続制御トランジスタ３
または７に出力する。

【００２９】トランジスタ３２のオンオフ駆動は、コラ
ムデコーダ６または周辺回路１０からそれぞれコラム選
択線５またはＩＯＳＷ信号線９を介してトランジスタ３
２のゲートに供給される制御信号により制御され、トラ
ンジスタ３４のオンオフ駆動は、その制御信号をインバ
ータ３５により反転してトランジスタ３４のゲートに供
給される制御信号により制御される。

【００３０】次に、上述した構成の動作を説明する。ま
ず、Ｖ_PP電圧発生回路１６の動作を図３のタイムチャー
トに基づいて説明する。時刻Ｔ_１以前でオシレータ２６
の出力によりノードａの電圧がローレベルのとき、ノー
ドｃはトランジスタ２４のオンによりＶ_CC−Ｖ_th（Ｖ_th
はトランジスタ２４のしきい値）に充電される。ノード
ｃの電圧Ｖ_CC−Ｖ_thによりトランジスタ２１がオンして
ノードｄを充電する。

【００３１】ノードｄの充電の後に、ノードｂがＶ_CCレ
ベルになり、このＶ_CCレベルにコンデンサ２９の充電電
圧α_１が加わってノードｄの電圧がＶ_CC＋α_１（〜２Ｖ
_CC−Ｖ_th程度）になる。この電圧Ｖ_CC＋α_１がトランジ
スタ２２のドレイン及びゲートに印加されることによ
り、トランジスタ２１がオフすると共に、トランジスタ
２２がオンしてコンデンサ２３が充電され、Ｖ_PPを出力
する。

【００３２】時刻Ｔ_１でノードａの電圧がＶ_CCレベルに
なったときに、このＶ_CCレベルにコンデンサ２７の充電
電圧α_２が加わってノードｃがＶ_CC＋α_２になる。これ
により、トランジスタ２１がオンして、ノードｄをＶ_CC
レベルに充電する。そして、コンデンサ２３がオンし
て、トランジスタ２２のドレイン側の電圧とコンデンサ
２３の充電電圧とに基づいてＶ_PPを出力する。

【００３３】このように、オシレータ２６の出力に応じ
て上述した動作を繰り返してＶ_PPレベルを出力する。

【００３４】ここで、トランジスタ２５はゲート長が長
く設定されていて、オシレータ２６の出力即ちノードａ
がＶ_CCレベルのときに、ノードｃのレベルをゆっくりと
クランプしてノードｃのレベルが高くなり過ぎるのを防
ぐ役割を果す。

【００３５】次に、Ｖ_PP電圧供給回路１７について説明
する。メモリセル１に対する書き込み及び読み出しを行
わない通常の状態では、コラムデコーダ６及び周辺回路
１０からの出力はローレベルであるので、Ｎチャンネル
トランジスタ３２はオフ状態であると共に、Ｎチャンネ
ルトランジスタ３４はオン状態である。

【００３６】Ｎチャンネルトランジスタ３４のオン状態
によりノードｆがローレベルで、このローレベルが接続
制御トランジスタ３及び７のゲートに供給されている。

【００３７】メモリセル１に対する書き込みまたは読み
出し時に、接続制御トランジスタ３及び７をオンするた
めにコラムデコーダ６及び周辺回路１０によりコラム選
択線５及びＩＯＳＷ信号線９がそれぞれＶ_CCレベルにさ
れたときには、Ｎチャンネルトランジスタ３２がオンす
ると共に、Ｎチャンネルトランジスタ３４がオフする。

【００３８】Ｎチャンネルトランジスタ３２のオンによ
りＰチャンネルトランジスタ３３のゲートにローレベル
が印加されてＰチャンネルトランジスタ３３がオンする
と共に、Ｎチャンネルトランジスタ３４がゲートにロー
レベルを印加されてオフであるので、ノードｆがハイレ
ベルになる。このハイレベルは、このブースト電圧供給
回路１７がＶ_PP電圧発生回路のＶ_PP出力を電源としてい
るために、Ｖ_CCレベルよりも高いのブーストレベルであ
る。このブーストレベルが接続制御トランジスタ３及び
７のゲートに供給される。

【００３９】次に、図１の回路の動作を図５のタイムチ
ャートに基づいて説明する。まず、読み出し動作につい
て説明する。読み出し時に、図５（ａ）に示すように、
時刻Ｔ_１で読み出しの対象とするメモリセル１を接続し
たワード線１４がローレベル（Ｌ）からハイレベル
（Ｈ）に変化すると、図５（ｂ）に示すように、上記メ
モリセル１に接続されたビット線２に上記メモリセル１
からの記憶情報が伝達されてビット線２が僅かに開く。

【００４０】時刻Ｔ_２で、僅かに開いたビット線２につ
ながるセンスアンプ１５によりそのビット線２のセンス
が開始されて、図５（ｂ）に示すように、ビット線２は
Ｖ_CC（Ｈ）とＶ_SS（Ｌ）にセンスされる。

【００４１】時刻Ｔ_３で、コラムデコーダ６からＨが、
該当するブースト電圧供給回路１７に供給されることに
より、図５（ｃ）に示すように、センスされたビット線
２上の接続制御トランジスタ３のゲートにつながるコラ
ム選択線５がブーストレベルのＨになることで、その接
続制御トランジスタ３がオンしてビット線２上の記憶情
報が副入出力線４に伝達され図５（ｄ）に示すように副
入出力線４が開き始める。

【００４２】このとき、図５（ｆ）に示すように、ＩＯ
ＳＷ信号線９が、周辺回路１０からのＨ出力によりブー
スト電圧供給回路１７によって既にブーストレベルのＨ
にされていて接続制御トランジスタ７がオンして副入出
力線４と主入出力線８とが接続されているので、主入出
力線８も副入出力線４とほぼ同時に開き始める。

【００４３】そして、主入出力線８に伝達された記憶情
報は、プリアンプ１１及びメインアンプを通して外部に
出力される。

【００４４】このように、接続制御トランジスタ３及び
７をブーストレベルでオンするため、メモリセル１から
ビット線２に伝達されたＶ_CCレベルのＨデータは、接続
制御トランジスタ３及び７のしきい値Ｖ_th分低下するこ
となくＶ_CCレベルのままであるので、メモリセル１から
のＨデータは高速で伝達される。

【００４５】また、Ｖ_CCとＶ_SSの大きな振幅でプリアン
プ１１に伝達されるため、プリアンプ１１での動作が高
速である。

【００４６】次に、書き込みの場合にも、接続制御トラ
ンジスタ３及び７はブースト電圧供給回路１７からのブ
ーストレベルでオンされるため、センスアンプ外部から
書き込みアンプ１２に入力されたＨデータを接続制御ト
ランジスタ３及び７のしきい値Ｖ_th分低下させずＶ_CCレ
ベルのままビット線２まで伝達することができる。

【００４７】よって、センスアンプ１５の状態がＬであ
るときに書き込みアンプ１２によりビット線２をＶ_CCと
Ｖ_SSにドライブするのに時間がかからないため、書き込
み完了までの時間が短くなる（書き込みマージンの向
上）。特に、接続制御トランジスタ３及び７のしきい値
Ｖ_thの占める割合が高い小容量電源の使用によりＶ_CCレ
ベルが低い場合に、書き込みマージンの向上が大きい。

【００４８】実施例２．図６は、この発明の実施例２を
示す構成図である。同，図において、図８と同一符号は
同一又は相当するものを示す。この実施例では、図８の
Ｎチャンネルの接続制御トランジスタ３及び７に替え
て、Ｐチャンネルトランジスタ４１とＮチャンネルトラ
ンジスタタ４２とを並列接続して構成したトランスミッ
ション型の接続制御トランジスタ３Ａ及び７Ａをそれぞ
れ設ける。

【００４９】接続制御トランジスタ３ＡのＮチャンネル
トランジスタ４２のゲートにコラム選択線５を接続し、
かつコラム選択線５をインバータ４３を介して接続制御
トランジスタ３ＡのＰチャンネルトランジスタ４１のゲ
ートに接続すると共に、接続制御トランジスタ７ＡのＮ
チャンネルトランジスタ４２のゲートにＩＯＳＷ信号線
９を接続し、かつＩＯＳＷ信号線９をインバータ４３を
介して接続制御トランジスタ７ＡのＮチャンネルトラン
ジスタ４１のゲートに接続して、コラム選択線５及びＩ
ＯＳＷ信号線９に応じてＰチャンネルトランジスタ４１
及びＮチャンネルトランジスタ４２を同時にオンオフ駆
動する。

【００５０】次に、上述した構成の動作を図７のタイム
チャートに基づいて説明する。図７は読み出しの場合を
示している。時刻Ｔ_１で読み出しの対象とするメモリセ
ル１に接続されたワード線１６がＨになった後、時刻Ｔ
_２でそのメモリセル１から該当するビット線２に記憶情
報が読み出されて、時刻Ｔ_３でコラムデコーダ６により
コラム選択線５がＨにされる。

【００５１】これにより、インバータ４３を介して接続
制御トランジスタ３ＡのＰチャンネルトランジスタ４１
のゲートにＬが供給されてそのＰチャンネルトランジス
タ４１がオンすると共に、接続制御トランジスタ３Ａの
Ｎチャンネルトランジスタ４２のゲートにＨが印加され
てそのＮチャンネルトランジスタ４２がオンする。この
とき、Ｐチャンネルトランジスタ４１を用いているの
で、ビット線２のＶ_CCレベルのＨデータはレベル落ちす
ることなく副入出力線４に伝達される。

【００５２】また、周辺回路１０によりＩＯＳＷ信号線
９が既にＨレベルにされていて接続制御トランジスタ７
ＡのＰチャンネルトランジスタ４１及びＮチャンネルト
ランジスタ４２がオンしているので、副入出力線４のデ
ータは主入出力線８に伝達される。このとき、Ｐチャン
ネルトランジスタ４１を用いているので、ビット線２の
Ｖ_CCレベルのＨデータはレベル落ちすることなく主入出
力線８に伝達される。

【００５３】このように、Ｈデータのレベル落ちがない
ので、高速に伝達されると共に、プリアンプ１１での動
作が高速になる。

【００５４】書き込みの場合も、接続制御トランジスタ
７Ａ及び接続制御トランジスタ３ＡにＰチャンネルトラ
ンジスタ４１を用いているために、Ｈデータがレベル低
下せずＶ_CCレベルのままでビット線２に伝達されるの
で、書き込みアンプ１２によるビット線２のドライブに
時間がかからない。

【００５５】

【発明の効果】以上のように、この発明の請求項１に係
る半導体記憶装置は、ビット線と副入出力線とを接続す
る第１接続制御トランジスタ、及び副入出力線と主入出
力線とを接続する第２接続制御トランジスタのゲート
に、メモリセルの情報の書き込み及び読み出し時に電源
電圧よりも高い昇圧電圧を供給する昇圧回路を備えたこ
とによって、ハイレベルの情報が第１接続制御トランジ
スタ及び第２接続制御トランジスタのしきい値分レベル
低下することなく大きな電位差で伝達されるため、読み
出し読み出し及び書き込み動作を高速化することができ
るという効果を奏する。

【００５６】また、この発明の請求項２に係る半導体記
憶装置は、ビット線と副入出力線とを接続する第１接続
制御トランジスタ、及び副入出力線と主入出力線とを接
続する第２接続制御トランジスタを、それぞれＰ型トラ
ンジスタとＮ型トランジスタとの並列接続体で成るトラ
ンスミッション型トランジスタで構成したことによっ
て、ハイレベルの情報をレベル低下をなくして読み出し
及び書き込み動作を高速化することを、簡単な構成で達
成することができるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施例１を示す構成図である。

【図２】この発明の実施例１のＶ_PP電圧発生回路を示す
回路図である。

【図３】この発明の実施例１のＶ_PP電圧発生回路の動作
を説明するためのタイムチャートである。

【図４】この発明の実施例１のブースト電圧供給回路を
示す回路図である。

【図５】この発明の実施例１の動作を説明するためのタ
イムチャートである。

【図６】この発明の実施例２を示す構成図である。

【図７】この発明の実施例２の動作を説明するためのタ
イムチャートである。

【図８】従来の半導体記憶装置を示す構成図である。

【図９】従来の半導体記憶装置の動作を説明するための
タイムチャートである。

【符号の説明】

１メモリセル２ビット線３接続制御トランジスタ３Ａトランスミッション型接続制御トランジスタ４副入出力線７接続制御トランジスタ７Ａトランスミッション型接続制御トランジスタ１６Ｖ_PP電圧発生回路１７ブースト電圧供給回路４１Ｐチャンネルトランジスタ４２Ｎチャンネルトランジスタ

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【手続補正書】

【提出日】平成５年９月１０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】

【課題を解決するための手段】この発明の請求項１に係
る半導体記憶装置は、メモリセルの情報を外部入出力す
るための主入出力線と、メモリセルの情報をメモリセル
に入出力するためのビット線と、第１接続制御トランジ
スタを介して上記ビット線に接続されると共に、第２接
続制御トランジスタを介して上記主入出力線に接続され
て上記ビット線及び上記出力入出力線にメモリセルの情
報を入出力するための副入出力線とを備えた半導体記憶
装置において、メモリセルの情報の書き込み及び読み出
し時に、上記第１及び第２接続制御トランジスタのゲー
トを、電源電圧よりも高い昇圧電圧を供給する昇圧回路
から供給される電位で制御するものである。

Claims

【特許請求の範囲】

【請求項１】メモリセルの情報を外部入出力するため
の主入出力線と、メモリセルの情報をメモリセルに入出
力するためのビット線と、第１接続制御トランジスタを
介して上記ビット線に接続されると共に、第２接続制御
トランジスタを介して上記主入出力線に接続されて上記
ビット線及び上記出力入出力線にメモリセルの情報を入
出力するための副入出力線とを備えた半導体記憶装置に
おいて、メモリセルの情報の書き込み及び読み出し時
に、上記第１及び第２接続制御トランジスタのゲート
に、電源電圧よりも高い昇圧電圧を供給する昇圧回路を
備えたことを特徴とする半導体記憶装置。
【請求項２】メモリセルの情報を外部入出力するため
の主入出力線と、メモリセルの情報をメモリセルに入出
力するためのビット線と、第１接続制御トランジスタを
介して上記ビット線に接続されると共に、第２接続制御
トランジスタを介して上記主入出力線に接続されて上記
ビット線及び上記出力入出力線にメモリセルの情報を入
出力するための副入出力線とを備えた半導体記憶装置に
おいて、上記第１及び第２接続制御トランジスタを、そ
れぞれＰ型トランジスタとＮ型トランジスタとの並列接
続体で成るトランスミッション型トランジスタで構成し
たことを特徴とする半導体記憶装置。