JPH0729393A - メモリデバイス及び欠陥メモリセル修復方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】利用可能な冗長メモリセルを一層効率的に使用
する半導体メモリデバイス用２段冗長デコーディング回
路を提供する。 【構成】冗長ローデコーダは欠陥ローのアドレスを保持
するようにプログラマブルで、且つローアドレスを受信
して冗長ローデコード信号及び冗長ローファクターイネ
ーブル信号を発生する第１の冗長デコーダを有する２段
デコーダである。第２の冗長デコーダは欠陥ローを含む
アレイの位置を保持するようにプログラマブルである。
それは冗長ローデコード信号を受信してアレイ選定信号
を発生する。メモリセルの冗長ローに接続され冗長ロー
ファクターイネーブル信号及びアレイ選定信号に応答す
る第３のイネーブラー段を付加してメモリセルの欠陥ロ
ーを含むメモリアレイのメモリセルの選定された冗長ロ
ーをイネーブルすることができる。冗長カラムデコーダ
は欠陥カラムのアドレスを保持するようにプログラムす
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路に関し、より詳
細には半導体基板内に形成された集積回路デバイス、例
えばダイナミックランダムアクセスメモリ等のメモリデ
バイスに関する。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）型の大規模集積回路（ＶＬＳＩ）半導体デ
バイスの発展は良く知られている。長年に亘って、（ラ
オの米国特許第４，０５５，４４４号に示されている）
１６Ｋ ＤＲＡＭから（マケルロイの米国特許第４，６
５８，３７７号に示されている）１ＭＢ型ＤＲＡＭへ、
さらに４ＭＢ型ＤＲＡＭへと産業は発展してきている。
１個のメモリチップ上に１６百万個以上のメモリセル及
び関連回路が集積されている１６ＭＢ ＤＲＡＭが製造
予定されている次世代ＤＲＡＭである。

【０００３】現在１６ＭＢ ＤＲＡＭ型のＶＬＳＩ半導
体メモリデバイスの設計において、設計者はさまざまな
問題に直面している。例えば一つの関心事は欠陥を無く
することである。クオの米国特許第４，２４０，０９２
号（プレーナコンデンサセル）及びバグリー等の米国特
許第４，７２１，９８７号（トレンチコンデンサセル）
に示されているように、大規模ＤＲＡＭの開発はメモリ
セルジオメトリーの低減により促進されてきた。１６Ｍ
Ｂ ＤＲＡＭの極端に小さなジオメトリーはサブミクロ
ン技術を使用して製造される。フィーチュアサイズの縮
小は従来製造工程において問題とならなかった粒子が回
路の欠陥や不良デバイスの原因となることを意味する。

【０００４】欠陥を改善するために、冗長回路が導入さ
れている。冗長回路はメモリアレイ内に配置されメモリ
セルの欠陥ロー及びカラムと置換されるメモリセルのい
くつかの余分なロー及びカラムからなっている。欠陥を
有効且つ効率的にリペアして１６ＭＢ ＤＲＡＭチップ
の歩留りを向上させるために、設計者は新しい改良され
た冗長回路を必要としている。

【０００５】本発明に従ってその一局面において、メモ
リデバイスは、行列配置されたメモリセルを有し且つ欠
陥ローと置換されるメモリセルの冗長ローを有する複数
のメモリアレイと、メモリセルから情報を読み取ってメ
モリセルへ情報を書き込むサポート回路を具備し、サポ
ート回路はメモリセルの欠陥ローのアドレスに応答して
メモリセルの欠陥ローを有するメモリアレイ内のみのメ
モリセルの冗長ローを選定するロー冗長回路を含んでい
る。

【０００６】好ましくは、ロー冗長回路は欠陥ローアド
レスを保持するようにプログラマブルで且つメモリセル
の欠陥ローを含むメモリアレイを識別する情報を保持す
るようにプログラマブルな２段プログラマブルロー冗長
デコーダを含んでいる。本発明に従ってそのもう一つの
局面において、１個の半導体基板上に集積されたメモリ
デバイスは行列配置されたメモリセル及び欠陥カラムと
置換されるメモリセルの冗長カラムを有する複数個のメ
モリアレイと、メモリセルの欠陥カラムのアドレスに応
答してメモリセルの欠陥カラムを有するメモリアレイ内
のみのメモリセルの冗長カラムを選定するカラム冗長回
路を具備している。

【０００７】好ましくは、カラム冗長回路は欠陥アドレ
スを保持するようにプログラマブルで且つメモリセルの
欠陥カラムを含むメモリアレイを識別する情報を保持す
るようにプログラマブルな２段プログラマブルカラム冗
長デコーダを含んでいる。メモリデバイスは、欠陥ロー
のアドレスを保持し、ローアドレスを受信して冗長ロー
デコード信号及び冗長ローファクター信号を発生するよ
うにプログラマブルな第１の冗長デコーダと、欠陥ロー
を含むアレイの位置を保持し、冗長ローデコード信号を
受信し且つアレイセレクト信号を発生するようにプログ
ラマブルな第２の冗長デコーダと、第２の冗長デコーダ
の冗長ローファクターイネーブル信号、第２の冗長デコ
ーダのアレイセレクト信号及びメモリセルの冗長ローに
接続されメモリセルの欠陥ローを有するメモリアレイ内
のメモリセルのセレクトされた冗長ローをイネーブルす
る冗長イネーブラー回路を含むことが有利である。

【０００８】本発明に従ったメモリデバイスはロー冗長
回路及びカラム冗長回路を含みいずれかの請求項に記載
されたメモリデバイスを含むことができる。メモリデバ
イスは例えばダイナミックランダムアクセスメモリとす
ることができる。

【０００９】本発明に従ってさらにもう一つの局面にお
いて、一つよりも多いメモリアレイを有する半導体メモ
リデバイス内の欠陥メモリセルをリペアする方法は、欠
陥メモリセルのアドレスにより第１の回路をプログラミ
ングし、欠陥メモリセルを有するメモリアレイの位置に
より第２の回路をプログラミングし、欠陥メモリセルの
アドレスを受信すると欠陥メモリセルを有するメモリア
レイ内の冗長メモリセルを選定する、ステップからなっ
ている。好ましくは、欠陥メモリセルは欠陥ローメモリ
セルであり冗長メモリセルは冗長ローメモリセルであ
る。あるいは、欠陥メモリセルは欠陥カラムセルであ
り、冗長メモリセルは冗長カラムメモリセルである。

【００１０】本出願の一部として、代表的な半導体メモ
リデバイス用２段冗長デコーディング回路を開示する。
冗長ローデコーダは欠陥ローのアドレスを保持するよう
にプログラマブルであって、ローアドレスを受信し、冗
長ローデコード信号及び冗長ローファクターイネーブル
信号を発生する第１の冗長デコーダを有する２段デコー
ダである。第２の冗長デコーダは欠陥ローを含むアレイ
の位置を保持するようにプログラマブルである。それは
冗長ローデコード信号を受信しアレイセレクト信号を出
力する。メモリセルの冗長ローに接続され冗長ローファ
クターイネーブル信号及びアレイセレクト信号に応答す
る第３のイネーブラー段を付加することによりメモリセ
ルの欠陥ローを含むメモリアレイのメモリセルの選定さ
れた冗長ローをイネーブルすることができる。冗長カラ
ムデコーダは欠陥カラムのアドレスを保持するようにプ
ログラムすることができる。それはカラムアドレスを受
信して冗長カラムデコード信号及び冗長カラムファクタ
ーイネーブル信号を発生する。第２の冗長デコーダは欠
陥カラムを含むアレイの位置を保持するようにプログラ
ムすることができる。それは冗長カラムデコード信号を
受信してアレイセレクト信号を発生する。メモリセルの
冗長カラムに接続され冗長カラムファクターイネーブル
信号及びアレイセレクト信号に応答する第３のイネーブ
ラー段を付加することによりメモリセルの欠陥カラムを
含むメモリアレイのメモリセルの選定された冗長カラム
をイネーブルすることができる。デコーディング回路は
リペアを必要とするメモリ部分をユニークに識別して、
利用可能な冗長メモリセルをより効率的に使用する。本
発明の他の目的、利点、特徴は、当業者にとって、例と
して取り上げた本発明の実施例についての、図面を参照
した以下の詳細な説明から明かとなるであろう。

【００１１】

【実施例】ここで、本発明の実施例の１例と本発明を含
むメモリチップについて説明する。

【００１２】図１は、１６ＭＢ ＤＲＡＭと呼ぶ１６メ
ガビットダイナミックランダムアクセスメモリチップを
示す。チップ寸法は約３２５×６６０ｍｍである。この
チップは４個のメモリアレイ四半分区分に分割されてい
る。各メモリアレイ四半分区分は４メガビットを含んで
いる。１個の４ＭＢメモリアレイ四半分区分は１６個の
メモリブロックを含む。各メモリブロックは２５６キロ
ビットを含む。コラムデコーダが、それらに対応するメ
モリアレイ四半分区分に隣接するチップの垂直軸に沿っ
て配置されている。ローデコーダが、それらに対応する
メモリアレイ四半分区分に隣接するチップの水平軸に沿
って配置されている。入出力バッファやタイミングおよ
び制御回路のような装置を含む周辺回路がチップの水平
軸および垂直軸の両方に沿って中央部に位置している。
ボンディングパッドがチップの水平軸に沿って中央部に
位置している。

【００１３】図２はこの装置の実装／ピン出力を示す平
面図である。チップは中央でボンディングされており、
薄い樹脂製で小さい外形のＪ字形のパッケージ中にカプ
セル封じされている。他の特徴の中でも、このＤＲＡＭ
はＸ１またはＸ４装置のいずれかにボンディングによっ
てプログラム可能であるという特徴を有する。Ｘ１およ
びＸ４の動作モードの両方に対してのピン構成を示して
いる。

【００１４】図３は、封止樹脂を透明なものとしてカプ
セル封じしたチップの三次元的外観を示す図である。図
示されたピン構成はＸ４オプションに対応するものであ
る。このＴＳＯＪパッケージは中央ボンディング（ＬＯ
ＣＣＢ）型のリードオーバチップ（ｌｅａｄ ｏｖｅｒ
ｔｉｐ）である。基本的に、チップはリードフィンガ
の下側に位置している。ポリイミドのテープがチップを
リードフィンガへつないでいる。金線がリードフィンガ
からチップの中央ボンディングパッドへワイヤボンディ
ングされている。

【００１５】図４はパッケージ方式の組み上げ外観図で
あり、図５は実装された装置の断面図である。図６はボ
ンディングパッドの名称とシーケンスを示す図である。
Ｘ１およびＸ４オプションに対する両方のシーケンスを
示している。ＥＸＴ ＢＬＲはインハウス（ｉｎ−ｈｏ
ｕｓｅ）だけのためのパッドである。ボンディングパッ
ド４および２５に対して示されたようなブラケットはこ
れがボンディングパッドオプションであることを示して
いる。

【００１６】図１の１６ＭＢ ＤＲＡＭの一般的特性は
次のようなことである。この装置は典型的には５ボルト
の外部ＶＤＤを受け取っている。同一チップ上の内部電
圧レギュレータが、電力消費とチャネルホットキャリア
効果を減らすために、メモリアレイ３．３ボルトで電力
を供給し、４．０ボルトで周辺回路へ電力を供給してい
る。基板は−２ボルトにバイアスされている。この構成
はボンディングによるプログラムが可能なＸ１／Ｘ４で
ある。Ｘ１またはＸ４のオプションは、製造段階でＸ１
装置に対してはボンディングパッド２５（図６）とＶＳ
Ｓとの間にボンディングワイヤを配置することによっ
て、またＸ４装置に対してはこのボンディングワイヤを
省略することによって、選ぶことができる。１０個のオ
プションに対する結果のピン出力が図２に示されてい
る。ボンディングワイヤをボンディングパッド２５とリ
ードフレームのＶＳＳバス３（図３）との間に設けるこ
とができる。

【００１７】エンハーンスト・ページ・モード（ｅｎｈ
ａｎｃｅｄ ｐａｇｅ ｍｏｄｅ）が、ビット毎書き込
み（データマスク）動作に対する金属マスクによるプロ
グラム可能なオプションと共に、好適なオプションであ
る。

【００１８】リフレッシュ方式に関する好適オプション
は６４ｍｓで４０９６サイクルである。しかし、このＤ
ＲＡＭは、ボンディングによって２０４８サイクルリフ
レッシュをプログラムすることが可能である。オプショ
ンの選択は、Ｘ１またはＸ４オプション選択に用いられ
たのと類似の方法で達成できる。関連するボンディング
パッドは４であり、２Ｋリフレッシュに対してＶＳＳへ
ボンディングされ、そうでなければ４Ｋリフレッシュオ
プションが実行される。

【００１９】ＤＲＡＭは数多くのテスト用設計の特徴を
有している。テストモードエントリー１は、モードデー
タ比較を備えた１６Ｘ内部並列テストのためのアドレス
キイなしのＷＣＢＲを通して行われる。テストモードエ
ントリー２は、その後にだけのアドレスキイと過電圧を
備えたＷＣＢＲである（Ａ１１に８ボルト）。テストモ
ードから抜け出すことは、任意のリフレッシュサイクル
（ＣＢＲまたはＲＡＳオンリー）によって発生する。テ
ストモードエントリー１は工業標準の１６Ｘ並列テスト
である。このテストは１ＭＢおよび４ＭＢのＤＲＡＭに
おいて用いられているのと類似のものであるが、８ビッ
トの代わりに１６ビットが同時比較される。有効なアド
レスキイはＡ０、Ａ１、Ａ２、Ａ６である。テストモー
ドエントリー２は数多くのテストを含んでいる。データ
比較を備えた３２Ｘ並列テストとデータ比較を備えた１
６Ｘ並列テストが含まれている。異なる並列テストに対
しては異なる１６進数アドレスがキイされる。ストレー
ジセルストレステストおよびＶＤＤマージンテストが、
Ｐチャネル装置を経て外部ＶＤＤから内部ＶＡＲＹおよ
びＶＰＥＲＩ装置電源ラインへの接続を許容する。その
他のテストとして、冗長サイン（ｓｉｇｎａｔｕｒｅ）
テスト、ロー冗長ロールコール（ｒｏｏｌｃａｌｌ）テ
スト、コラム冗長ロールコールテスト、ワードラインリ
ーク検出テスト、クリア同時発生テスト、ノーマルモー
ドへのリセットが含まれる。このＤＲＡＭはまた、それ
がテストモードに留まっているかどうかを示すテスト有
効確認法を含んでいる。

【００２０】分かりやすいようにするため図１には示さ
れていないが、ＤＲＡＭは欠陥消去のための冗長特徴を
備えている。それは２５６Ｋのメモリブロック当たりに
４個の冗長ローを有している。これら４個のローは同時
に使用されることができる。冗長ロー当たり３個のデコ
ーダがあり、冗長ローデコーダ当たり１１個のローアド
レスがある。ロー冗長のためにヒューズが使用されてお
り、平均して単一の修正（ｒｅｐａｉｒ）について１０
個のヒューズが溶断する。ロー冗長は、修正を効率よく
可能とするために２段階のプログラム可能な方式を使用
している。四半分区分当たり１２個の冗長コラムがあ
り、冗長コラム当たりに４個のデコーダがある。デコー
ダ当たりに８個のコラムアドレスと３個のローアドレス
がある。コラム修正に対する合計のヒューズ個数は、単
一の修正当たり平均約１０個のヒューズ溶断である。コ
ラム冗長もまたより効率的な修正を可能とするために、
２段階のプログラム可能な方式を採用している。

【００２１】図７はコンデンサセル配置の平面図であ
る。ビットラインはポリ３（ＴｉＳｉ２）ポリサイドで
ある。ビットライン基準は用いられていない。ビットラ
インは雑音抑制のために３本を捻り合わせてある。電源
ライン電圧は約３．３ボルトである。ワードラインは区
分化されたポリ２である。それらは６４ビット毎に金属
２によって縛られている。メモリセルは修正されたトレ
ンチコンデンサ型のもので、米国特許第５，０１７，５
０６号および欧州特許出願第０４１０２８８号に開示さ
れたようなプロセスを用いて形成できる。

【００２２】これとは別の好適なメモリセルは、米国特
許第４，９７８，６３４号に開示されたスタックトレン
チ（ｓｔａｃｋｅｄ ｔｒｅｎｃｈ）型のものである。

【００２３】図７において、各部の寸法は、ビットライ
ンピッチが１．６μｍで、ダブルワードラインピッチが
３．０μｍで、セル寸法は約４．８μｍであり、０．６
μｍ技術を用いて得られている。トレンチ開口部は約
１．１μｍであり、トレンチ深さは約６．０μｍであ
る。誘導体は約６５Åの厚さを持つ窒化物／酸化物であ
る。フィールドプレート分離が用いられている。トラン
ジスタは薄いゲートのものである。図８は修正されたト
レンチコンデンサセルの断面図であり、図９はトレンチ
コンデンサセルの側面図である。この実施例の動作の説
明を、次に詳細に行う。

【００２４】ＣＬ１−ＣＯＬＵＭＮ ＬＯＧＩＣ −回路図 図１０ これはＣＢＲ検出器であり、ＣＢＲ状態をチェックする
他に外部ＴＴＬ＿ＣＡＳ信号論理レベルをＣＭＯＳ論理
レベルへ変換して内部ＣＡＳクロックＣＬ１＿を発生す
る。

【００２５】回路の第１の部分はＴＴＬからＣＭＯＳへ
のコンバータ、ＸＴＴＬＣＬＫである。それは内部ＲＡ
Ｓクロック、ＲＬ１、により制御され信号変換はＲＬ１
＿がハイとされる場合のみ開始する。内部ＣＡＳクロッ
クＣＬ１＿のフィードバックによりＲＬ１がアクティブ
ハイからローへ状態変化する場合でもＸＴＴＬＣＬＫは
アクティブにとどまることができる。この構成によりデ
バイスは｀ＥＸＴＥＮＤＥＤ ＣＡＳ´モード、すなわ
ちＲＡＳ＿がハイとなった後ＣＡＳ＿がアクティブロー
のままである、で作動することができる。しかしなが
ら、ＣＬ１＿の帰還ループはコンバータへ入る前にパワ
ーアップ信号ＲＩＤによりゲートされる。これによりパ
ワーアップ中にコンバータの不要なスイッチングが回避
される。回路の第２の部分はＲＬ１がハイとなる時点で
ＣＡＳ＿信号のサンプリングを行う。この時ＣＡＳ＿が
ローである、すなわちＣＡＳ＿がＲＡＳ＿よりも前に降
下すれば、ＣＢＲ＿ＥＮ＿はアクティブローとなってＣ
ＢＲサイクルを示す。ＲＢＣ＿ＥＮはハイのままである
が、ＣＡＳ＿がハイであれば出力には逆論理レベルがあ
って正規ＲＢＣサイクルを示す。ここではラッチングは
行われずＲＬ１がハイとされている限りサンプリングが
継続する。このサイクル内でＣＡＳ＿信号が状態変化す
ると、出力ＣＢＲ＿ＥＮ＿及びＲＢＣ＿ＥＮ＿も一緒に
変化する。しかしながらこれらのその後の出力は｀ＤＯ
Ｎ’Ｔ ＣＡＲＥＳ´であり、初期出力のラッチがＲＢ
Ｃ回路内で行われこのサンプリングの開始を制御するの
にプログラマブル遅延が使用される。

【００２６】 ＲＢＣ −ＲＡＳ ＢＥＦＯＲＥ ＣＡＳ ＲＢＣ＿ＲＥＳＥＴ−ＲＡＳ ＢＥＦＯＲＥ ＣＡＳ
ＲＥＳＥＴ 回路図 図１１及び図１２ ＣＬ１回路で検討したように、ＣＢＲ＿ＥＮ＿及びＲＢ
Ｃ＿ＥＮ＿の初期出力だけがデバイスの動作サイクルの
タイプ、ＲＡＳ ＢＥＦＯＲＥ ＣＡＳもしくはＣＡＳ
ＢＥＦＯＲＥ ＲＡＳを反映する。従って、全動作サ
イクルにわたって初期出力をラッチする必要がある。こ
のラッチングはＲＢＣ回路内で行われる。ＲＢＣ＿ＲＥ
ＳＥＴ回路はサイクルの終りにラッチをリセットしてデ
バイスを次のサイクルに対して準備完了とする。ＣＢＲ
＿ＥＮ＿及びＲＢＣ＿ＥＮ＿をラッチする他に、ＲＢＣ
はローアドレスをゲートするためのＲＡＮ信号を発生す
る。

【００２７】ＲＢＣ＿ＥＮ＿及びＣＢＲ＿ＥＮ＿信号の
ラッチングは２個のインターロッキングラッチ、ＸＲＳ
１及びＸＲＳ＿３により行われる。プリチャージ状態中
に、２個のラッチの一方がＲＢＣ＿ＥＮ＿もしくはＣＢ
Ｒ＿ＥＮ＿からのアクティブロー信号により励起され
る。励起されたラッチは次に第２のラッチの励起をロッ
クする。ロックはローとなるＲＡＳ＿アクティブサイク
ルの終りに消勢され、ラッチをリセットしてロックする
ＲＢＣ＿ＲＥＳＥＴパルスが発生する（図１２）。ＲＬ
ＲＳＴ＿はある遅延後にＲＬ１＿の立上り縁で発生する
プリチャージ信号である。

【００２８】正規動作では、ＲＡＳ ＢＥＦＯＲＥ Ｃ
ＡＳサイクル用ＲＢＣもしくはＣＡＳ ＢＥＦＯＲＥ
ＲＡＳサイクル用ＣＢＲがハイとされる。ＣＢＲ＿ＤＦ
Ｔ信号はＣＢＲ論理に従うが、正規動作では使用されな
い。ＣＢＲから遅延した降下縁を有する同様な信号が発
生される。これはＣＢＲＤ信号であり、ＣＡＳ ＢＥＦ
ＯＲＥ ＲＡＳ内部カウンタ用増分クロック信号として
使用される。この信号の降下縁により増分が行われる。
従って、内部カウンタを遅延させることにより、デバイ
スには内部カウンタアドレスを変える前にそのＲＯＷ
ＡＤＤＲＥＳＳＢＵＦＦＥＲをオフとするのに充分な時
間が提供される。

【００２９】デバイスがＤＦＴ ＲＯＷ ＣＯＰＹモー
ドにあれば、ＸＲＳ＿３ラッチはノードＮ２のインバー
タとして作用してＣＢＲ＿を出力し、ＣＢＲはロー論理
レベルへディセーブルされる。これはノードＮ２及びＲ
ＢＣ＿ＲＥＳＥＴが共に同時に論理ハイではない限り正
しい。この状態はアクティビティシーケンスでは生じな
いことをお判り願いたい。この設定によりＲＢＣはまだ
ラッチされ且つＣＢＲ＿ＥＮ＿信号をロックオフしてい
るが、ＣＡＳ ＢＥＦＯＲＥ ＲＡＳ動作ではＣＢＲ＿
ＥＮ＿は全サイクル中アクティブとされて出力ＣＢＲ＿
ＤＦＴを有する必要がある。そのために、ＣＡＳ＿はＲ
ＡＳ＿がローである限りローとされる。ＣＢＲ及びＣＢ
ＲＤ共にこのテストモードではハイとなることをディセ
ーブルされる。このテストモードでＣＡＳ ＢＥＦＯＲ
Ｅ ＲＡＳサイクルが実施される場合、これらはディセ
ーブルされて内部ＣＢＲカウンタがローアドレスとして
使用されることを回避する。

【００３０】このテストモードにおけるリセットはアク
ティブサイクルの終りに正規ＲＡＳＢＥＦＯＲＥ ＣＡ
Ｓサイクル内でＲＢＣ＿ＲＥＳＥＴにより行われる。Ｃ
ＡＳ ＢＥＦＯＲＥ ＲＡＳサイクル中に、アクティブ
サイクルの終りにＣＢＲ＿ＥＮ＿の論理ハイがリセット
を行う。回路の他の部分はＲＯＷ ＡＤＤＲＥＳＳ Ｅ
ＮＡＢＬＥ信号、ＲＡＮ＆ＲＡＮを発生する。これらの
信号は任意のアクティブサイクル中に発生される。代表
的なＲＢＣ型サイクルに対して、これらの信号はできる
だけ早く発生する必要がある。そのために、ＲＢＣ＿Ｅ
Ｎの降下縁を使用してＲＡＮ信号の遷移がトリガーされ
る。ＲＡＮ信号をＲＡＳ＿プリチャージ期間中アクティ
ブに維持するために、ＲＢＣ＿信号を使用してＲＡＮ信
号をアクティブに保持する。ＣＡＳ−ＢＥＦＯＲＥ−Ｒ
ＡＳ動作に対しては、ＲＡＮ信号の実行を遅延させてア
ドレスバッファが適切に機能することを保証する必要が
ある。

【００３１】この２つの回路において、パワーアップ信
号ＲＩＤを使用してラッチの初期状態をプリセットす
る。遅延段、ＸＳＤＥＬ１、がＣＢＲ＿からのＲＡＮの
主張を遅延させＲＡＮによりバッファをイネーブルする
前にＣＢＲ内部アドレスがＲＯＷ ＡＤＤＲＥＳＳＢＵ
ＦＦＥＲに到達するのに充分な時間を与える。従って、
ＲＯＷ ＡＤＤＲＥＳＳＥＥ ＢＵＦＦＥＲから偽デー
タが引き出されることはない。ＲＡＮ＿はＲＢＣ＿ＲＥ
ＳＥＴをリセットするのにも使用される。

【００３２】ＰＡＤＡＢＵＦ−ＰＡＤ ＡＤＤＲＥＳＳ
ＢＵＦＦＥＲ −回路図 図１３ ＰＡＤＡＢＵＦはアドレスピンからのデータを多重化
し、ローアドレスＲＡＰ＿Ｘ及びカラムアドレスＣＡＰ
＿Ｘとしてラッチする。回路の第１段において、内部Ｒ
ＡＳ信号、ＲＬ１＿がローとなる時にアドレスのＴＴＬ
信号がＣＭＯＳレベルヘ変換される。遅延されたＲＡＳ
信号、ＲＬ２が次にローアドレスにラッチされる。ＲＬ
２によるアドレスのデラッチ遅延もある。これによりデ
バイスにはアドレスディセーブルの前にプリチャージを
ディセーブルする時間が与えられる。ディセーブルされ
る場合のアドレスＲＡＰ＿Ｘは常に｀１´でありＲＬ１
＿はイナクティブハイである。一方、ＣＬＮＡ＿はロー
とされてアドレスはＣＡＰ＿Ｘとして伝播され、ＣＬ１
＿がローとなる前でもカラムアドレスを利用することが
できる。これにより、デバイスは｀ＥＮＨＡＮＣＥ Ｐ
ＡＧＥ ＭＯＤＥ´で作動することができ、ＡＳ ＣＬ
１＿はローとなりカラムアドレスをＣＡＰ＿Ｘにラッチ
する。最後に、ＲＬ１＿がハイとなるプリチャージサイ
クル中に、ＸＴＴＬＡＤＤコンバータは抑止され外部変
化アドレスの影響を受けない。しかしながら、ＣＡＰ＿
Ｘは維持される。

【００３３】 ＲＡＤＲ−ＲＯＷ ＡＤＤＲＥＳＳ ＤＲＩＶＥＲ −回路図 図１４ これはローアドレス用ドライバである。コントロール信
号、ＲＡＮ、がアドレス信号の駆動を開始する。単にド
ライバであるだけでなく、ドライブを行う前に外部ラッ
チローアドレス及びＣＢＲ内部カウンタアドレスを多重
化する。

【００３４】ＢＩＴＣＯＵＮＴ−ＣＢＲ ＩＮＴＥＲＮ
ＡＬ，ＢＩＴＣＯＵＮＴ −回路図 図１５ １２組のこの回路がデバイス内で直列接続されている。
それはＣＢＲサイクル中に１２ビット内部アドレスとし
て作用する。回路はその入力信号の降下縁で励起される
フリップフロップである。最下位セットに対して、入力
はＣＲＢＤ信号であり出力はＣＢＲローアドレスのＬＳ
Ｂであり、次の組のＢＩＴＣＯＵＮＴ回路の入力でもあ
る。これは１２本のＣＢＲアドレス線を形成するまで直
列に継続する。このような回路はＣＢＲＤのパルスに基
いて増分２進カウントを行う。

【００３５】 ＲＦ＆ＲＦ ＣＯＤＥ−ＲＯＷ ＦＡＣＴＯＲ 回路図 図１６＆ＡＰＰＥＮＤＩＸ Ａ１＿ ローファクターはローアドレスを後のロー回路で利用さ
れる形式へコード化する。ＲＯＷアドレス２〜７及びそ
れらの補数は｀ＡＮＤ´演算によりコード化されて１２
のローファクターを発生する。

【００３６】 ＲＬＥＮ＿−ＲＯＷ ＬＯＧＩＣ ＥＮＡＢＬＥ −回路図 図１７ ＲＬＥＮ＿信号の目的はＲＬＸＨ、すなわちＭＡＳＴＥ
Ｒ ＷＯＲＤＬＩＮＥＤＲＩＶＥＲ，の立上り縁をロー
ファクターに対してタイミングをとることである。その
他に、ＲＬＥＮ回路はプリチャージを知らせるＲＬＲＳ
Ｔ＿信号及びＢＬからＢＬ＿への等化プロセスを知らせ
るＳＥＤＩＳを発生する。ＲＬＥＮはしばしばＲＯＷ
ＦＡＣＴＯＲ ＤＥＴＥＣＴＯＲと呼ばれる。それはロ
ーファクターＲＦ₄ 〜ＲＦ₇ を使用してローファクター
エンコーディングの完了を検出する。エンコーディング
完了を感知すると、｀ＮＡＮＤ´ゲートＮＤ１及びＮＤ
２をイネーブルしてアドレスＲＡ１１及びＲＡ．１１を
伝播させそれぞれＲＬＥＮ＿Ｒ及びＲＬＥＮ＿Ｌを発生
する。これらはＭＡＳＴＥＲ ＷＯＲＤＬＩＮＥ ＤＲ
ＩＶＥＲＳ，ＲＬＸＨ＿ＲもしくはＲＬＸＨ＿Ｌを励起
する信号である。正規動作中１象限において２個のドラ
イバの一方のみがアクティブである。しかしながら、ア
レイの８つの８分空間全部を同時にアクセスする必要が
あるＤＦＴモードでは、ＴＬ８ＢＳはアクティブハイで
ある。これによりＲＬＥＮ＿Ｒ及びＲＬＥＮ＿Ｌは共に
同時にアクティブとなる。従って、ＭＡＳＴＥＲ ＷＯ
ＲＤＬＩＮＥ ＤＲＩＶＥＲＳ，ＲＬＸＨ＿Ｒ及びＲＬ
ＸＨ＿Ｌは共にアクティブとなる。

【００３７】ローファクターエンコーディングが完了す
ると、ＲＬＲＳＴ＿状態は論理ローからハイへリセット
する。一方、アクティブサイクルの終りにＲＬ１＿の立
上り縁によりＲＬＲＳＴ＿ハイ論理はプログラマブル遅
延後にローとなる。こうしてもう一つのプリチャージサ
イクルの開始が知らされる。

【００３８】回路の最後の要素はＳＥＮＤＩＮＧ ＥＱ
ＵＡＬＩＺＡＴＩＯＮ ＤＩＳＡＢＬＥ，ＳＥＤＩＳで
ある。ＲＬＲＳＴ＿と同様に、それはＢＬからＢＬ＿へ
の等化プロセスの停止及び開始を知らせるのに使用され
る。しかしながら、ＢＬ及びＢＬ＿等化プロセスの停止
をトリガーするローファクターエンコーディングしか使
用されない。このプロセスはローファクターエンコーデ
ィング完了後４ｎＳ停止する。次に、ＲＬＲＳＴ＿がア
クティブローとなってプリチャージサイクルを開始する
と、ＳＥＤＩＳ信号は４ｎＳの遅延で論理｀０´へリセ
ットされる。こうして等化プロセスが開始される。

【００３９】デバイスがＲＯＷ ＣＯＰＹ ＤＦＴモー
ドにあれば、最初のサイクルにおいてＳＥＤＩＳは任意
の正規サイクルのように論理ローからハイへ状態変化す
る。しかしながら、アクティブサイクルが完了すると、
ＲＬＲＳＴ＿はローとなりイナクティブサイクル全体及
びそれに続くサイクル中ＳＥＩＤはハイとなるとなるこ
とを抑止され続ける。これはＲＬＲＳＴ＿からのリセッ
ト信号をディセーブルするアクティブＴＬＲＣＯＰＹに
よる。等化プロセスが無いと、ＢＬ及びＢＬ＿の電圧は
分割されたままであり、ＤＦＴローコピー動作中にＢＬ
もしくはＢＬ＿のデータをもう一つのローへダンプする
ことができる。

【００４０】ＲＬＸＨ−ＲＯＷ ＬＯＧＩＣ Ｘ（ｗｏ
ｒｄ）ＨＩＧＨ −回路図 図１８ 出力ＲＬＸＨはワード線及び冗長ワード線を駆動するロ
ー論理のブーストされた線である。ＲＬＸＨはＭＡＳＴ
ＥＲ ＷＯＲＤＬＩＮＥ ＤＲＩＶＥＲＳとも呼ばれ
る。回路は次のように形成される。 Ａ． ＡＴ ＰＲＥＣＨＡＲＧＥ −．ノードＮ４はＲＬ１＿及びＲＬＢのイナクティブロ
ジックにより（Ｖｐｅｒｉ−Ｖｔ）にアイドルされる。 −．ブースティングコンデンサＭＮ１１がＭＮ７及びＭ
Ｎ８を介して（Ｖｐｅｒｉ−Ｖｔ）へ充電する。 −．コンデンサＭＮ１３のノードＮ３が接地レベルとさ
れる。 −．トランジスタＭＮ５によりＲＬＥＮ＿０としてロー
とされたワード線ドライバＲＬＸＨが論理ハイとなる。 Ｂ． ＳＴＡＲＴ ＯＦ ＡＮ ＡＣＴＩＶＥ ＣＹＣ
ＬＥ，ＲＬ１＿はローとなる。 −．｀ＮＡＮＤ´ゲートＮＤ１はＲＬＢ，ＲＯＷ ＬＯ
ＧＩＣ ＢＯＯＴ信号に応答する回路を準備できる。 Ｃ． ＣＯＭＰＬＥＴＩＯＮ ＯＦ ＦＡＣＴＯＲＳ
ＥＮＣＯＤＩＮＧ，ＲＬＥＮ＿０はアクティブローとな
る。 −．ノードＮ１からＮ４までのＮチヤネルトランジスタ
ＭＮ４の高い浮遊容量によりノードＮ４は（Ｖｐｅｒｉ
＋Ｖｐｅｒｉ−Ｖｔ）へブーストアップされる。ＲＬＥ
Ｎ＿０がロー論理となるとＮ１は論理ローからハイとな
る。 −．Ｎ４がブーストアップされると、コンデンサＭＮ１
１のノードＮ５は全Ｖｐｅｒｉまで充電される。 −．コンデンサＭＮ１３のノードＮ３はＭＮ９を介して
Ｖｐｅｒｉへ充電される。 −．トランジスタＭＮ６及びＭＮ４がオンとされてワー
ド線ドライバはノードＮ１と同様にＶｐｅｒｉとなる。 Ｄ． ＳＴＡＲＴ ＯＦ ＤＲＩＶＥＲ ＢＯＯＴＩＮ
Ｇ，ＲＬＢはアクティブハイとなる。 −．トランジスタＭＮ４が遮断されてＲＬＸＨがノード
Ｎ１から絶縁され、ＲＬＸＨが完全にブーストされる時
ノードＮ１におけるＣＭＯＳデバイスを保護する。ノー
ドＮ３のブーストに対してＭＮ９も遮断される。 −．ＲＬＢがアクティブとなると、ノードＮ１２は論理
１となる。これによりノードＮ５は（Ｖｐｅｒｉ＋Ｖｐ
ｅｒｉ−Ｖｔ）へブートされる。ノードＮ３はノードＮ
２０が論理１となると同時にブートされている。 −．ブートされたノードＮ３によりコンデンサＭＮ１１
のブートされた電圧はワード線ドライバＲＬＸＨへ完全
に転送される。こうしてワード線ドライバがブートされ
アドレスされたローを駆動する。 Ｅ． ＥＮＤ ＡＣＴＩＶＥ ＣＹＣＬＥ，ＲＬ１＿及
びＲＬＥＮ＿はイナクティブ（論理ハイレベル）とな
る。 −．ブートされた信号はＭＮ１０及びＭＮ５を介して放
出される。 −．（Ａ．）点におけるように、ノードをプリチャージ
状態へ戻す。

【００４１】（Ａ．）〜（Ｅ．）点の正規動作の他に、
オシレータからのＰＢＯＳＣ信号がＬＯＮＧ ＲＡＳサ
イクル中に励起される。これはコンデンサＭＮ１６に常
時ＲＬＨＸをブートすることによりワード線におけるリ
ークを補償するものである。２ＤＦＴモードにおいて、
ＷＯＲＤＬＩＮＥ ＳＴＲＥＳＳ ａｎｄ ＷＯＲＤＬ
ＩＮＥ ＬＥＡＫＡＧＥ、ワード線ドライバのブーティ
ングは｀ＮＯＲ´ゲートＮＲ３及びＮＲ４によりディセ
ーブルされている。トランジスタＭＮ１９はＷＯＲＤＬ
ＩＮＥ ＳＴＲＥＳＳモードにおいてオンとされる。こ
うしてブーティングがディセーブルされると、ドライバ
に外部電圧を加えることができる。

【００４２】ＷＯＲＤＬＩＮＥ ＬＥＡＫＡＧＥモード
に関しては、ブーティングはディセーブルされ、リーケ
ージテストはブーティングコンデンサではなく単にワー
ド線リーケージのテストとされる。唯一の欠点はリーケ
ージの真のチェックではない、すなわちハイ電圧ワード
線がないことである。ワード線は（Ｖｐｅｒｉ−Ｖｔ）
レベルにある。これらの２ＤＦＴモードのいずれか一方
の期間中にＰＢＯＳＣからの発振信号も｀ＮＯＲ´ゲー
トＮＲ５を介してディセーブルされる。これによりもう
一つのソースを介したワード線のリチャージが回避され
る。

【００４３】 ＲＤＤＲ−ＲＯＷ ＤＥＣＯＲＤＥＲ ＤＲＩＶＥＲ −回路図 図１９ ＣＯＤＥ ＡＰＰＥＮＤＩＸ Ａ２ ＲＤＤＲはデバイスのロープリデコーダである。それは
イニシャルアドレスデコーディングに使用される。各プ
リデコーダはＲＬＸＨ信号をゲートし各象限において２
つの２５６Ｋアレイブロックに対する各４ローの１をセ
レクトする。プリデコーダ回路は５個の入力｀ＮＯＲ´
ゲートからなる。プリデコーディングに使用される入力
はＲＡ０、ＲＡ１、ＲＡ９及びＲＡ１０である。最後の
入力はＲＲＱＳＱであり、そのローがプログラムされた
冗長性である場合にプリデコーダをディセーブルするの
に使用される。プリチャージ時に、ＢＮＫＰＣ＿Ｑはノ
ードＮ３をチャージするのに使用される。インバータＩ
Ｖ１及びトランジスタＭＰ３は選定される時にノードＮ
３のハイレベルを維持するのに使用され、ＲＬＸＨをワ
ード線デコーダへ駆動させる。しかしながら、デバイス
がＤＦＴ ＷＯＲＤＬＩＮＥ ＳＴＲＥＳＳモードで作
動している場合には、アクティブローＴＬＷＬＳ＿信号
がＲＡ０に基いてアドレスデコーディングをディセーブ
ルする。こうすることにより、２つの隣接ローを選定で
きる。

【００４４】ＢＮＫＰＣ＿−ＢＡＮＫ ＳＥＬＥＣＴ
ＰＲＥＣＨＡＲＧＥ ＣＬＯＣＫ ＧＥＮＥＲＡＴＯＲ −回路図 図２０ ＢＮＫＰＣ＿はＢＡＮＫ ＳＥＬＥＣＴ ＰＲＥＣＨＡ
ＲＧＥ ＣＬＯＣＫＧＥＮＥＲＡＴＯＲ ＣＩＲＣＵＩ
Ｔである。それはリセットパルスＲＩＤ及びＲＬＴ２か
らクロックオフされる。その出力信号ＢＮＫＰＣ＿Ｑは
ローデコーダドライバＲＤＤＲ、バンクセレクト回路Ｂ
ＮＫＳＬ、左端バンクセレクト回路及び右端バンクセレ
クト回路のプリチャージデコーダを励起する、図３７及
び図３８。

【００４５】ＸＤＥＣＭ−ＲＯＷ ＤＥＣＯＤＥＲ −回路図 図２１ ローデコーディングの目的はアドレスの最終デコーディ
ングを行って正しいワード線だけをセレクトすることで
ある。ローデコーダは３入力｀ＮＡＮＤ´ゲートを使用
する。入力はローファクタ、ＲＦ４７、ＲＦ８１１及び
ＲＦ１２１６である。これは２５６Ｋアレイの各ブロッ
ク内の６４組ローの一つをセレクトする。｀ＮＡＮＤ´
ゲートトランジスタのソースはブロックセレクト信号Ｂ
ＳＳＪＫ＿Ｍに接続され、それはＲＡ８〜ＲＡ１１から
デコードされる。この設定により、１組の４ワード線を
有する２つのアクティブ２５６Ｋアレイブロックの一つ
だけがセレクトされる。４ワード線のセットはＸＷＪＭ
Ｋ１、ＸＷＪＭＫ１、ＸＷＪＭＫ２及びＸＷＪＭＫ３で
ある。ＲＤＤＲ回路において既にプリデコードされてい
るため、これらの中の一つだけがアクティブであること
をお判り願いたい。

【００４６】ＢＳＳＪＫＭ信号はＮ１を｀１´へプリチ
ャージするのに使用され、インバータＩＶ２及びトラン
ジスタＭＰ２はセレクト時に信号を保持するのに使用さ
れる。 ＲＯＷ ＤＥＤＵＮＤＡＮＣＹ ＳＣＨＥＭＥ ＯＶＥ
ＲＶＩＥＷ ロー冗長度の目的はセラブル状態へダイをリペアするた
めに不良ワード線を交換できるようにすることである。
１６メグの象限内に１６ブロックの２５６Ｋアレイがあ
る。これらの各ブロックが４本の物理的冗長ワード線を
有している。４つの冗長ローは全て２５６Ｋアレイブロ
ックの右側に配置されており、各冗長ワード線は同じブ
ロック内の任意の不良ローを交換することができる。冗
長ロー、すなわちＢＬもしくはＢＬ＿ロー、により交換
可能なローのタイプを制限するダミーワード線はないこ
とをお判り願いたい。

【００４７】冗長度のプログラミングにおいて、一象限
は各々８ブロックの２つの８分空間へ分割される。８分
空間でプログラムされる任意の冗長ローに対して、他の
８分空間のイメージブロックへ類似の冗長度をプログラ
ムする必要がある。この回路は次の理由により採用され
る。 Ａ． 計算低減 ２つの８分空間内でアレイブロックが作動しているＤＦ
Ｔ Ｘ３２並列、及びＲＯＷ ＣＯＰＹ等のさまざまな
特殊動作モードにおいて、冗長ローを有する８分空間と
冗長ローを有せぬ８分空間を識別するのに複雑なデコー
ディング回路が必要である。これを避けるために、両８
分空間を対称的にプログラムして余分なデコーディング
回路を省くことができる。 Ｂ． 高アクセス速度 ＲＡ１１アドレス線をデコードしないことにより、冗長
ローのアクセス時間は遙かに速くなる。

【００４８】デバイス内には１２個の冗長性デコーダ、
ＲＲＤＥＣがある。これによりダイ内で合計１２本の論
理ワード線を交換することができる。各論理冗長線は各
８分空間内に一つずつの一象限内の一対の物理的ローか
らなっている。しかしながら、各２５６Ｋアレイブロッ
ク内には４つの物理的冗長ローしかないため、２５６Ｋ
アレイブロック内で交換可能な最大ローは４にすぎない
ことをお判り願いたい。デバイス全体について合計１２
のリペアを行うことができ、その位置については制約が
ないことをお判り願いたい。例えば、一象限内で全ての
リペアを行うことができる。

【００４９】ＲＲＡ−ＲＯＷ ＲＥＤＵＮＤＡＮＣＹ
ＡＤＤＲＥＳＳ −回路図 図２２ ＡＰＰＥＮＤＩＸ Ａ３及びＡ４ ＲＲＡは冗長性デコーダの冗長性アドレスを発生する。
デバイス内には１２０のＲＲＡ回路があり、各１０ＲＲ
Ａ回路の１２群に分割されている。ローアドレスＲＡ０
／ＲＡ＿０〜ＲＡ９／ＲＡ＿９はこれら各群の入力とし
て使用される。各群は論理冗長ローアドレスを表わす。
冗長度プログラミングに対して、アドレス線を論理｀１
´としたい場合フューズＦ１が切れて冗長ローがセレク
トされる。さもなくばＦ１は切れない。アクティブサイ
クル中にこのフューズプログラミングにより、アクティ
ブサイクル中の入力アドレスが冗長アドレスと一致する
場合にはＲＲＡ出力、ＲＲＵＶＡＸが論理｀０´とされ
る。入力アドレスが冗長アドレスと一致しない場合に
は、ＲＲＵＶＡＸは論理｀１´出力を与える。回路は次
のように作動する。 −．パワーアップ時にＲＲＤＳＰＵ入力パルス信号はハ
イとされる。 −．パルスが冗長アドレスをラッチインする、すなわち

【表１】

【００５０】例えば、Ａ７２Ｈローを冗長ローとしてプ
ログラムする。ここで１組の１０個のＲＲＡ回路がプロ
グラミングのためのアドレスＲＡ０／ＲＡ０＿〜ＲＡ９
／ＲＡ９＿を使用する。

【表２】

【００５１】アドレスＲＡ１１及びＲＡ１０はここでは
使用されていないことをお判り願いたい。各象限内の８
分空間の選定は必要でないためＲＡ１１は無視される。
ＲＡ１０はＲＲＤＥＣ回路内でデコードされる。最後
に、ノードＲＲＵＶＰＮがある。このノードはＭＰ２及
びＭＮ２を有するインバータのパワー線として作用す
る。これはフューズが切れていない場合にパワーアップ
中にＮ１の電圧が低くなり過ぎるのを防止する。これが
生じると、ＭＰ１は主として限流器であるためＮ１をプ
ルアップすることが困難となる。レイアウトの制約によ
り、２つのＲＲＡ回路が（Ｗ／１＝２０／０．８）サイ
ズのトランジスタＭＰ１を共有し、回路ではＭＰ１のサ
イズは（Ｗ／１＝１０／０．８）である。こうして、Ｒ
ＲＵＶＰＮは２つのＲＲＡ回路間の共通ノードに過ぎな
い。

【００５２】ＲＲＤＥＣ−ＲＯＷ ＲＥＤＵＮＤＡＮＣ
Ｙ ＤＥＣＯＤＥＲ −回路図 図２３ この回路はＲＲＡ回路が発生する冗長度アドレスをデコ
ードする。１組の１０個のＲＲＡ出力が｀ＮＯＲ´構造
デコーダの入力を形成する。１０個のＲＲＡ出力はロー
アドレスＲＡ０／ＲＡ０＿〜ＲＡ９／ＲＡ＿９から発生
する。この他に、ＲＡ１０及びＲＡ１０＿も｀ＮＯＲ´
入力として２個のフューズを介して接続されている。フ
ューズは回路イネーブルスイッチとして作用する。少く
ともこれらの一つを切って回路を励起しなければならな
い。プログラムされた冗長ＲＡ１０を論理｀１´とする
場合には、入力ＲＡ１０に接続されたフューズが切られ
る。論理｀０´にプログラムする場合には他方のフュー
ズが切られる。いずれのフューズも切られない場合に
は、ＲＲＤＥＣは任意のアクティブサイクル中イナクテ
ィブのままである。しかしながら、両フューズ共切れる
とデバイスはアドレスＲ１０／Ｒ１０＿を無視して８分
空間内の２つのローを同時にセレクトすることができ
る。

【００５３】プリチャージ中に、ＲＲＬ２がトランジス
タＭＰ１をスイッチ｀オン´することにより出力はハイ
にプリチャージされる。全入力がイナクティブロー論理
とされハイ電流が回避される。アクティブサイクルにお
いて、アドレスＲＡ０／ＲＡ１０がプログラムされた冗
長度アドレスと一致する場合には、出力はハイにとどま
り冗長ローの選定が検出されていることを知らせる。１
段｀ＮＯＲ´デコーダを使用する代表的な冗長度デコー
ディング回路とは異なり、これは２段デコーディングシ
ステムを使用する。ＲＲＡはプリデコーダでありＲＲＤ
ＥＣは最終デコーディングに使用される。この回路の利
点は次のようである。 −．チップ上に必要なフューズ数が低減される。従来の
方法はデコーダへ入る真及び相補アドレスを有し、その
各々がフューズを必要とする。 −．デコードノードＮ２の容量を低減してデコーディン
グ速度が向上する。

【００５４】ＲＲＸ−ＲＯＷ ＲＥＤＵＮＤＡＮＣＹ
Ｘ ＦＡＣＴＯＲ −回路図 図２４ ＤＲＡＭ内にこれらの回路が４個ある。その各々が１２
のＲＲＤＥＣ出力の中の３つをゲートし同時に各２５６
Ｋブロック内の４つの冗長ローの一つを並列にセレクト
する。出力信号はＲＲＱＳ，ＲＯＷ ＲＥＤＵＮＤＡＮ
ＣＹ ＱＵＡＤＲＡＮＴ ＳＥＬＥＣＴ回路へチャネル
される。ＲＲＸＥ信号により３つの｀ＮＡＮＤ´ゲート
がイネーブルされる。ここで、冗長度デコーディング完
了、すなわち非選定ＲＲＵＤＶ信号がローとなった後で
のみＲＲＸＥがイネーブル開始することが重要である。
ＲＲＸＥ信号が早く到来し過ぎると、ＲＲＸＥの立上り
縁と非選定ＲＲＵＤＶ信号の降下縁間の間隔により出力
ＰＲＯＸＵ，ＲＲ１ＸＵもしくはＲＲ２ＸＵにハイパル
スが生じる。これらの出力のハイパルスによりＲＲＱＳ
Ｑ信号が放出され、どの象限が冗長度を使用しているか
という決定を正確に行うことができない。ＲＲＸＥゲー
トタイミングのもう一つの重要な点は、アクティブサイ
クル後できるだけ早くゲーティングをスイッチオフする
必要があることである。これは｀ＮＯＲ´ゲートＲＲＱ
Ｓデコーダをディセーブルしてプリチャージ時に高電流
を無くするためである。

【００５５】ＲＲＸＥ−ＲＯＷ ＲＥＤＵＮＤＡＮＣＹ
Ｘ ＦＡＣＴＯＲ ＥＭＵＬＡＴＯＲ −回路図 図２５ ＲＲＸ回路の節で述べたような正しいタイミングを達成
するために、ＲＲＸＥ回路はモックＲＯＷ ＲＥＤＵＮ
ＤＡＮＣＹ ＤＥＣＯＤＥＲ，ＲＲＤＥＣとして設計さ
れる。こうすることにより、ＲＲＸＥ信号の適切なシー
ケンスによりＲＲＸ回路のゲートインが可能となる。Ｒ
ＲＸＥにおいて、ＲＡ０及びＲＡ０＿はＲＲＤＥＣ内の
冗長度アドレスをシミュレートするのに使用される。回
路をプリチャージするのに使用されるＰチャネルトラン
ジスタＭＰ１はＲＲＤＥＣ回路のものよりも遙かに大き
いサイズとされる。それはスイッチオフを遅くしてＲＲ
ＸＥの開始を遅らせるためである。インバータＩＶ２に
よりさらに遅延が与えられる。また大きいトランジスタ
によりノードＮ２の高速プルアップが行われＲＲＱＳ｀
ＮＯＲ´ゲートの入力がディセーブルされ、高電流が回
避される。２つのパスゲートＭＮ２及びＭＮ３を使用し
てＲＲＡ内のパスゲートを一致させる。

【００５６】ＲＬ１＿及びＲＬ２信号を一緒にゲートし
てＭＰ１のゲートにプリチャージ信号を与える。これに
よりＲＬ１＿の降下縁によるプリチャージの早期スイッ
チオフ及びＲＬ２の降下縁によるプリチャージの遅いタ
ーンオンが可能とされる。ゲートされたＲＬ１＿及びＲ
Ｌ２信号は最後に遅延ＲＲＸＥ信号によりゲートされロ
ー冗長回路のプリチャージ信号ＲＲＬ２を発生する。そ
うする理由は、他のロー冗長回路がプリチャージを行う
前にＲＲＸＥ回路がプリチャージサイクルとなるような
インターロックを行うことである。従って、ＲＲＸＥ回
路のプリチャージにおいて、アクティブＲＲＬ２がこれ
らのデコーダのプリチャージを開始する前に、さまざま
なデコーダ入力がディセーブルされる。従って、アクテ
ィブ入力を有するデコーダがあってプリチャージサイク
ルであるというオーバラップはない。これが生じると、
デコーダ内に高電流が引き出される。ここで２つのフュ
ーズを切ることにより、デバイス全体に対するロー冗長
回路をディセーブルできることをお判り願いたい。

【００５７】ＲＲＱＳ−ＲＯＷ ＲＥＤＵＮＤＡＮＣＹ
ＱＵＡＤＲＡＮＴ ＳＥＬＥＣＴ −回路図 図２６ これまで、前の回路は冗長使用されるローアドレスをデ
コードし識別してきた。ＲＲＱＳ，ＱＵＡＤＲＡＮＴ
ＳＥＬＥＣＴはさらにデコーディングを行って冗長ロー
がどの象限に属するかを識別する。デバイスには４つの
ＲＲＱＳ回路がある。その各々がアレイの象限をセレク
トする。ＲＲＱＳ回路は１２入力｀ＮＯＲ´ゲートとし
て設計されている。この回路を設計する際、冗長アドレ
スがリペアされた象限に属さない場合にはＲＲＱＳの対
応するフューズが切られる。その象限のリペアされたロ
ーに対してフューズは切られない。こうすることによ
り、冗長ローがアドレスされその象限に属する場合は常
に、ノードＮ２がローとされアクティブ出力ＲＲＱＳ信
号、すなわちＴＬＲＲ＿Ｑ及びＲＲＱＳＱが生じる。冗
長ローがその象限に属さないかアドレスされたローが冗
長ローでない場合にはノードＮ２はハイのままである。

【００５８】ＲＲＬ２信号はプリチャージ中にＭＰ１を
オンとしＮ２をハイにチャージするのに使用される。イ
ンバータを有するＭＰ２はセレクトされない場合にプリ
チャージレベルをノードＮ２に保持するのに使用され
る。設計により冗長アドレスは任意数のアクティブとす
る象限をセレクトできることをお判り願いたい。これは
リペアされたローを有する象限に関するＲＲＱＳ回路内
の選定アドレスに対応するフューズを切らずに行われ
る。

【００５９】ＲＸＤＥＣ−ＲＥＤＵＮＤＡＮＣＹ Ｘ
（ｗｏｒｄ）ＤＥＣＯＤＥＲ −回路図 図２７ ＲＸＤＥＣは冗長ローの最終デコーディングとして作用
する。デコードされると、ワード線ドライバから冗長ロ
ーへブートされた電圧レベルが伝播される。ＲＸＤＥＣ
回路により各物理的冗長ローが発生される。冗長度デコ
ーディングは３入力｀ＮＡＮＤ´ゲートにより行われ
る。所与の冗長度アドレスによりＲＲＱＳＱは象限を識
別しＲＲＸＵは各２５６Ｋアレイブロック内の４つの冗
長ローの一つをデコードする。最後に、正規ローデコー
ディングが行われると、ブロック信号ＢＳＳＪＫ＿Ｍは
１６アレイブロックの一つをセレクトしロー冗長デコー
ディングを完了する。

【００６０】ＲＲＤＳＰ−ＲＯＷ ＲＥＤＵＮＤＡＮＣ
Ｙ ＤＥＣＯＤＥＲ ＳＥＴ ＰＵＬＳＥ −回路図 図２８ この回路の目的はＲＲＡ及びＣＲＲＡ回路にパルスを発
生してパワーアップ中に冗長アドレスを発生することで
ある。この回路は一連の連結されたインバータ及びコン
デンサである。これらのインバータの入出力段は｀ＮＡ
ＮＤ´ゲートによりゲートされてパルスを与える。回路
はＲＩＤを入力として使用してパワーアップ時に励起さ
れる。ここで、全てのＲＲＡ回路に１パルスを発生する
のではなく異なる時間に４つのパルスが１２０のＲＲＡ
回路に発生される。これにより、高ピーク電流の原因と
なる全ＲＲＡ回路の同時励起が回避される。この他、Ｓ
Ｗ２Ａ，ＳＷ２Ｂ，ＳＷ２Ｃ，ＳＷ２Ｄのメタルマスク
を変えてＲＲＤＳＰ１を有するＲＲＤＳＰ０及びＲＲＤ
ＳＰ３を有するＲＲＤＳＰ２のパルス幅をそれぞれ結合
し、４組のパルスの替りに２組のパルスを発生する。パ
ルス発生後、出力ＣＲＤＳＴが励起される。これにより
ＣＲＤＳＰ回路内でカラム冗長アドレスラッチングパル
スが開始される。

【００６１】ＲＲＡＴＳＴ− −回路図 図２９ この回路の目的はＲＲＤＳＰの発生するパルスがＲＲＡ
アドレスをラッチするのに充分かをチェックすることで
ある。これは内部プロービングのみに使用される。ＲＲ
Ａで使用されるフューズがコンデンサＭＰ１に置換され
る点を除けばＲＲＡＴＳＴはＲＲＡと同じである。正規
入力を使用する替りに、外部信号用プローブパッドがＲ
Ａ＿Ｘ上に置かれる。ＲＡＸ入力については、接地され
る。もう一つのプローブパッドがＲＲＤＳＰＵ信号に並
列接続される。これにより交番信号がラッチングを行う
ことができる。コンデンサＭＮ５はパワーアップ時にノ
ードＮ２をローとする。この回路はＲＲＤＳＰＵパルス
幅がコンデンサＭＰ１のノードＮ１をディスチャージす
るのに充分であるかをチェックするように作用する。状
態はノードＮ１及びＮ３においてプーローブパッドから
監視される。

【００６２】ＳＥＮＳＥ ＣＬＯＣＫＳ センスクロックはデバイス内でデータセンシングのシー
ケンスを行うアクティビティのチェーンである。任意の
アクティブサイクル内でローアドレスデコーディングが
完了するとこれらのアクティビティが励起される。これ
にはセレクトされたセンスアンプをオンとするさまざま
なクロックの発生が伴う。個別センスクロック回路へ入
る前に、１６メグセンスアンプ回路について調べる（図
６８，図６９及び図７０参照）。最初に、象限は１６ブ
ロックの２５６Ｋメモリアレイ、すなわちＢＬＫ０〜Ｂ
ＬＫ１５、へ分割される。１７バンクのセンスアンプが
１象限内に配置される。これらのセンスアンプは象限の
ＥＮＤＯ１〜ＥＮＤＯ２側へ並べられる。各２５６Ｋブ
ロックを近隣ブロックから分離するセンスアンプバンク
がある。バンクはＳ０〜Ｓ１６とラベルされ、Ｓ０はＢ
ＬＫ０アレイのＥＮＤＯ１側にありＳ１６はＢＬＫ１５
アレイのＥＮＤＯ２側にある。

【００６３】使用面積を最少限とするために、１６メグ
は共有センスアンプで設計されている。共有センスアン
プ回路では、各センスアンプバンクは２つのアレイブロ
ックにより共有される、すなわちエンドバンクＳ０及び
Ｓ１６を除くバンクのＥＮＤＯ１側とＥＮＤＯ２側のブ
ロックである。これら２バンクはその一方側にしかアレ
イブロックを有せぬことをお判り願いたい。各センスア
ンプバンクは５１２のセンスアンプを有し、従ってバン
クはそのＥＮＤＯ１側においてブロックからのアレイの
５１２カラムをサポートしそのＥＮＤＯ２側においてブ
ロックからのアレイの別の５１２カラムをサポートす
る。アレイ対称の理由により、バンクのＥＮＤＯ１側に
サポートされるカラムは常に奇アドレスカラムであり、
ＥＮＤＯ２側のカラムは常に偶アドレスカラムである。
Ｓ０については、アレイＢＬＫ０の奇カラムのみをサポ
ートし、Ｓ１５についてはアレイＢＬＫ１５の偶カラム
のみをサポートする。こうして各アレイブロックにおい
て、５１２の（偶アドレス）カラムがＥＮＤＯ１側のセ
ンスアンプバンクへ行き他方の５１２（奇アドレス）カ
ラムはＥＮＤＯ２側のセンスアンプバンクへ行く。この
回路において注意すべき点は同じセンスアンプを共有す
る２カラムは同じＹアドレスは有せず、一方は奇アドレ
ス他方は偶アドレスを有することである。もう一つの点
はアレイブロック内のローへのアクセスにより２個のセ
ンスアンプバンクが励起され、それはアレイブロックの
ＥＮＤＯ１側の１個とＥＮＤＯ２側の１個である。

【００６４】ＳＤＸＷＤ−ＳＥＮＳＥ ＣＬＯＣＫ Ｘ
−ＷＯＲＤ ＤＥＴＥＣＴ −回路図 図３０ この回路はワード線の励起に対してセンスクロックのタ
イミングをとる。前のＤＲＡＭ発生では、モックワード
線の電圧レベルがこの回路をトリガするのに使用されて
いた。しかしながら、１６メグではモックワード線は省
かれている。

【００６５】モックワード線の替りに４ｎＳの遅延が使
用されている。ローファクタエンコーディングが完了す
ると、すなわちＲＬＥＮ信号の一つがアクティブローと
なると、遅延後に出力ＳＤＸＷＤにハイ信号が発生す
る。この信号はＭＡＳＴＥＲＳＥＮＳＥ ＣＬＯＣＫ，
ＳＤＳ１へチャネルされセンシングアクティビティを励
起する。その他に、ＳＤＸＷＤ回路はワード線のブーテ
ィングとＲＬＢ信号のタイミングをとる。正規サイクル
において、センスクロックＳＤＳ４はワード線ブーティ
ンを励起するのに使用される。しかしながらＤＦＴ Ｒ
ＯＷ ＣＯＰＹモードでは、センスクロックは第１サイ
クルの後で抑止される。その後のサイクルでは、ＲＬＢ
がＲＬＥＮと共に遅延後に励起される。

【００６６】 ＳＤＳ１−ＭＡＳＴＥＲ ＳＥＮＳＥ ＣＬＯＣＫ −回路図 図３１ ＳＤＳ１はＭＡＳＴＥＲ ＳＥＮＳＥ ＣＬＯＣＫであ
る。それはセンシング動作に必要な他のセンスクロック
をコントロールし発生する。アクティブサイクル中に、
遅延されたＳＤＸＷＤ信号を受信するとＳＤＳ１信号を
発生する。しかしながら、デバイスがＤＦＴ ＲＯＷ
ＣＯＰＹモードで作動しておれば、回路は第２のアクテ
ィブサイクル中は抑止される。従って第２のサイクルに
おいて、ベースローが識別されるとローデータがセンス
されＢＬ＆ＢＬ＿内に抑止されＭＡＳＴＥＲ ＳＥＮＳ
Ｅ ＣＬＯＣＫはアクティブハイとされる。外部注入信
号によりＳＤＳ１信号を制御することができるプローブ
パッドが２つある。これら２つのプローブパッドは常時
２個のＮチャネルトランジスタによりローに保持され
る。プローブパッドＥＸＴＳ１ＥＮに論理｀１´電圧を
注入することにより、ＳＤＸＷＤ信号をロックアウトし
ながら回路は強制的にプローブパッドＥＸＴＳ１ＣＴＬ
から信号をセレクトするようにされる。

【００６７】ＳＤＳ２−ＳＥＮＳＥ ＣＬＯＣＫ−２ ＳＤＳ３−ＳＥＮＳＥ ＣＬＯＣＫ−３ ＳＤＳ４−ＳＥＮＳＥ ＣＬＯＣＫ−４ −回路図 図３２〜図３４ これら３つの信号はプログラマブル遅延を有してＳＤＳ
１信号から発生されるクロックチェーンである。これら
３つの信号及びＳＤＳ１はＰＣ（Ｐ−チャネル）及びＮ
Ｃ（Ｎチャネル）トランジスタを介してセンスアンプの
スイッチングをコントロールするクロックである。これ
らの３回路の構造は基本的に同じである。それらはＳＤ
Ｓ１を回路イネーブル信号に使用する。同時に、ＳＤＳ
４回路を除けば、プログラマブル遅延段を介してＳＤＳ
１信号を伝播させ各センスクロックを発生する。ＳＤＳ
４回路に対しては、ＳＤＳ１信号の替りにＳＤＳ３信号
を遅延段を介して伝播させてＳＤＳ４信号を発生する。
これによりＳＤＳ４信号とＳＤＳ３信号のインターロッ
クが行われる。ＳＤＳ１回路と同様に、これら３回路は
内部テスト用の２入力プローブパッドを有している。こ
れらのプローブパッドにより外部信号はセンスクロック
発生タイミングをコントロールすることができる。ＳＤ
Ｓ２回路において、もう一つの信号すなわちＳＴＰＬ＿
信号が発生される。それはＳＤＳ２と同じタイミングで
あるが極性が異る。この信号はセンスアンプからのＢＬ
／ＢＬ＿の絶縁開始のタイミングをとるのに使用され
る。

【００６８】 ＳＥＮＳＥ ＡＭＰＬＩＦＩＥＲ ＢＡＮＫ 前記したように、２つのアレイブロック間に配置された
センスアンプバンクはアレイＢＬＫ０のＥＮＤＯ１側及
びアレイＢＮＫ１５の側に配置されたものとは異る。従
って、象限の終端に配置されたセンスアンプは別々のセ
レクト回路によりコントロールされ、センスアンプバン
クＳ１〜Ｓ１５は繰返しバンクセレクト回路によりコン
トロールされる。 −．ＢＮＫＳＬ ＢＡＮＫ ＳＥＬＥＣＴ、これらは２
つのアレイブロックが共有するバンクをセレクトするの
に使用される。 −．ＬＥＮＤＢＮＫＳＬ，ＬＥＦＴ ＥＮＤ ＢＡＮＫ
ＳＥＬＥＣＴはアレイＢＬＫ０のＥＮＤＯ１側のバン
クをセレクトするのに使用される。 −．ＲＥＮＤＢＮＫＳＬ，ＲＩＧＨＴ ＥＮＤ ＢＡＮ
Ｋ ＳＥＬＥＣＴはアレイＢＬＫ１５のＥＮＤＯ２側の
バンクをセレクトするのに使用される。

【００６９】ＢＡＮＫ ＳＥＬＥＣＴ回路の目的はロー
アドレスをデコードして所望のアレイブロックに対する
センスアンプバンクをセレクトすることである。その他
に、部分ローデコーディング、すなわちブロックセレク
トデコーディングを行ってローデコーダにＢＳＳＪＫ＿
Ｍ信号を与えアレイブロック識別を行う。各センスアン
プバンクがそれ自体のＢＡＮＫ ＳＥＬＥＣＴ回路を有
している。これらの各バンクに対するアドレスデコーデ
ィング回路を付録Ａ９に示す。アドレスの他に、付録Ａ
９には全センスアンプバンクに対する対応する全てのク
ロック名を示してある。

【００７０】ＢＮＫＳＬ−ＢＡＮＫ ＳＥＬＥＣＴ −回路図 図３５ Ｃｏｄｅ Ａｐｐｅｎｄｉｘ Ａ５ 各ＢＮＫＳＬが２アレイブロックをサポートする。従っ
て、２組のアドレスをデコードする必要がある。使用さ
れるアドレス線はＲＡ８もしくはＲＡ８〜ＲＡ１１もし
くはＲＡ１１＿である。回路の第１部において、異なる
アドレス線を有する２組の同様なデコーディング論理の
組合せを使用してセンスアンプバンク選定がデコードさ
れる。これら２個のデコーダの出力は｀ＮＡＮＤ´ゲー
トＮＤ１で結合されてＢＮＫＳＬ信号を発生する。２個
のデコーダのいずれかを選定することによりＢＮＫＳＬ
信号はアクティブとなり、そのバンクの選定を表示す
る。アドレス線の他に、ＴＬ８ＢＳ信号がデコーダ論理
の入力として使用される。この信号はＲＡ１１／ＲＡ１
１＿と｀ＯＲ´される。この出力は両ＮＡＮＤゲートデ
コーダの入力となる。この設定により、２Ｋリフレッシ
ュ選定においてアドレスＲＡ１１を無視することができ
る、すなわちＴＬ８ＢＳは論理｀１´へ接続される。こ
うして、ＲＡ１１の無い象限で２つのセンスアンプバン
クが常にセレクトされる。回路の第２の部分はセンスア
ンプからＢＬ＆ＢＬ＿を絶縁するＳＴＬ／ＳＴＲパルス
を発生してセンシングを強化する。それは２個のインタ
ーロッキング論理回路を含んでいる。これは共有センス
アンプ回路であるため、センスアンプは２組のＢＬ＆Ｂ
Ｌ＿へ接続される。しかしながらアクティブサイクルで
は、これらの１組だけを励起する必要がある。これを達
成するために、論理回路は２つのデコーダ出力を使用し
て励起する必要のあるＢＬ／ＢＬ＿セットを識別する。
非選定ＢＬ／ＢＬ＿セットは動作サイクルを通じてその
ＳＴＲもしくはＳＴＬ信号をローに維持する。選定セッ
トについては、そのＳＴＲもしくはＳＴＬ出力にハイパ
ルスが発生する。ハイパルスの開始はＳＴＰＬ＿により
タイミングがとられ停止はＳＴＰＨ信号によりタイミン
グがとられる。最後に、バンクのＥＮＤＯ２側（ＲＩＧ
ＨＴ ＳＩＤＥ）のアレイをデコードするＮＡＮＤデコ
ーダからの出力もＢＳＳＪＫＭ信号を発生する。これは
ローデコーディングにおいてＢＬＯＣＫ ＳＥＬＥＣＴ
信号として使用される。他のＮＡＮＤデコーダはブロッ
クセレクトに使用されないことをお判り願いたい。これ
はアレイブロック内の任意のローをセレクトするのに２
つのセンスアンプバンクが励起されるためである。ロー
デコーディングに対しては、ＢＮＫＳＬデコーディング
回路の右側だけを使用してＢＬＯＣＫ ＳＥＬＥＣＴ信
号を発生する。

【００７１】ＬＥＮＤＢＮＫＳＬ−ＬＥＦＴ ＥＮＤ
ＢＡＮＫ ＳＥＬＥＣＴ ＲＥＮＤＢＮＫＳＬ−ＲＩＧＨＴ ＥＮＤ ＢＡＮＫ
ＳＥＬＥＣＴ −回路図 図３７および図３８ ２組のデコーダ及びＢＬ／ＢＬ＿絶縁論理の替りに１組
しか有しない点を除けば、これら２個の回路の構造は基
本的にＢＮＫＳＬのものと同じである。これは被選定バ
ンクが１個のユニークなアドレスにより識別されるため
である。ＢＮＫＳＬと同様に、アドレスＲＡ８／ＲＡ８
＿〜ＲＡ１１／ＲＡ１１＿及びＴＬ８ＢＳがアドレスデ
コーディングに使用される。ＳＴＰＬ＿及びＳＴＰＨは
選定時にＢＬ／ＢＬ＿アイソレーションのタイミングを
とるのに使用される。ＲＥＮＤＢＮＫＳＬにおいて、ブ
ロックを付随する他のバンクからすでにＢＬＯＣＫ Ｓ
ＥＬＥＣＴが与えられているためＢＳＳＪＫＭ信号出力
はない。

【００７２】ＢＳＳ−ＤＲ− −回路図 図３６ これはＢＳＳＪＫＭ信号のバッファとして作用する。そ
れはローデコーダへ正しい極性信号を与えて１ブロック
のローデコーダをセレクトし回路をプリチャージする。
ローデコーダがセレクトされない場合には、デコーダ回
路は常にプリチャージモードであることをお判り願いた
い。

【００７３】 Ｓ１２３４−ＳＥＮＳＥ ＣＬＯＣＫ １２３４ −回路図 図３９ この回路の目的は全てのセンスクロックが選定センスア
ンプバンクへ伝播できるようにして、センスアンプバン
クがセレクトされない場合にクロック信号を濾波するこ
とである。Ｓ１２３４回路において、ＳＤＳ１〜ＳＤＳ
４クロック及びＳＥＮＳＥ ＥＱＵＡＬＩＺＡＴＩＯＮ
ＤＩＳＡＢＬＥ，ＳＥＤＩＳ信号がＢＡＮＫ ＳＥＬ
ＥＣＴ信号と結合される。従って選定バンクだけがこれ
らの信号をハイとする。ここでクロックの適切な極性が
設定され、ＰＣクロックに対してはアクティブローであ
りＮＣクロックに対してはアクティブハイである。

【００７４】ＰＣＮＣ−Ｐ Ｃｈａｎｎｅｌ ａｎｄ
Ｎ Ｃｈａｎｎｅｌ −回路図 図４０ これはセンシング中にＢＬ及びＢＬ＿対において電圧差
に対するプルアップ及びプルダウンを行う回路である。
２個のＮチャネルトランジスタに接続されたＳ１ＪＫＭ
及びＳ２ＪＫＭはロー側ビットラインのプルダウンを行
い、Ｐチャネルトランジスタに接続されたＳ３ＪＫ＿Ｍ
及びＳ４ＪＫ＿Ｍはハイ側ビットラインのプルアップを
行う。ＢＬＲ信号もプリチャージサイクル中にノードＰ
ＣＪＫＭ及びＮＣＪＫＭを等化するように接続されてい
る。これはＢＬ及びＢＬ＿等化プロセスをサポートして
スピードアップさせる。

【００７５】 ＳＡ−ＳＥＮＳＥ ＡＭＰＬＩＦＩＥＲ ＳＡ＿ＥＮＤ−ＳＥＮＳＥ ＡＭＰＬＩＦＩＥＲ ＥＮ
Ｄ −回路図 図４１及び図４２ Ｃｏｄｅ Ａｐｐｅｎｄ
ｉｘ Ａ６ これらはセンスアンプ回路図である。ＳＡは共有センス
アンプでありＳＡ＿ＥＮＤは象限内のエンドバンクに配
置されたセンスアンプである。ＢＬ及びＢＬ＿は一対の
ローＶｔ ｎチャネルトランジスタを介してセンスアン
プに接続されている。ＳＡ回路において、これらのトラ
ンジスタは２つの目的を果す。第１の目的は非選定ＢＬ
／ＢＬ＿対をセンスアンプからアイソレートすることで
ある。第２の目的はアイソレーションパルスをセンシン
グエンハンスメントの理由で選定ＢＬ／ＢＬ＿対へ与え
ることである。ＳＡ＿ＥＮＤ回路については、センシン
グエンハンスメントの理由だけで２個のトランジスタを
必要とする。プリチャージ中に、Ｅ及びＢＬＲ信号はＢ
Ｌ及びＢＬ＿を等化するのに使用される。アクティブサ
イクルにおいて、Ｅ信号はイナクティブでありＮＣ及び
ＰＣがプルダウン及びプルアップを行うとセンスアンプ
は電圧レベルをＢＬ及びＢＬ＿間で分割することができ
る。センシングが完了すると、ＹＳＥＬ信号がハイとさ
れればＢＬ及びＢＬ＿からのデータをＬＯＣＡＬ Ｉ／
Ｏ，ＬＩＯＩ及びＬＩＯ＿Ｉ線へ転送することができ
る。

【００７６】ＣＯＬＵＭＮ ＣＬＯＣＫ カラムクロックはＬＯＣＡＬ Ｉ／Ｏ線へ伝播されるセ
ンスアンプデータをセレクトする短い一連のアクティビ
ティである。アクティビティにはセンスアンプの選定へ
カラムファクターを発生することが伴う。ＥＮＨＡＮＣ
Ｅページモードをサポートする際、これらのアクティビ
ティはＣｏｌｕｍｎ ＡｄｄｒｅｓｓＳｅｌｅｃｔ（Ｃ
ＡＳ）クロックの替りにＲＯＷ ＣＬＯＣＫ及びＳＥＮ
ＳＥＣＬＯＣＫによりトリガオフされる。

【００７７】ＣＯＬＵＭＮ ＣＬＯＣＫ ＤＥＣＯＤＩ
ＮＧ ＳＣＨＥＭＥ ここで行われるカラムデコーディングは単なる部分カラ
ムデコーディングである。それはＣＡ２／ＣＡ２＿〜Ｃ
Ａ９／ＣＡ９＿を使用する。ＣＡ０，ＣＡ１，ＣＡ１０
及びＣＡ１１及びアドレス補数によるカラムデコーディ
ングはＩ／Ｏ回路で行われる。第１に、メモリアレイ全
体を調べる。それは４象限に分割されている。各象限は
アドレスＣＡ１０及びＣＡ１１により識別される。従っ
て、これら２本のカラムアドレス線は象限選定のみを行
い物理的カラム選定は行わない。Ｘ４デバイスに対して
は、ＣＡ１０／ＣＡ１０＿及びＣＡ１１／ＣＡ１１＿は
ハイのままである。いずれにせよ、この部分はＩ／Ｏ回
路部である。次に、象限内には１０２４カラムがある。
これらのカラムはアドレスＣＡ０〜ＣＡ９及びそれらの
補数によりデコードされる。これらは共通ＣＡ２〜ＣＡ
９の４カラムへ分類される。これらの各群は一つのＹＳ
ＥＬ信号により識別される。こうして、隣接する４カラ
ムからの４組のデータがＬＯＣＡＬ Ｉ／Ｏ線へ伝播さ
れてＣＯＬＵＭＮ ＣＬＯＣＫＳ ＤＥＣＯＤＩＮＧ
ＳＨＥＭＥが完了する。最終アドレスカラムの選定はＩ
／Ｏ回路内で行われる。

【００７８】ＣＡＢＵＦ０１−ＣＯＬＵＭＮ ＡＤＤＲ
ＥＳＳ ＢＵＦＦＥＲ ０１ ＣＡＢＵＦ２９−ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ ＢＵ
ＦＦＥＲ ２９ −回路図 図４３および図４４ これらの２回路はカラムアドレスのバッファとして作用
する。これらは後の回路でデコーディングの目的に使用
される真及び補数アドレスを発生する。ＣＡＢＵＦ２９
はカラムアドレスＣＡ２〜ＣＡ９用でありＣＡＢＵＦ０
１はＣＡ０，ＣＡ１，ＣＡ１０及びＣＡ１１用である。
これらの回路は現在同じであるが、これらのアドレス線
がデコーディングに使用されるさまざまな段を識別し且
つ異なるローディング条件を有する２つの回路へ分類さ
れる。２つの回路により、出力ドライバサイズは２つの
別々のブロック内で容易に変えることができる。ＣＡＢ
ＵＦ２９バッファはカラムファクタ発生に使用されるア
ドレス線であり、ＣＡＢＵＦ０１はＩ／Ｏデコーディン
グに使用されるアドレス線である。

【００７９】 ＣＬＥＮ−ＣＯＬＵＭＮ ＬＯＧＩＣ ＥＮＡＢＬＥ −回路図 図４５ ＣＬＥＮはカラムファクタ発生の伝播を可能とし且つ一
つのＡＤＤＲＥＳＳＴＲＡＮＳＩＴＩＯＮ ＤＥＴＥＣ
ＴＯＲ回路を励起する。ＣＬＮＡ＿は遅延ＳＴＰＬ＿信
号であり、外部アドレスをカラムアドレスとして伝播さ
せる。そうすることにより、実際上センスアンプセンシ
ング開始（すなわちＢＬ＆ＢＬ＿がセンスアンプからア
イソレートされる時点）を使用して外部アドレスを多重
化しカラムアドレスとする。そうすることにより｀ＥＮ
ＨＡＣＥＤ ＰＡＧＥ´モード動作がサポートされる、
すなわちＣＡＳ＿信号が励起される前でもカラムアドレ
スがデコーダへ伝播されることをお判り願いたい。ＳＴ
ＰＬ＿信号は一連のインバータにも伝播されてＲＬ２と
結合されＣＬＥＮ及びＣＬＥＮ＿を発生する。これらは
それぞれ、カラムファクタ発生を開始させＡｄｄｒｅｓ
ｓ Ｔｒａｎｓｉｏｎ Ｄｅｔｅｃｔｏｒを励起させる
信号である。プローブパッドＥＸＴＣＬＥＮＥＮ及びＥ
ＸＴＣＬＥＮＣＴＬを使用して回路の正規動作をディセ
ーブルし且つ外部供給信号を使用して出力を発生するこ
とができる。

【００８０】 ＣＦ０７−ＣＯＬＵＭＮ ＦＡＣＴＯＲ ０，７ ＣＦ０７ＤＲ−ＣＯＬＵＭＮ ＦＡＣＴＯＲ ０，７ド
ライバ ＣＦ８１５−ＣＯＬＵＭＮ ＦＡＣＴＯＲ ８，１５ ＣＦ＿ＣＯＤＥ−ＣＯＬＵＭＮ ＦＡＣＴＯＲ ＣＯＤ
Ｅ −回路図 図４６〜図４８ ＡＰＰＥＮＤＩＸ Ａ７ カラムファクタはここでより良いデコーディング回路の
ためにエンコードされる。これらは｀ＮＡＮＤ´機能に
よりエンコードされる。一連のインバータがこれらのフ
ァクターのドライブ能力を強化する。

【００８１】ＹＤＥＣ−Ｙ ＤＥＣＯＤＥＲＳ −回路図 図４９ ＹＤＥＣはカラムファクターを介して入力アドレスをデ
コードし、ハイとされると選定センスアンプの転送ゲー
トをオンとしてＬＯＣＡＬ Ｉ／Ｏ線をビット線に接続
する。回路は基本的に各々４入力を有する２｀ＮＯＲ´
ゲートデコーダである。４入力は４組のカラムファクタ
の組合せから到来する。単なる４入力｀ＮＯＲ´ゲート
として設計せずに｀ＮＯＲ´ゲート、｀ＡＮＤ´ゲート
及びインバータの組合せとして設計する理由は、 −．レイアウトの制約 −．４入力｀ＮＯＲ´ゲートの高容量ローディング である。

【００８２】ＣＯＬＵＭＮ ＲＥＤＵＮＤＡＮＣＹ Ｓ
ＣＨＥＭＥ ロー冗長度と同様、その目的は不良カラムを置換して完
全作動ダイを作ることである。ダイ内のメモリアレイは
４象限へ分割される。各象限は１０２４カラムの１６ア
レイブロックを有している。各アレイブロックには１２
の冗長カラムがある。これらの冗長カラムはダイ中心に
対向する側に配置されている。冗長カラムは一対のビッ
ト線（ＢＬ及びＢＬ＿）及びセンスアンプからなる。冗
長ローを任意の不良ローと置換できるロー冗長度回路と
は違って、カラム冗長リペアは不良カラムのデータパス
に支配される。各アレイブロックは２つのセンスアンプ
バンクによりサポートされる。これらの各バンクが２つ
の異なるＧＬＯＢＡＬ Ｉ／Ｏ線への２つのデータパス
を有している。従って、リペアに対しては同じＧＬＯＢ
ＡＬ Ｉ／Ｏ線を有する冗長カラムだけしか使用できな
い。

【００８３】冗長カラムアレイはブロックアレイトポロ
ジーと同じトポロジーを有している。冗長センスアンプ
バンクはレギュラーセンスアンプバンクの継続である。
これらの各バンクには６個の冗長センスアンプがある。
これらのセンスアンプの最初の３個は偶ＧＬＯＢＡＬ
Ｉ／Ｏに接続されており、他の３個のセンスアンプは奇
ＧＬＯＶＡＬ Ｉ／Ｏに接続されている。冗長リペアに
対して、最初にどのセンスアンプに不良カラムが接続さ
れているかを知る必要がある。不良カラム及び不合格セ
ンスアンプが識別されると、それはそのセンスアンプが
同じＧＬＯＢＡＬ Ｉ／Ｏを有する冗長カラムと置換さ
れる。

【００８４】冗長度プログラミングにおいて、アレイブ
ロック内の各不良カラムに対して２つの隣接カラムを置
換する必要がある。２カラムは共通カラムアドレスＣＡ
１１〜ＣＡ１を有している。同時に、次の８分空間内の
同じアドレスの他のカラムが置換される。同時に２つの
８分空間リペアを行う理由はロー冗長回路場合と同様で
ある。一時に２カラムのリペアリングを行う他に、オプ
ションとして同じ冗長デコーダを有するカラムＣＡ１１
〜ＣＡ２の隣接４カラムを置換することもできる。ま
た、いくつかの象限を同じ冗長デコーダで置換するかと
いうオプションもある。

【００８５】いくつのカラムを置換できるかということ
については次の制限がある。 −１２個の冗長デコーダ、従って１２論理カラムしか置
換できない。 −アレイブロック当り１２の物理的冗長カラムであるが
各リペアは少くとも２カラムを使用する。従って各アレ
イブロックには６つのリペア可能位置しかない。 −バンク当り６個の冗長センスアンプ。そのうちの３個
は偶ＧＬＯＢＡＬ Ｉ／Ｏに接続され他の３個は奇ＧＬ
ＯＢＡＬ Ｉ／Ｏに接続される。これにより同じＧＬＯ
ＢＡＬ Ｉ／Ｏで置換できる最大カラムは３に制限され
る。 −異なるブロックからの同じアドレスのカラムに対する
リペアは、同じＲＡ８〜ＲＡ９アドレスを共有しない場
合には独立した冗長レコーダを有する必要がある。

【００８６】ＣＯＬＵＭＮ ＲＥＤＵＮＤＡＮＣＹ Ｄ
ＥＣＯＤＥ ＥＮＡＢＬＥ ＣＩＲＣＵＩＴ ＣＲＤＥＣＥ−図５０ カラム冗長デコードイネーブル回路ＣＲＤＥＣＥはカラ
ム冗長デコーダのイネブラー回路である。チップ上には
１２のＣＲＤＥＣＥ回路がある。フューズＦ１が切れる
と、対応するカラム冗長デコーダがイネーブルされる。

【００８７】ＣＲＲＡ−ＣＯＬＵＭＮ ＲＥＤＵＮＤＡ
ＮＣＹ ＲＯＷ ＡＤＤＲＥＳＳ ＣＲＣＡ−ＣＯＬＵＭＮ ＲＥＤＵＮＤＡＣＹ ＣＯＬ
ＵＭＮ ＡＤＤＲＥＳＳ −回路図 図５１及び図５２ ＣＯＤＥ ＡＰＰＥＮＤ
ＩＸ８，９，１０。 これらの回路はＲＯＷ ＲＥＤＵＮＤＡＮＣＹのＲＲＡ
回路と同じである。ＣＲＲＡ及びＣＲＣＡはカラム冗長
アドレスをプログラムするのに使用され、ここでＣＲＣ
ＡはカラムＣＡ２〜ＣＡ９をプログラムしＣＲＲＡはア
レイブロック識別のためのＲＡ８〜ＲＡ１０のプログラ
ムに使用される。冗長度プログラミングは回路内のフュ
ーズを切って行われる。プログラミングの説明について
はロー冗長ＲＲＡ回路を参照されたい。これらの冗長ア
ドレスはＣＲＤＳＰＩパルスが回路へ伝播されるパワー
アップシーケンス中はラッチされる。ラッチされたアド
レスにより冗長デコーダへ出力されるアドレス出力信号
の値が決定される。

【００８８】ＣＲＤＥＣ＿−ＣＯＬＵＭＮ ＲＥＤＵＮ
ＤＡＮＣＹ ＤＥＣＯＤＥＲ ＣＲＤＥＣＥ−ＣＯＬＵＭＮ ＲＥＤＵＮＤＡＣＹ Ｄ
ＥＣＯＤＥＲ ＥＮＡＢＬＥ −回路図 図５３及び図５４ デバイス内には１２個のＣＲＤＥＣ回路がある。ＣＲＤ
ＥＣ＿はＣＲＣ反転Ａ及びＣＲＲＡから発生されるアド
レスをデコードして入力アドレスが冗長カラムアドレス
であるかどうかを決定する。これらの各デコーダは１個
のＣＲＤＥＣ回路を付随している。ＣＲＤＥＣをイネー
ブルするために、その対応するＣＲＤＥＣフューズが切
られる。ＣＲＤＥＣ回路はＣＲＲＡ，ＣＲＣＡ及びＲＲ
Ａ回路と同様に作動する。パワーアップ中にノードＮ１
はローとされる。そのフューズが切れると、Ｎ１はロー
レベルにとどまる。さもなくば、ＭＰ１がそれをハイへ
戻す。これにより、フューズが切れるとＣＲＤＥＣＥＵ
Ｖは論理｀１´となりさもなくば論理｀０´となる。論
理｀１´はその対応するデコーダがイネーブルされるこ
とを知らせる。ＣＲＤＥＣＥＵＶは各ＣＲＲＡ及びＣＲ
ＣＡからの出力と共に冗長デコーダＣＲＤＥＣ＿の入力
を形成する。これらの信号は最初に｀ＮＡＮＤ´ゲート
に結合され、続いて｀ＮＯＲ´ゲートに結合される。最
後に、これらはコントロール信号、ＣＬＥＮと結合され
る。ＣＬＥＮはローデコーディングの完了時にデコーデ
ィングを励起するコントロール信号として作用する。ま
たそれにより、デコーダ出力はプリチャージサイクル中
は常にイナクティブハイとされる。

【００８９】ＣＲＹ−ＣＯＬＵＭＮ ＲＥＤＵＮＤＡＮ
ＣＹ Ｙ ＦＡＣＴＯＲ −回路図 図５５ ＣＲＹ回路には２つの目的がある。第１に冗長デコーダ
を分類して利用可能な物理的冗長カラムにより識別す
る。第２に、デコーダ出力のドライビングケーパビリテ
ィが低いためそれらをバッファする。４つの冗長デコー
ダ出力を結合してＣＰＵ信号を発生する。４個のデコー
ダのいずれか１個がアクティブである限り、出力ＣＲＹ
Ｕはハイとされる。１２個のデコーダがあるため、３個
のＣＲＹ回路から３個のＣＲＹＵ信号が発生される。各
ＣＲＹＵ信号が４象限の各バンクから一対の冗長センス
アンプを識別し、その一方はセンスアンプバンクの偶Ｇ
ＬＯＢＡＬ Ｉ／Ｏ線へ行き他方は奇ＧＬＯＢＡＬ線へ
行く。従って、ＣＲＹは物理的冗長カラムの部分選定を
行う。デコーダ出力はインバータを介してバッファされ
駆動能力を高める。

【００９０】ＣＲＳＳ−ＣＯＬＵＭＮ ＲＥＤＵＮＤＡ
ＣＹ ＳＥＧＭＥＮＴ ＳＥＬＥＣＴ −回路図 図５６ デバイスには２つのＣＲＳＳ回路がある。前記したよう
に、各センスアンプバンクには偶ＧＬＯＢＡＬ Ｉ／Ｏ
と奇ＧＬＯＢＡＬ Ｉ／Ｏへの２つのデータパスがあ
る。正規のカラムアドレッシング中に、セレクトされた
センスアンプバンクは偶及び奇のＧＬＯＢＡＬ Ｉ／Ｏ
線へ伝播する２組のデータを有している。２カラムから
のこれら２組のデータはＣＡ１１〜ＣＡ２及びＣＡ０に
よりセレクトされる。ＣＲＳＳによりこれら２カラムの
いずれか一方の置換が選定可能とされる。また、同じセ
ンスアンプバンクのこれら２カラムは同時に置換するこ
とができる。

【００９１】ＣＲＳＳはゲートの１２入力｀ＮＯＲ´構
造である。その入力はＣＲＹ回路から到来する。カラム
冗長度プログラミングにおいて、カラムＣＡ９〜ＣＡ２
が偶ＧＬＯＢＡＬ Ｉ／Ｏを有するカラムをセレクトす
ると、ＣＲＳＳ０内のそのデコーダアドレスに対するそ
の対応するフューズは切れることはない。従って、選定
されると、アクティブなカラム冗長デコーダのノードＮ
５はハイとされアクティブＣＲＳＳ０＿及びＣＲＳＳ０
出力を発生する。同時に、奇ＧＬＯＢＡＬ Ｉ／Ｏを有
する他のカラムが冗長カラムであると表示することは望
ましくない。そのため、ＣＲＳＳ１内の対応するデコー
ダ信号に対するフューズが切られる。

【００９２】奇ＧＬＯＢＡＬ Ｉ／Ｏを有するカラムの
みをセレクトする場合には、ＣＲＳＳ１内のフューズは
切られずＣＲＳＳ０内のフューズが切られる。しかしな
がら両カラムを冗長カラムとしたい場合には、これら２
回路の対応する両フューズが切られないままとされる。
｀ＮＯＲ´ゲートの全入力のプルダウントランジスタが
ＣＲＤＰＣ信号により制御される。プリチャージサイク
ルでは、全入力が接地される。アクティブサイクルで
は、ＣＲＤＰＣが１．５Ｖ〜１．６Ｖの領域へバイアス
される。これはフューズを切られた入力をプリチャージ
されたローレベルに保つためである。ここでは、フュー
ズが切られていないハイ入力は接地しないことを考慮し
て選定バイアスが行われる。

【００９３】ＣＲＱＳ−ＣＯＬＵＭＮ ＲＥＤＵＮＤＡ
ＣＹ ＱＵＡＤＲＡＮＴ ＳＥＬＥＣＴ −回路図 図５７ ＣＲＱＳの目的は冗長カラムの属する象限を識別するこ
とである。デバイスには４つのＣＲＱＳ回路がある。各
ＣＲＱＳは一象限を表わす。ＣＲＱＳ回路内のプログラ
ミングは互いに独立しており、こうして１個の冗長デコ
ーダにより一つ以上の象限で同じカラムアドレスをプロ
グラムすることができる。

【００９４】ＣＲＱＳ回路は基本的にはＣＲＳＳ構造と
同じである。それはＣＲＤＰＣをプリチャージ信号とし
た１２入力｀ＮＯＲ´ゲートを有している。ＣＲＰＰＣ
及びプルダウントランジスタはＣＲＳＳの場合と同じ目
的を果す。｀ＮＯＲ´ゲートへの入力はＣＲＹからのバ
ッファされた出力である。プリチャージ時には、ＣＲＳ
Ｓの場合と同じ高電流の問題があり、ＣＲＳＳの場合と
同じ対策がなされる。冗長度プラグラミング時に、所望
アドレスの出力に対応するフューズは切られずに冗長カ
ラムがある象限に属することを表示する。冗長カラムが
特定象限に属さぬことを表示するために、デコーダ出力
のフューズはそのＣＲＱＳに対して切られる。正規のセ
レクト信号、ＣＲＱＳ＿Ｑ及びＣＲＱＳＱの他に、もう
一つの信号が発生される。これはＤＦＴ ＣＯＬＵＭＮ
ＲＥＤＵＮＤＡＮＣＹ ＲＯＷ ＣＡＬＬに使用され
る。

【００９５】ＣＲＹＳ−ＣＯＬＵＭＮ ＲＥＤＵＮＤＡ
ＮＣＹ ＳＥＬＥＣＴ −回路図 図５８ ＣＯＤＥ ＡＰＰＥＮＤＩＸ１１ この回路は冗長アドレスの最終デコーディングを行い冗
長センスアンプ転送ゲートを励起してそのデータをＧＬ
ＯＢＡＬ Ｉ／Ｏ線を介して伝播する。４個のセンスア
ンプではなくアレイブロック内の２個のセンスアンプを
励起する点を除けば、出力信号はＹＤＥＣ回路からのＹ
ＳＥＬ信号と同等である。

【００９６】ＣＬＩＯＳ−ＣＯＬＵＭＮ ＲＥＤＵＮＤ
ＡＮＣＹ Ｉ／Ｏ ＳＥＬＥＣＴ −回路図 図５９ 前記したように、各センスアンプバンクに対して奇偶の
ＧＬＯＢＡＬ Ｉ／Ｏ線がある。偶もしくは奇の冗長セ
ンスアンプの励起はＣＲＳＳ０及びＣＲＳＳ１回路のプ
ログラミングに依存する。しかしながらこのプログラミ
ングにより冗長センスアンプは単に励起されてその各Ｇ
ＬＯＢＡＬ Ｉ／Ｏ線へデータを伝播するにすぎないこ
とをお判り願いたい。アレイブロック内の正規のセンス
アンプ動作は中断されず、データは正規のセンスアンプ
バンクからＧＬＯＢＡＬ Ｉ／Ｏ線へ伝播する。ＣＲＩ
ＯＳはどのデータセットが実際にＧＬＯＢＡＬ Ｉ／Ｏ
線へ通されているかの選定を行う。４つのＣＲＩＯＳ回
路があり、各がアレイの一象限をコントロールする。Ｃ
ＲＩＯＳはＣＲＳＳ０及びＣＲＳＳ１信号を取り出して
ＣＲＱＳＱと結合させ多重化信号ＣＲＩＯＳＪＫ０及び
ＣＲＩＯＳＪＫ１を発生する。ＣＲＩＯＳＪＫ０は偶Ｇ
ＬＯＢＡＬ Ｉ／Ｏ線をセレクトするのに使用されＣＲ
ＩＯＳＪＫ１は奇ＧＬＯＢＡＬ Ｉ／Ｏ線に使用され
る。

【００９７】ＣＲＤＰＣ−ＣＯＬＵＭＮ ＤＥＬＡＹ
ＲＥＤＵＮＤＡＮＣＹ ＰＲＥＣＨＡＲＧＥ −回路図 図６０ ＣＲＤＤＰＣは定出力１．５〜１．６Ｖを発生する。こ
の出力はＣＲＳＳ及びＣＲＱＳ内のプルダウントランジ
スタを調整するのに使用される。電流を最少限とするた
めに、アクティブサイクル、すなわちアクティブＣＬＥ
ＮもしくはアクティブＲＬ１＿、中のみ定電圧レベルが
発生する。ＲＬ１＿は調整値への出力の早期設定を行
い、ＣＬＥＮはＲＬ１＿がイナクティブ状態となった後
ある遅延期間だけそれを維持する。

【００９８】ＣＲＤＳＰ−ＣＯＬＵＭＮ ＲＥＤＵＮＤ
ＡＮＣＹ ＤＥＣＯＤＥＲ ＳＥＴＰＵＬＳＥ −回路図 図６１ この回路は基本的にはロー冗長、ＲＲＤＳＰ回路と同じ
であり、回路内で４個のパルスが発生される。これらは
ＣＲＲＡ及びＣＲＣＡ回路においてカラムアドレスラッ
チングに使用される。パルスはＲＲＤＳＰからのＣＲＤ
ＳＴ信号により、すなわち全ロー冗長アドレスがラッチ
された後に、トリガされる。

【００９９】ＩＮＰＵＴ／ＯＵＴＰＵＴ ＣＩＲＣＵＩ
Ｔ ＣＡＴＤ−ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ ＴＲＡＮＳ
ＩＴＩＯＮ ＤＥＴＥＣＴＯＲ −回路図 図６２ 名称からお判りのように、この回路はカラムアドレスの
変化を検出する。これらの回路は９つある。それらはア
ドレスＣＡ２〜ＣＡ９及びＣＬＥＮ＿信号の変化を検出
する。ＣＡＴＤの目的はＩ／Ｏ線へダンプされる新しい
データセットがある場合は常に適切な初期化を行うこと
をデバイスに知らせることである。またこれによりデバ
イスは｀ＥＮＨＡＮＣＥＤ ＰＡＧＥ´モードで作動可
能とされる、すなわちカラムアドレスが変化すると新し
いデータセットが伝播される前にＩ／Ｏ線はアイドル状
態へプリセットされる。

【０１００】ＣＡ２〜ＣＡ９だけが使用されることをお
判り願いたい。ＣＡ１０，ＣＡ１１，ＣＡ１１及びＣＡ
０は象限及びＩ／Ｏ線の選定に使用されるアドレス線で
あるために必要とされない。ＣＡ２〜ＣＡ９がカラムフ
ァクタを決定してＹセレクトを励起するアドレスであ
る。こうして、これらがＩ／Ｏ線へデータを伝播させる
カラムセットをセレクトする。ＣＬＥＮ＿については、
この信号はカラムアドレスとしての外部アドレスの伝播
のタイミングをとる。こうして、この信号の励起により
カラムアドレスの受け入れ及びＩ／Ｏ線を介したカラム
データの伝播が開始される。従って、適切なプリセット
を行うにはＣＬＥＮ＿の遷移を検出する必要がある。

【０１０１】｀ＰＡＧＥ´モード動作において、Ｉ／Ｏ
線を介したアクティブデータの伝播はＣＬＥＮ＿遷移の
検出により開始される。カラムアドレスが変化する時は
常に次のデータセットはＰＡＧＥＤとすることができ
る。ＣＡＴＤ回路については、２つの特殊な複合ゲート
からなっている。特殊ゲートは２つのｐ−ｃｈゲート及
び２つのｎ−ｃｈゲートのトーテムポールである。複合
ゲートの頂部ｐ−ｃｈは他の複合ゲートの底部ｎ−ｃｈ
へ接続され、ｐ−ｃｈのゲートはインバータを介して接
続されている。回路の性能についてはＡＰＰＥＮＤＩＸ
１５に記載されている。遅延ジェネレータＳＤ１及びＳ
Ｄ２はハイからローへの遷移に対する遅延だけであるこ
とをお判り願いたい。

【０１０２】ＣＬＳＵＭ−ＣＯＬＵＭＮ ＬＯＧＩＣ
ＳＵＭＭＡＴＩＯＮ −回路図 図６３ ＣＬＳＵＭは全てのＣＡＴＤ出力を一緒に結合してＣＡ
ＴＤの項で述べたプリセット及び初期化条件のために、
デバイスが使用する１組の信号を与える。発生する第１
の信号はＡＴＤＯＰ＿であり、これは全てのＣＡＴＤ出
力の単なる結合にすぎずＣＡＴＤと同じ極性を有してい
る。ＡＴＤＯＰ信号はＣＬＳＵＭＤＲ回路において反転
され４つの別々のＡＴＤＰ信号へバッファされる。ＡＴ
ＤＯパルスはＩＯＣＬＭＰ回路内のＬＯＣＡＬ Ｉ／Ｏ
線を初期化するのに使用される。ＡＴＤ１Ｐ＿信号は全
てのＣＡＴＤ信号及びＣＬＥＮ＿を結合して発生され
る。次にＡＴＤ１Ｐ信号はＣＬＳＵＭＤＲ回路において
反転され４つの別々の信号へバッファされる。

【０１０３】ＡＴＤ１信号はプリチャージサイクル中は
論理｀１´レベルにあり、ＡＴＤＯパルスの降下縁によ
りローレベルへフリップする。ＰＡＧＥモード中は、任
意のカラムアドレス、ＣＡ２〜ＣＡ９、の遷移によりも
う一つのＡＴＤＯパルスが発生する。これによりＡＴＤ
Ｏパルスよりも２ｎＳ長いＡＴＤ１パルスが発生する。
ＡＴＤ１信号はＬＯＣＡＬ Ｉ／Ｏ ＡＭＰ回路を介し
たデータ増幅をコントロールする。

【０１０４】発生される最後の信号はＳＴＰＨ信号であ
る。ゲートされたＣＡＴＤ信号はそのパルスの後縁にお
いてＳＴＰＨを論理｀０´から論理｀１´へトリガす
る。ＳＴＰＨはトリガされると、プリチャージにおいて
リセットされるまでラッチされる。そうすることによ
り、それはアクティビティのインタロックとして作用
し、｀Ｔ´信号の停止はＩ／Ｏ線初期化の完了後にしか
生じない。これはＩ／Ｏ初期化によりセンシング動作が
中断されるのを回避するためである。その他に、｀ＰＡ
ＧＥ´モード中にＩ／Ｏパスへダンプされる新しいデー
タがあればセンスアンプがアイソレートされる。

【０１０５】ＣＬＲＳＵＭＤＲ−ＣＯＬＵＭＮ ＬＯＧ
ＩＣ ＤＲＩＶＥＲ −回路図 図６４ ＣＬＵＳＭＤＲ回路はＡＴＤ０Ｐ＿及びＡＴＤ２Ｐ＿信
号を取り入れて各々を反転させ４つの別々のＡＴＤ０及
びＡＴＤ２信号へバッファする。各信号からの４つの出
力は４アレイ象限へ行き、それが作用する象限に近接配
置される。これらの信号の目的はＣＬＳＵＭの項に記載
されている。

【０１０６】ＱＤＤＥＣ −ＱＵＡＤＲＡＮＴ
ＳＥＬＥＣＴ ＱＤＤＥＣ＿ＣＯＤＥ−ＱＵＡＤＲＡＮＴ ＳＥＬＥＣ
Ｔ ＣＯＤＥ −回路図 図６５ ＡＰＰＥＮＤＩＸ＿１２＿ ＱＤＤＥＣはアクティブ象限選定のデコーディングを行
う。ＱＤＤＥＣ＿ＣＯＤＥはデコーディング回路を示
す。デバイス内に４本のＤＡＴＡ ＬＩＮＥがあり、各
々が象限を表わす。アドレスＣＡ１０〜ＣＡ１１がデコ
ーディングに使用される。Ｘ１デバイスでは、４本のＤ
ＡＴＡ ＬＩＮＥの１本だけがアクティブであり、Ｘ４
デバイスでは４本のＤＡＴＡ ＬＩＮＥ全部がバリッド
データによりアクティブである。Ｘ４の動作においてＣ
ＬＸ４信号によりパスゲートＣＰＧＬ２がディセーブル
され、アドレスデコーディングをマスクオフする。ＣＬ
Ｘ４はノードＮ６〜ＮＰ１をプルアップすることにより
４つのＱＤＤＥＣ全部をイネーブルする。デバイスがＤ
ＦＴ Ｘ１６もしくはＸ３２モードにあれば、デバイス
のタイプに無関係に４本のＤＡＴＡ ＬＩＮＥ全部が励
起される。ＤＦＴ信号ＴＬ１６及びＴＬ３２＿がパスゲ
ートＣＰＧＬ２を遮断してノードＮ７〜ＭＰ２をプルア
ップする。

【０１０７】Ｘ４デバイスについては、｀ＷＲＩＴＥ
ＰＥＲ ＢＩＴ´動作がある。この動作によりユーザに
はマスクオフされる象限をセレクトするオプションが与
えられる、すなわちライトサイクル中にその象限へデー
タは書き込まれない。この動作において、その象限をマ
スクオフする場合にはＷＭＢＱ信号は論理｀０´であ
り、さもなくば論理｀１´である。この論理｀０´によ
りパスゲートＣＰＧＬ２が遮断され且つＭＮ２及びＭＮ
１を介してノードＮ７をローとすることにより出力がデ
ィーセーブルされる。ＤＦＴ信号によりコントロールさ
れるＭＮ１を有することにより、それはインターロック
として作用する、すなわち｀ＷＲＩＴＥＰＥＲ ＢＩＴ
´は、非ＤＦＴモードのみで作動することをお判り願い
たい。アクティブ象限をデコードする主動作の他に、Ｑ
ＤＤＥＣは２Ｋ ＲＥＦＲＥＳＨ，Ｘ４デバイスでＩ／
Ｏ線デコーディングに必要な他の２つの信号を発生す
る。２つの信号はＴＷＯＫＡＤＱ及びＦＯＵＲＫＡＤＱ
である。これらの信号はＣＬＸ４及びＴＷＯＫＲＥＦを
結合して発生される。アクティブＴＷＯＫＡＤＱ信号は
２Ｋリフレッシュモードで作動するＸ４デバイスを表わ
す。アクティブＦＯＵＲＫＡＤＱは全てのＸ１デバイス
もしくは４Ｋリフレッシュを有する１個のみのＸ４デバ
イスを表わす。 ＧＡＳＥＬＥ−ＧＬＯＢＡＬ ＡＭＰＬＩＦＩＥＲ Ｓ
ＥＬＥＣＴ ＥＮＤ ＧＡＳＥＬ −ＧＬＯＢＡＬ ＡＭＰＬＩＦＩＥＲ Ｓ
ＥＬＥＣＴ −回路図 図６６、図６７ −ＡＰＰＥＮＤＩＸ１３及び１４ 一つの象限には８本のＧＬＯＢＡＬ Ｉ／Ｏ線がある。
正規のリード動作では、８本のデータ線の１線だけがセ
レクトされ象限ＤＡＴＡ ＬＩＮＥへのデータ伝播を行
うことができる。正規のライトサイクルでは、象限ＤＡ
ＴＡ ＬＩＮＥ上のライトデータは１本のＧＬＯＢＡＬ
Ｉ／Ｏ線へ伝播される。この選定はＧＡＳＥＬ及びＧ
ＡＳＥＬＥにより行われる。一象限内に４つのＧＡＳＥ
ＬＥ及び４つのＧＡＳＥＬ回路がある。その各々が励起
される８本のＧＬＯＢＡＬ Ｉ／Ｏ線の１本をセレクト
するのに使用される。単に８中１の選定を行うだけでな
く、これらの回路はＱＤＤＥＣ＿信号を使用してアクテ
ィブ象限のＧＬＯＢＡＬＩ／Ｏ線のみを励起するのに使
用される。

【０１０８】ＧＬＯＢＡＬ Ｉ／Ｏ線がＧＡＳＥＬ Ａ
ＮＤ ＧＡＳＥＬＥへ分類される方法は次のようであ
る。 ＧＡＳＥＬＥ−ＧＬＯＢＡＬ Ｉ／Ｏ＃０，１，４＆
５，すなわちＥＮＤ Ｉ／Ｏ線 ＧＡＳＥＬ −ＧＬＯＢＡＬ Ｉ／Ｏ＃２，３，６＆
７，すなわちＮｏｒｍａｌ Ｉ／Ｏ線 前記２種のデコーディングを必要とするのは、エンドＧ
ＬＯＢＡＬ Ｉ／Ｏ線（＃０，１，４＆５）が他の４本
のＧＬＯＢＡＬ Ｉ／Ｏ線に較べてより複雑なデコーデ
ィングを必要とするためである。正規ＧＬＯＢＡＬ Ｉ
／Ｏ線については、アドレスＲＡ１１は論理ハイもしく
は論理ローであることをお判り願いたい。しかしながら
エンドＧＬＯＢＡＬ Ｉ／Ｏ線については、デコーディ
ング回路はグローバルＩ／Ｏ選定に対して論理ハイ（Ｒ
Ａ１１）及び論理ロー（ＲＡ＿１１）の両方を必要とす
る。

【０１０９】以上の説明に関して更に以下の項を開示す
る。 （１） メモリデバイスにおいて、該メモリデバイスは
行列配置されたメモリセル及び欠陥ローと置換されるメ
モリセルの冗長ローを有する複数のメモリアレイと、メ
モリセルから情報を読み取り且つメモリセルへ情報を書
き込むサポート回路を具備し、サポート回路はメモリセ
ルの欠陥ローのアドレスに応答してメモリセルの欠陥ロ
ーを有するメモリアレイ内のみのメモリセルの冗長ロー
を選定するロー冗長回路を含む、メモリデバイス。

【０１１０】（２） 第（１）項記載のメモリデバイス
において、ロー冗長回路は欠陥ローアドレスを保持する
ようにプログラマブルで且つメモリセルの欠陥ローを含
むメモリアレイを識別する情報を保持するようにプログ
ラマブルな２段プログラマブルロー冗長デコーダを含
む、メモリデバイス。

【０１１１】（３） メモリデバイスにおいて、該メモ
リデバイスは行列配置されたメモリセル及び欠陥カラム
と置換されるメモリセルの冗長カラムを有する複数のメ
モリアレイと、メモリセルの欠陥カラムのアドレスに応
答してメモリセルの欠陥カラムを有するメモリアレイ内
のみのメモリセルの冗長カラムを選定するカラム冗長回
路を具備するメモリデバイス。

【０１１２】（４） 第（３）項記載のメモリデバイス
において、カラム冗長回路は欠陥カラムアドレスを保持
するようにプログラマブルで且つメモリセルの欠陥カラ
ムを含むメモリアレイを識別する情報を保持するように
プログラマブルな２段プログラマブルカラム冗長デコー
ダを含む、メモリデバイス。

【０１１３】（５） 第（１）項もしくは第（２）項記
載のメモリデバイスにおいて、該デバイスは欠陥ローの
アドレスを保持し、ローアドレスを受信し且つ冗長ロー
デコーダ信号及び冗長ローファクター信号を発生する第
１の冗長デコーダと、欠陥ローを含むアレイの位置を保
持し、冗長ローデコード信号を受信してアレイ選定信号
を発生する第２の冗長デコーダと、第１の冗長レコーダ
の冗長ローファクターイネーブル信号、第２の冗長デコ
ーダのアレイ選定信号及びメモリセルの冗長ローに接続
されメモリセルの欠陥ローを有するメモリアレイ内のメ
モリセルの選定された冗長ローをイネーブルする冗長イ
ネーブラー回路を含む、メモリデバイス。

【０１１４】（６） 第（３）項もしくは第（４）項記
載のメモリデバイスにおいて、該メモリデバイスは欠陥
カラムのアドレスを保持し、カラムアドレスを受信して
冗長カラムデコード信号及び冗長カラムファクター信号
を発生するようにプログラマブルな第１の冗長デコーダ
と、欠陥カラムを含むアレイの位置を保持し、冗長カラ
ムデコード信号を受信してアレイ選定信号を発生するよ
うにプログラマブルな第２の冗長デコーダと、第１の冗
長デコーダの冗長カラムファクターイネーブル信号、第
２の冗長デコーダのアレイ選定信号及びメモリセルの冗
長カラムへ接続されメモリセルの欠陥カラムを有するメ
モリアレイ内のメモリセルの選定された冗長カラムをイ
ネーブルする冗長イネーブラー回路を含む、メモリデバ
イス。

【０１１５】（７） 前記いずれかの項記載のメモリデ
バイスにおいて、ロー冗長回路及びカラム冗長回路の両
方を含むメモリデバイス。

【０１１６】（８） 前記いずれの項記載のメモリデバ
イスにおいて、該デバイスはダイナミックランダムアク
セスメモリであるメモリデバイス。

【０１１７】（９） １個よりも多くのメモリアレイを
有する半導体メモリデバイス内の欠陥メモリセルを修復
する方法において、該方法は欠陥メモリセルのアドレス
により第１の回路をプログラミングし、欠陥メモリセル
を有するメモリアレイの位置により第２の回路をプログ
ラミングし、欠陥メモリセルのアドレス受信時に欠陥メ
モリセルを有するメモリアレイ内の冗長メモリセルを選
定するステップからなる、欠陥メモリセル修復方法。

【０１１８】（１０） 第（９）項記載の方法におい
て、欠陥メモリセルは欠陥ローメモリセルであり冗長メ
モリセルは冗長ローメモリセルである、欠陥メモリセル
修復方法。

【０１１９】（１１） 第（９）項記載の方法におい
て、欠陥メモリセルは欠陥カラムセルであり冗長メモリ
セルは冗長カラムメモリセルである、欠陥メモリセル修
復方法。

【０１２０】（１２） 半導体メモリデバイス用２段冗
長デコーディング回路が開示される。冗長ローデコーダ
は欠陥ローのアドレスを保持するようにプログラマブル
で、且つローアドレスを受信して冗長ローデコード信号
及び冗長ローファクターイネーブル信号を発生する第１
の冗長デコーダを有する２段デコーダである。第２の冗
長デコーダは欠陥ローを含むアレイの位置を保持するよ
うにプログラマブルである。それは冗長ローデコード信
号を受信してアレイ選定信号を発生する。メモリセルの
冗長ローに接続され冗長ローファクターイネーブル信号
及びアレイ選定信号に応答する第３のイネーブラー段を
付加してメモリセルの欠陥ローを含むメモリアレイのメ
モリセルの選定された冗長ローをイネーブルすることが
できる。冗長カラムデコーダは欠陥カラムのアドレスを
保持するようにプログラムすることができる。それはカ
ラムアドレスを受信して冗長カラムデコード信号及び冗
長カラムファクターイネーブル信号を発生する。第２の
冗長デコーダは欠陥カラムを含むアレイの位置を保持す
るようにプログラムすることができる。それは冗長カラ
ムデコード信号を受信してアレイ選定信号を発生する。
メモリセルの冗長カラムに接続され冗長カラムファクタ
ーイネーブル信号及びアレイ選定信号に応答する第３の
イネーブラー段を付加することによりメモリセルの欠陥
カラムを含むメモリアレイのメモリセルの選定された冗
長カラムをイネーブルすることができる。このデコーデ
ィング回路は修復を要するメモリ部分をユニークに識別
して、利用可能な冗長メモリセルを一層効率的に使用す
る。

【０１２１】付録Ａ１はＲｏｗ Ｆａｃｔｏｒコードテ
ーブルを示す。Ｒｏｗ ＦａｃｔｏｒコードはＲＦ信号
及びＲＡＸ，ＲＡＷ信号間の関連を示す。ＲＦＲ信号は
回路１６の１２例の出力である。

【０１２２】付録２はＲｏｗ Ｄｅｃｏｄｅｒ Ｄｒｉ
ｖｅｒコードを示す。回路１９に示すＲｏｗ Ｄｅｃｏ
ｄｅｒドライバ回路は回路の４象限の各々で３２回使用
される。付録Ａ２に示すＲＤＤＲ＿ＣＯＤＥテーブルは
出力信号ＲＤＪ０Ｋ０〜ＲＤＪ７Ｋ３と各象限内の信号
間の関係を説明する。

【０１２３】付録３及び４は２つのテーブル内のＲｏｗ
Ｒｅｄｕｎｄａｎｃｙ Ａｄｄｒｅｓｓコードを示
し、その第１はＲＲＡ ＣＯＤＥ１とラベルされ第２は
ＲＲＡ＿ＣＯＤＥ２とラベルされている。回路２２すな
わちＲｏｗ Ｒｅｄｕｎｄａｎｃｙ Ａｄｄｒｅｓｓ回
路はチップ内で１２０回使用される。それぞれ付録Ａ５
及びＡ７に示すテーブルＲＲＡ＿ＣＯＤＥ１及びＲＲＱ
Ａ＿ＣＯＤＥ２はＲＲＡ回路の１２０例をチツプ内でど
のように使用してＲＲＡＯ＿ＲＲＡ１１９出力信号を発
生するかを示す。

【０１２４】付録５はＢａｎｋ Ｓｅｌｅｃｔコードを
示す。Ｂａｎｋ ＳｅｌｅｃｔコードはＢＮＫＳＬ回
路、回路３５、の１５例をどのように使用して各象限に
対する１６のユニークな出力を生成するかを示す。

【０１２５】付録６はＳｅｎｓｅ Ａｍｐｌｉｆｉｅｒ
コードを示す。ＳＡ回路、回路４１、は各象限で７，６
８０回使用される。ＳＡ＿ＣＯＤＥテーブルはＳＡ回路
のこれらの例の接続を示す。

【０１２６】付録７はＣｏｌｕｍｎ Ｆａｃｔｏｒコー
ドを示す。Ｃｏｌｕｍｎ Ｆａｃｔｏｒコードはどのよ
うに１６のＣｏｌｕｍｎ Ｆａｃｔｏｒ回路を使用する
かを示す。これらはカラムフアクター回路ＣＦ０７、回
路４６、の８例及びカラムフアクター回路ＣＦ８１５、
回路４８、の８例である。付録Ａ７に示すＣＦ＿ＣＯＤ
Ｅテーブルはこれら１６回路の接続を示す。

【０１２７】付録８はＣｏｌｕｍｎ Ｒｅｄｕｎｄａｎ
ｃｙ Ｒｏｗ Ａｄｄｒｅｓｓ Ｃｏｄｅテーブルを示
す。Ｃｏｌｕｍｎ Ｒｅｄｕｎｄａｎｃｙ Ｒｏｗ Ａ
ｄｄｒｅｓｓ Ｃｏｄｅテーブルは図５１に示すＣＲＲ
Ａ回路をＤＲＡＭ内でどのように使用するかを示す。Ｃ
ＲＲＡ回路はＤＲＡＭ内で３６回使用され、付録第８頁
に示すＣＲＲＡ＿ＣＯＤＥテーブルは回路の３６例の詳
細接続を示す。

【０１２８】付録９及び１０はＣＲＣＡ＿ＣＯＤＥテー
ブルを示す。図５２に示すＣｏｌｕｍｎ Ｒｅｄｕｎｄ
ａｎｃｙ Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ回路はＤＲＡ
Ｍ内で９６回使用される。付録第９頁及び第１０頁のテ
ーブルは９６回のＣＲＣＡ回路の詳細接続を示す。

【０１２９】付録１１はＣＲＹＳ＿ＣＯＤＥテーブルを
示す。図５８に示すＣＲＹＳ回路はＤＲＡＭ内で２４回
使用される。付録第Ａ１１頁に示すＣＲＹＳ＿ＣＯＤＥ
テーブルは２４回のＣＲＹＳ回路の詳細接続を示す。

【０１３０】付録１２はＱｕａｄｒａｎｔ Ｓｅｌｅｃ
ｔコードを示す。ＱｕａｄｒａｎｔＳｅｌｅｃｔコード
はアクティブ象限選定用デコーディング回路を示す。象
限選定回路を回路６５に示す。ＱＤＤＥＣ＿ＣＯＤＥテ
ーブルを参照すれば回路６５に従って４象限のいずれが
現在選定されている象限であるかを決定することができ
る。

【０１３１】付録１３及び１４はそれぞれＧｌｏｂａｌ
Ａｍｐｌｉｆｉｅｒ Ｓｅｌｅｃｔ Ｅｎｄ回路及び
Ｇｌｏｂａｌ Ａｍｐｌｉｆｉｅｒ Ｓｅｌｅｃｔ回路
のコードを示す。Ｇｌｏｂａｌ Ａｍｐｌｉｆｉｅｒ
Ｓｅｌｅｃｔ回路は８つのコードの中の一つを実施す
る。付録に示すコードは回路図６６，６７と組み合せて
どのようにデコーディングが行われるかを示す。次に実
施例の動作について詳細に説明する。

【表３】

【表４】

【表５】

【表６】

【表７】

【表８】

【表９】

【表１０】

【表１１】

【表１２】

【表１３】

【表１４】

【表１５】

【表１６】

【表１７】

【図面の簡単な説明】

【図１】本発明の実施例を組み込んだ１６ＭＢダイナミ
ックランダムアクセスメモリチップを示すブロックレベ
ル図。

【図２】パッケージメモリチップのピン配置を示す平面
図。

【図３】封止剤を透明としたパッケージメモリチップの
３次元図。

【図４】図３の組立図。

【図５】図３の断面図。

【図６】メモリチップのボンドパッド配置を示す平面
図。

【図７】メモリアレイの一部を示す平面図。

【図８】メモリアレイの一部を示す断面図。

【図９】図８の断面図の側面図。

【図１０】ＣＬ１、すなわちカラム論理回路を示す図。

【図１１】ＲＢＣ、すなわちＲａｓ Ｂｅｆｏｒｅ Ｃ
ａｓ回路を示す図。

【図１２】ＲＢＣ＿ＲＥＳＥＴ回路、すなわちＲａｓ
Ｂｅｆｏｒｅ Ｃａｓ Ｒｅｓｅｔ回路を示す図。

【図１３】ＰＡＤＡＢＵＦ、すなわちＰａｄ Ａｄｄｒ
ｅｓｓ Ｂｕｆｆｅｒ回路を示す図。

【図１４】ＲＡＤＲ、すなわちＲｏｗ Ａｄｄｒｅｓｓ
Ｄｒｉｖｅｒ回路を示す図。

【図１５】ＢＩＴＣＯＵＮＴ、すなわちＢｉｔ Ｃｏｕ
ｎｔ回路を示す図。

【図１６】ＲＦ、すなわちＲｏｗ Ｆａｃｔｏｒ 回路
を示す図。コードは付録Ａ１。

【図１７】ＲＬＥＮ＿、すなわちＲｏｗ Ｌｏｇｉｃ
Ｅｎａｂｌｅ回路を示す図。

【図１８】ＲＬＸＨ、すなわちＲｏｗ Ｌｏｇｉｃ Ｘ
（Ｗｏｒｄ）Ｈｉｇｈ回路を示す図。

【図１９】ＲＤＤＲ、すなわちＲｏｗ Ｄｅｃｏｄｅｒ
Ｄｒｉｖｅｒ回路を示す図。コードは付録Ａ３。

【図２０】ＢＮＫＰＣ＿、すなわちＢａｎｋ Ｓｅｌｅ
ｃｔ Ｐｒｅ−ｃｈａｒｇｅ回路を示す図。

【図２１】ＸＤＥＣＭ、すなわちＲｏｗ Ｄｅｃｏｄｅ
ｒ回路を示す図。

【図２２】ＲＲＡ、すなわちＲｏｗ Ｒｅｄｕｎｄａｎ
ｃｙ Ａｄｄｒｅｓｓ回路を示す図。

【図２３】ＲＲＤＥＣ、すなわちＲｏｗ Ｒｅｄｕｎｄ
ａｎｃｙ Ｄｅｃｏｄｅｒ回路を示す図。

【図２４】ＲＲＸ、すなわちＲｏｗ Ｒｅｄｕｎｄａｎ
ｃｙ Ｘ Ｆａｃｔｏｒ回路を示す図。

【図２５】ＲＲＸＥ、すなわちＲｏｗ Ｒｅｄｕｎｄａ
ｎｃｙ Ｘ Ｆａｃｔｏｒ Ｅｍｕｌａｔｏｒ回路を示
す図。

【図２６】ＲＲＱＳ、すなわちＲｏｗ Ｒｅｄｕｎｄａ
ｎｃｙ Ｑｕａｄｒａｎｔ Ｓｅｌｅｃｔ回路を示す
図。

【図２７】ＲＸＤＥＣ、すなわちＲｅｄｕｎｄａｎｃｙ
Ｘ（Ｗｏｒｄ）Ｄｅｃｏｄｅｒ回路を示す図。

【図２８】ＲＲＤＳＰ、すなわちＲｏｗ Ｒｅｄｕｎｄ
ａｎｃｙ回路を示す図。

【図２９】ＲＲＡＴＳＴ、すなわちＲｏｗ Ｒｅｄｕｎ
ｄａｎｃｙ Ａｄｄｒｅｓｓ Ｔｅｓｔ回路を示す図。

【図３０】ＳＤＸＷＤ、すなわちＳｅｎｓｅ Ｃｌｏｃ
ｋ Ｘ−Ｗｏｒｄ Ｄｅｔｅｃｔ回路を示す図。

【図３１】ＳＤＳ１、すなわちＭａｓｔｅｒ Ｓｅｎｓ
ｅ Ｃｌｏｃｋ回路を示す図。

【図３２】ＳＤＳ２、すなわちＳｅｎｓｅ Ｃｌｏｃｋ
−２回路を示す図。

【図３３】ＳＤＳ３、すなわちＳｅｎｓｅ Ｃｌｏｃｋ
−３回路を示す図。

【図３４】ＳＤＳ４、すなわちＳｅｎｓｅ Ｃｌｏｃｋ
−４回路を示す図。

【図３５】ＢＮＫＳＬ、すなわちＢａｎｋ Ｓｅｌｅｃ
ｔ回路を示す図。コードは付録Ａ９。

【図３６】ＢＳＳ＿ＤＲ、すなわちＢａｎｋ Ｓｅｌｅ
ｃｔ Ｄｒｉｖｅｒ回路を示す図。

【図３７】ＬＥＮＤＢＮＫＳＬ、すなわちＬＥＦＴ Ｅ
ＮＤ ＢＡＮＫ ＳＥＬＥＣＴ回路を示す図。

【図３８】ＢＳＳ＿ＤＲを示す図。

【図３９】１１２３４、すなわちＳｅｎｓｅ Ｃｌｏｃ
ｋ１２３４回路を示す図。

【図４０】ＰＣＮＣ、すなわちＰチャージ及びＮチャー
ジ回路を示す図。

【図４１】ＳＡ、すなわちＳｅｎｓｅ Ａｍｐｌｉｆｉ
ｅｒ回路を示す図。コードは付録Ａ１１。

【図４２】ＳＡ＿ＥＮＤ、すなわちＳｅｎｓｅ Ａｍｐ
ｌｉｆｉｅｒ Ｅｎｄ回路を示す図。

【図４３】ＣＡＢＵＦ０１、すなわちＣｏｌｕｍｎ Ａ
ｄｄｒｅｓｓ Ｂｕｆｆｅｒ０１回路を示す図。

【図４４】ＣＡＢＵＦ２９、すなわちＣｏｌｕｍｎ Ａ
ｄｄｒｅｓｓ Ｂｕｆｆｅｒ２９回路を示す図。

【図４５】ＣＬＥＮ、すなわちＣｏｌｕｍｎ Ｌｏｇｉ
ｃ Ｅｎａｂｌｅ回路を示す図。

【図４６】ＣＦ０７、すなわちＣｏｌｕｍｎ Ｆａｃｔ
ｏｒ０，７回路を示す図。コードは付録Ａ１３。

【図４７】ＣＦ０７ＤＲ、すなわちＣｏｌｕｍｎ Ｆａ
ｃｔｏｒ０，７Ｄｒｉｖｅｒ回路を示す図。

【図４８】ＣＦ８１５、すなわちＣｏｌｕｍｎ Ｆａｃ
ｔｏｒ８〜１５回路を示す図。

【図４９】ＹＤＥＣ、すなわちＹ Ｄｅｃｏｄｅｒ回路
を示す図。

【図５０】ＣＲＤＥＣ、すなわちＣｏｌｕｍｎ Ｒｅｄ
ｕｎｄａｎｃｙ Ｃｏｄｅｒ Ｅｎａｂｌｅ回路を示す
図。

【図５１】ＣＲＲＡ、すなわちＣｏｌｕｍｎ Ｒｅｄｕ
ｎｄａｎｃｙ Ｒｏｗ Ａｄｄｒｅｓｓ回路を示す図。
コードは付録Ａ３５。

【図５２】ＣＲＣＡ、すなわちＣｏｌｕｍｎ Ｒｅｄｕ
ｎｄａｎｃｙ Ａｄｄｒｅｓｓ回路を示す図。コードは
付録Ａ３７及びＡ３９。

【図５３】ＣＲＥＤＣ＿、すなわちＣｏｌｕｍｎ Ｒｅ
ｄｕｎｄａｎｃｙ Ｄｅｃｏｄｅｒ回路を示す図。

【図５４】ＣＲＤＥＣ、すなわちＣｏｌｕｍｎ Ｒｅｄ
ｕｎｄａｎｃｙ Ｃｏｄｅｒ Ｅｎａｂｌｅ回路を示す
図。

【図５５】ＣＲＹ、すなわちＣｏｌｕｍｎ Ｒｅｄｕｎ
ｄａｎｃｙ Ｙ Ｆａｃｔｏｒ回路を示す図。コードは
付録Ａ４１。

【図５６】ＣＲＳＳ、すなわちＣｏｌｕｍｎ Ｒｅｄｕ
ｎｄａｎｃｙ ＳｅｇｍｅｎｔＳｅｌｅｃｔ回路を示す
図。

【図５７】ＣＲＲＳ、すなわちＣｏｌｕｍｎ Ｒｅｄｕ
ｎｄａｎｃｙ Ｑｕａｄｒａｎｔ回路を示す図。

【図５８】ＣＲＹＳ、すなわちＣｏｌｕｍｎ Ｒｅｄｕ
ｎｄａｎｃｙ Ｙ Ｓｅｌｅｃｔ回路を示す図。

【図５９】ＣＲＩＯＳ、すなわちＣｏｌｕｍｎ Ｒｅｄ
ｕｎｄａｎｃｙ Ｕ Ｓｅｌｅｃｔ回路を示す図。

【図６０】ＣＲＤＰＣ、すなわちＣｏｌｕｍｎ Ｄｅｌ
ａｙ Ｒｅｄｕｎｄａｎｃｙ Ｐｒｅ−ｃｈａｒｇｅ回
路を示す図。

【図６１】ＣＲＯＳＰ回路を示す図。

【図６２】ＣＡＴＤ、すなわちＣｏｌｕｍｎ Ａｄｄｒ
ｅｓｓ Ｔｒａｎｓｉｏｎ Ｄｅｔｅｃｔｏｒ回路を示
す図。

【図６３】ＣＬＳＵＭ、すなわちＣｏｌｕｍｎ Ｌｏｇ
ｉｃ Ｓｕｍｍａｔｉｏｎ回路を示す図。

【図６４】ＣＬＳＵＭＤＲ、すなわちＣｏｌｕｍｎ Ｓ
ｕｍ Ｌｏｇｉｃ Ｄｒｉｖｅｒ回路を示す図。

【図６５】ＱＤＤＥＣ、すなわちＱｕａｄｒａｎｔ Ｓ
ｅｌｅｃｔ回路を示す図。コードは付録Ａ１５。

【図６６】ＧＡＳＥＣ、すなわちＧｌｏｂａｌ Ａｍｐ
ｌｉｆｉｅｒ Ｓｅｌｅｃｔ Ｅｎｄ回路を示す図。

【図６７】ＧＡＳＥＬ、すなわちＧｌｏｂａｌ Ａｍｐ
ｌｉｆｉｅｒ Ｓｅｌｅｃｔ回路を示す図。

【図６８】１６メグセンスアンプ回路を説明する図。

【図６９】１６メグセンスアンプ回路を説明する図。

【図７０】１６メグセンスアンプ回路を説明する図。

【符号の説明】

ＣＬ１ カラム論理回路 ＲＢＣ Ｒａｓ Ｂｅｆｏｒｅ Ｃａｓ回路 ＲＢＣ＿ＲＥＳＥＴ Ｒａｓ Ｂｅｆｏｒｅ Ｃａｓリ
セット回路 ＰＡＤＡＢＵＦ パッドアドレスバッファ回路 ＲＡＤＲ ローアドレスドライバ回路 ＢＩＴＣＯＵＮＴ ビットカウント回路 ＲＦ ローファクター回路 ＲＬＥＮ＿ ロー論理イネーブル回路 ＲＬＸＨ ロー論理Ｘ（ワード）ハイ回路 ＲＤＤＲ ローデコーダドライバ回路 ＢＮＫＰＣ＿ バンクセレクトプリチャージ回路 ＸＤＥＣＭ ローデコーダ回路 ＲＲＡ ロー冗長アドレス回路 ＲＲＤＥＣ ロー冗長デコーダ回路 ＲＲＸ ロー冗長Ｘファクター回路 ＲＲＸＥ ロー冗長Ｘファクターエミュレータ回路 ＲＲＱＳ ロー冗長象限選定回路 ＲＸＤＥＣ 冗長Ｘ（ワード）デコーダ回路 ＲＲＤＳＰ ロー冗長回路 ＲＲＡＴＳＴ ロー冗長アドレステスト回路 ＳＤＸＷＤ センスクロックＸワード検出回路 ＳＤＳ１ マスターセンスクロック回路 ＤＳＤ２ センスクロック２回路 ＳＤＳ３ センスクロック３回路 ＳＤＳ４ センスクロック４回路 ＢＮＫＳＬ バンク選定回路 ＢＳＳ＿ＤＲ バンク選定ドライバ回路 ＬＥＮＤＢＮＫＳＬ 左端バンク選定回路 １１２３４ センスクロック１２３４回路 ＰＣＮＣ Ｐチャージ及びＮチャージ回路 ＳＡ センスアンプ回路 ＳＡ＿ＥＮＤ センスアンプエンド回路 ＣＡＢＵＦ０１ カラムアドレスバッファ０１回路 ＣＡＢＵＦ２９ カラムアドレスバッファ２９回路 ＣＬＥＮ カラム論理イネーブル回路 ＣＦ０７ カラムファクター０，７回路 ＣＦ０７ＤＲ カラムファクター０，７ドライバ回路 ＣＦ８１５ カラムファクター８〜１５回路 ＹＤＥＣ Ｙデコーダ回路 ＣＲＤＥＣ カラム冗長デコーダイネーブル回路 ＣＲＲＡ カラム冗長ローアドレス回路 ＣＲＣＡ カラム冗長アドレス回路 ＣＲＥＤＣ＿ カラム冗長デコーダ回路 ＣＲＹ カラム冗長Ｙファクター回路 ＣＲＳＳ カラム冗長セグメント選定回路 ＣＲＳＳ カラム冗長象限回路 ＣＲＹＳ カラム冗長Ｙ選定回路 ＣＲＩＯＳ カラム冗長Ｕ選定回路 ＣＲＤＰＣ カラム遅延冗長プリチャージ回路 ＣＲＯＳＰ ＣＲＯＳＰ回路 ＣＡＴＤ カラムアドレス遷移検出器回路 ＣＬＳＵＭ カラム論理加算回路 ＣＬＳＵＭＤＲ カラム和論理ドライバ回路 ＱＤＤＥＣ 象限選定回路 ＧＡＳＥＣ グローバルアンプ選定エンド回路 ＧＡＳＥＬ グローバルアンプ選定回路 ＥＸＴＢＬＲ パッド ＸＴＴＬＣＬＫ ＴＴＬ／ＣＭＯＳコンバータ ＸＴＴＬＡＤＤ コンバータ ＸＲＳ１ インターロックラッチ ＸＲＳ３ 〃 ＸＳＤＥＬ１＿１ 遅延段 ＮＲ３ ＮＯＲゲート ＮＲ４ 〃 ＮＲ５ 〃 ＩＶ１ インバータ ＩＶ２ 〃 ＣＰＧＬ２ パスゲート ＭＰ１ Ｐチャネルトランジスタ ＭＰ２ 〃 ＭＰ３ 〃 ＭＮ１ Ｎチャネルトランジスタ ＭＮ２ 〃 ＭＮ４ 〃 ＭＮ５ 〃 ＭＮ６ 〃 ＭＮ７ 〃 ＭＮ８ 〃 ＭＮ９ 〃 ＭＮ１０ Ｎチャネルトランジスタ ＭＮ１１ 〃 ＭＮ１３ 〃 ＭＮ１６ 〃 ＭＮ１９ 〃

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリデバイスにおいて、該メモリデバ
   イスは行列配置されたメモリセル及び欠陥ローと置換さ
   れるメモリセルの冗長ローを有する複数のメモリアレイ
   と、メモリセルから情報を読み取り且つメモリセルへ情
   報を書き込むサポート回路を具備し、サポート回路はメ
   モリセルの欠陥ローのアドレスに応答してメモリセルの
   欠陥ローを有するメモリアレイ内のみのメモリセルの冗
   長ローを選定するロー冗長回路を含む、メモリデバイ
   ス。
2. 【請求項２】 １個よりも多くのメモリアレイを有する
   半導体メモリデバイス内の欠陥メモリセルの修復方法に
   おいて、該方法は欠陥メモリセルのアドレスにより第１
   の回路をプログラミングし、欠陥メモリセルを有するメ
   モリアレイの位置により第２の回路をプログラミング
   し、欠陥メモリセルのアドレスの受信時に欠陥メモリセ
   ルを有するメモリアレイ内の冗長メモリセルを選定する
   ステップからなる欠陥メモリセル修復方法。