JPH07294606A

JPH07294606A - 半導体集積回路の自己検査回路

Info

Publication number: JPH07294606A
Application number: JP6110317A
Authority: JP
Inventors: Takeshi Kawashima; 毅川島; Hiroaki Tanaka; 裕章田中
Original assignee: NipponDenso Co Ltd
Current assignee: Denso Corp
Priority date: 1994-04-25
Filing date: 1994-04-25
Publication date: 1995-11-10

Abstract

(57)【要約】【目的】テストの質を損なうことなく実装時のオーバー
ヘッドの小さい、ＬＳＩの自己検査回路を提供するこ
と。【構成】図１に示す自己検査回路は、LSI が本来具備す
べき被検査回路１と、その出力データを取り込んで被検
査回路１に対して検査データを出力する検査回路２と、
通常使用時信号と検査時信号とを選択するセレクタ５
と、検査結果を判定する判定回路４と、検査時に検査回
路２とセレクタ５と判定回路４とを制御する制御回路３
とから構成される。本発明のLSI の自己検査回路によれ
ば、被検査回路の出力を検査回路に入力し、この検査回
路の出力に基づき被検査回路に入力する新たな検査デー
タを生成し、検査回路にて生成された検査データを被検
査回路に入力し、この検査データに基づき被検査回路の
検査を行うことで、検査に必要なデータ量を大幅に減少
させ、迅速に検査することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置である半導
体集積回路（以下、ＬＳＩという）の自己検査回路に関
し、この自己検査回路は、ＬＳＩチップに内蔵しても良
いし、ＬＳＩチップを接続して外部より検査をおこなう
様にも通用できる。

【０００２】

【従来の技術】最近のＬＳＩにあっては、大規模化・高
密度化が進み、それを検査するための検査データ量が膨
大になり、時間と費用が増大する傾向にある。この問題
を解決する手段として特開昭62-150874 号公報に開示さ
れたＬＳＩ自己検査回路があり、この公報には図２に示
す如く回路が記載されている。この自己検査回路は、回
路を検査するためのデータをメモリに蓄積しているた
め、検査対象の回路が大規模になるに従って、検査デー
タが膨大となり、メモリ容量等が大きくなるという欠点
があった。

【０００３】

【発明が解決しようとする課題】また、上記従来のＬＳ
Ｉの自己検査回路においては、高速に大量の検査データ
を用いて自己検査を行うことができるものの、テスト制
御回路と、テスト制御メモリと、テストパターンメモリ
と、テスト用演算回路と、パターン比較回路と、セレク
タと、をそれぞれ組み込む必要があるため、検査用回路
全体の面積オーバーヘッドが大きくなり、ＬＳＩの面積
が増加するという欠点がある。そこで、本発明は、テス
トの質を損なうことなく実装時のオーバーヘッドの小さ
い、ＬＳＩの自己検査回路を提供することを目的とす
る。

【０００４】

【問題を解決するための手段】上記目的を達成するため
に、本発明は、半導体装置、とりわけ半導体集積回路
（ＬＳＩ）の自己検査を行う自己検査回路であって、検
査対象である被検査回路１、そして前記被検査回路１に
検査データを出力するデータ出力機能と、前記被検査回
路１から出力される出力データを基にして新たな検査デ
ータを自動的に生成するデータ生成機能と、さらに一連
の検査開始時において第一回目の検査データのみを取り
入れ確定させる初期値入力手段とからなる検査回路２、
さらに通常使用時の入力信号もしくは検査時の前記検査
回路２の検査データいずれかを選択する選択手段、そし
てさらに、所定回数検査を繰り返した検査終了時の、前
記検査回路２の出力する検査データに基づき、該被検査
回路１の正常異常を判定する判定回路４、および検査時
に、前記検査回路２と前記初期値入力手段と前記選択手
段と前記判定回路４とを制御する制御回路３とを備え、
前記検査回路２が、線形フィードバックシフトレジスタ
と、前記被検査回路１の出力データと該線形フィードバ
ックシフトレジスタとから新たな検査データを自動的に
生成する検査データ生成手段とから構成されることを要
旨とする。

【０００５】

【作用】検査開始の信号によって、検査回路２に第一回
目の検査データ（検査データ初期値）が初期値入力手段
から設定されて被検査回路１に与えられ、この初期値入
力手段が切り離された後、検査データが被検査回路１で
演算されて演算結果を出力する。検査回路２は線形フィ
ードバックシフトレジスタで構成されており、以後クロ
ック(CLK) 信号を与えるだけで、その演算結果をデータ
圧縮しつつ、このデータ圧縮した値を次の検査データと
して、再び被検査回路１に与え、次の検査を実施する。
このように被検査回路１が演算した演算結果を用いて、
再び検査回路２が次の検査データを自動的に生成してい
く。予め求められている必要回数だけ検査した時点で、
被検査回路１の最後の演算結果を期待値と比較して被検
査回路１の正常／異常の判定を判定回路４で実施する。

【０００６】

【発明の効果】本発明のLSI の自己検査回路によれば、
被検査回路の出力を検査回路に入力し、この検査回路の
出力に基づき被検査回路に入力する新たな検査データを
生成し、検査回路にて生成された検査データを被検査回
路に入力し、この検査データに基づき被検査回路の検査
を行うことで、検査に必要なデータ量を大幅に減少させ
ることができる。また、従来別々の構成で行っていた検
査データの扱いを、一つの検査回路でデータ生成とデー
タ圧縮を実施し、迅速な検査を行う。そのため、検査の
質を損なうことなく、自己検査回路を容易に構成できる
と同時に、そのための回路面積を減少させることができ
るという効果がある。さらに、検査回路を線形フィード
バックシフトレジスタで構成したことにより、被検査回
路の入力信号線数と出力信号線数に関係なく自己検査回
路を容易に構成できるという効果がある。また、検査回
路を外部に設ける場合でも、検査を迅速に自動的に完了
させることができる。

【０００７】

【実施例】

（実施例１）以下、本発明の第一実施例について図に基
づき説明する。図１に、第一実施例としてデジタル信号
を取り扱うＬＳＩの自己検査回路の構成図を示す。図１
に示すように、ＬＳＩの自己検査回路は、ＬＳＩが本来
具備すべき論理回路、例えば乗算器やＲＯＭ等の被検査
回路１（もしくは内部回路）と、この被検査回路１の出
力データを取り込んで被検査回路１に対して検査データ
を出力する検査回路２と、通常使用時の入力信号と検査
時の入力信号である検査データとを選択する選択手段で
あって切り替え回路であるセレクタ５と、検査時に検査
回路２から出力される検査結果を比較回路等で判定する
テスト結果判定手段である判定回路４と、検査時に検査
回路２とセレクタ５と判定回路４とを制御する制御回路
３とから構成される。

【０００８】図３に、図１の検査回路２の一例である構
成図を示す。この検査回路２において、信号線101 〜13
2 は被検査回路１の出力信号線に接続されている。信号
線201 〜232 は、セレクタ５の入力に接続されている。
信号線101 〜132 は、検査データ生成手段である検査デ
ータ生成回路401 〜432 の入力の一つに接続され、検査
データ生成回路401 〜432 は、次の段のフリップフロッ
プ（以下F/F と記す）に接続されている。また第一段の
F/F1の出力は、入力信号線201 に接続されるとともに、
検査データ生成回路402 の他方の入力に接続され、F/F2
〜F/F31 までが同様に接続されている。

【０００９】F/F1〜F/F32 の出力のうち幾つかは、論理
回路のエクスクルーシブオア（以下、EXＯＲと記す）を
介して、検査データ生成手段401 に接続される。図３で
は、線形フィードバックシフトレジスタ(LFSR)を構成す
るF/F1〜F/F32 が原始多項式を構成するように入力信号
線229,232 （それぞれF/F29 、F/F32 の出力）を、EXＯ
Ｒ300 を介して検査データ生成回路401 にフィードバッ
ク(FB)接続する構成としている。もちろん、被検査回路
１を検査するための必要な検査データが得られるよう
に、その他のF/F のFB接続を選択してもよいことは言う
までもない。

【００１０】なお、原始多項式を構成する、とは、図３
に示すようなF/F がシリーズに繋がったLFSRで、被検査
回路１の入力信号線201 〜232 側に出力するデータパタ
ーンが最も多数個現れるような関係を持つように構成さ
れる回路を実現することを意味し、これは数学的に証明
が得られている。逆にそのように回路を構成すると、そ
の回路の出力が原始多項式を表現する、ということであ
る。そして、その他のF/F の接続を選択してもよい、と
いうことは、必要な検査回数が、原始多項式で示される
データパターンの数より少なくて良いような場合に、必
ずしも原始多項式を実現する検査回路２でなくとも良
い、ということである。そのような場合にはまた、別の
選択としてF/F の段数を変化させた構成であってもよい
ことをも含んでいる。

【００１１】図３のF/F1〜F/F32 は、SEL2により、外
部クロックＣＬＫにより駆動される32ビットシフトレジ
スタとなり、第一回目の検査データとして、所望の32ビ
ット"0""1"データを検査回路２内にシリアルに取り入れ
て確定させる初期値入力手段として動作するか、あるい
は、被検査回路１からの信号線101 〜132 の信号に基
づき、新たな検査データを生成するために、LFSRとして
動作するか、のいずれかに切り替えられる。

【００１２】なお図４に、検査データ生成手段の一例と
して、図３における検査データ生成回路を示す。図４
(a) の検査データ生成回路401 において、信号線101 と
信号線FBは、EXＯＲ450 を介してセレクタ460 の一方の
入力に接続され、信号線101 と信号線FBの状態によって
決まる値が入力される。また信号線SIN が、セレクタ46
0 の他方の入力に接続されている。セレクタ460 は、信
号線SEL2により、これらの入力の一方を選択し、F/F1の
入力（図４(a) のＯ）に出力する。

【００１３】また図３の二段目のF/F2に対する図４(b)
の検査データ生成回路402 において、信号線102(図４の
Ｉ）は、EXＯＲ451 の一方の入力に接続されている。EX
ＯＲ451 の他方入力は、F/F1の出力（図４(b) のＳ）と
接続されている。このEXＯＲ451 の出力が、セレクタ46
1 の一方の入力に接続され、セレクタ461 の他方の入力
は、Ｓ（前段のF/F1の出力）と接続されている。セレク
タ461 は、信号線SEL2により、これらの入力の一方を選
択し、F/F2の入力（図４(b) のＯ）に出力する。

【００１４】そして検査データ生成回路402 と同様に、
検査データ生成回路403 〜432 が接続される。なお、検
査データ生成回路 402〜432 は、図５に示す構成でもよ
い。即ちEXＯＲ452 がセレクタ461 の後にくる構成であ
る。

【００１５】上記構成における自己検査回路において、
検査開始からの一連の検査動作を説明する。図１に示す
TEST信号により、被検査回路１が検査モードになると、
制御回路３からSEL1によりセレクタ５を、通常時の入力
信号線NIN から、テスト時の入力信号線201 〜232 に切
り替える。

【００１６】次に、制御回路３から、SEL2により、図３
の検査データ生成回路401 をSIN に、またその他の検査
データ生成回路402 〜432 を信号線SIN （Ｓ側入力、図
４参照）に切り替える。これにより図３のF/F1〜F/F32
が、32ビットシフトレジスタとして動作する状態にな
る。次に、制御回路３からSIN を通じて、32ビット"0"
"1"データを、CLK により、シリアル的にF/F1〜F/F32
に入力し確定する。この"0" と"1" のデータが、被検査
回路１を検査する一連の動作において、第一回目の検査
データとなる。なお、このとき入力する"0""1"データ
は、元々被検査回路１の構成が判っていることなので、
被検査回路１に想定される故障が判明するように、予め
決定しておくことができ、従って予め制御回路３内にそ
のデータを保持しておくことが可能である。

【００１７】信号線SIN を通じてF/F1〜F/F32 に第一回
目の検査データが取り入れられ確定したのち、検査デー
タ生成回路401 を 101／FB側に、他の検査データ生成回
路402 〜432 を信号線102 〜132 （図４(b) のＩ側）に
切り替える。すなわち、F/F1はSIN が切り離されること
になり、以後一連の検査動作が終了するまで、制御回路
３と、検査回路２は切り離された状況となる。これによ
り、F/F1〜F/F32 が、線形フィードバックシフトレジス
タとして動作する状態になり、被検査回路１と検査回路
２とが接続されて検査をおこなう状態になる。

【００１８】この状態で第１回の検査を開始する。 (1) F/F1〜F/F32 に CLK信号が入力されると、先ほど確
定してF/F1〜F/F32 に保持されている第一回目の検査デ
ータが、信号線201 〜232 を通じて、パラレル的に被検
査回路１に入力される。この検査データに応じて被検査
回路１から、第一回目の検査結果（出力データ）が出力
され、信号線101 〜132 を通じてパラレル的に検査回路
２に入力される。ここまでを第１回の検査と呼ぶ。

【００１９】(2) 引き続き、第２回の検査を開始する。
F/F1〜F/F32 にCLK が入力されると、第１回の検査結果
と、F/F1〜F/F32 とから、検査データ生成回路401 〜43
2 内で新たに生成された、第二回目の検査データが、信
号線201 〜232 を通じて、パラレル的に被検査回路１に
入力される。この検査データに応じて被検査回路１か
ら、第２回の検査結果（出力データ）が出力され、信号
線101 〜132 を通じて検査回路２に入力される。ここま
でを第２回の検査と呼ぶ。

【００２０】(3) 以下同様にして第３回、第４回の検査
が、CLK 信号を与えることのみで自動的に行われる。

【００２１】この過程が、被検査回路１内部の全故障を
検査するに十分な回数、ｎ回に達するまで繰り返し実行
される。最終的な検査回数ｎの値、および、第１回の検
査データとしてF/F1〜F/F32 に取り込まれる値、および
被検査回路１が正常な場合の期待値は、被検査回路１の
構成が判っていることなので、被検査回路１の故障検出
を考慮した上、あらかじめ計算して求めておくことがで
きる。

【００２２】第ｎ回の検査が終了した後、制御回路３か
ら、SEL2により、検査データ生成回路401 の入力をSIN
に、検査データ生成回路402 〜432 の入力を信号線SIN
(および図４(b) のＳ) に切り替える。これにより、F/F
1〜F/F32 が、再び32ビットシフトレジスタとして動作
する状態になる。このF/F1〜F/F32 には被検査回路１の
最終出力データが保持されている。次にCLK により、F/
F1〜F/F32 内に保持されている"0""1"データを、SOUTを
通じてシリアル的に判定回路４に出力する。この"0""1"
データを最終検査結果と呼ぶ。

【００２３】この最終検査結果は、被検査回路１の正常
／異常を反映したパターンとなる。すなわち、被検査回
路１が正常品のときには、最終検査結果はあらかじめ求
めておいた期待値と全く同一のデータとなる。もし被検
査回路１内部に不具合があれば、最終検査結果は期待値
とは異なった何れかのデータとなる。判定回路４は、制
御回路３から判定実行信号により、あらかじめ保持して
おいた期待値とSOUTからの出力を比較して、一致すれば
正常０を、不一致ならば異常１を出力し、被検査回路１
の検査を終了する。

【００２４】なお、被検査回路１は内部にレジスタを有
することもでき、その場合には外部クロックCLK を、検
査時にも被検査回路１内にも入力して、レジスタを動作
させつつ検査を行うこともできる。また、検査回路２に
おいて信号線101 〜132 の本数と、信号線201 〜232 の
本数は等しいが、信号線の本数が異なる場合にも、通用
することができる。そのような場合として例えば、図３
において、信号線が101 〜131 までのときには、信号線
132 を削除して、信号線132 が接続するEXＯＲ332 を削
除すればよい。

【００２５】同様に、信号線が201 〜231 までのときに
は、信号線232 を削除して、F/F32の出力をEXＯＲ300
に接続する部分のみを残せばよい。さらに、被検査回路
１の入力信号線と出力信号線の本数はさまざまな場合が
考えられるが、この信号線の本数に応じて検査回路２を
構成するF/F の数も同様にさまざまなものが考えられ
る。いずれにしても、被検査回路１を検査するに足る十
分な数の検査データが出力されるように構成できれば対
応できる。

【００２６】また図１では、最終検査結果をSOUTを通じ
て出力するが、他に、検査終了時の信号線101 〜132 の
値を直接判定回路４にパラレル的に取り組む構成にして
も同様の効果が得られることはいうまでもない。

【００２７】（第二実施例）第一実施例は、検査回路２
に第一回目の検査データを入力し確定させるため、SIN
からシリアル的に検査データを取り込んでいる例であっ
たが、初期値入力手段として、セットまたはリセット付
のF/F を用いても、同様に本発明が適用できる。この場
合の検査回路２の構成図を図６に示す。

【００２８】図６の第二実施例において、検査回路２を
構成する要素であるF/F1〜F/F32 は、セットまたはリセ
ットいずれかの機能付きのF/F を用いている。各F/F は
制御回路３からのSR信号により、セット・リセットが行
われるようになっており、検査時には制御回路３から、
SR信号により各F/F に対して直接的に第一回目の検査デ
ータを確定させる。セット・リセット付きF/F は、予め
いずれか一方を選択してハード的に固定しておく。これ
は予めセットするべきデータが第一実施例と同様に決ま
っているからである。この場合、第一回目の検査データ
は検査時に変更できないが、初期値入力手段の構成がよ
り単純になり、図３、図４に示す検査データ生成回路中
のセレクタが不要となって回路が簡素化される。

【００２９】（第三実施例）第三実施例として、第二実
施例を具体的に実施する自己検査回路1000を示す。図７
に示すように、被検査回路1001、検査回路1002等による
構成で、検査回路1002として図８に示すLFSRによって、
図９の被検査回路1001を検査する場合を説明する。被検
査回路1001は論理演算回路であり、アンド回路やオア回
路から構成されていて、入力15ビット、出力 7ビットの
構成である。図８の検査回路1002は15個のセット付きF/
F からなり、F/F1〜F/F7の入力前段部に被検査回路1001
からの出力信号線1010〜1016とそれぞれのF/F1〜F/F7の
前段との間にEXＯＲが設けられ、およびF/F15 からのフ
ィードバック線とF/F10 、F/F12 、F/F14 の出力との間
にEXＯＲが入ってF/F1にフィードバックされている構成
である。なお、この場合の原始多項式はｘ¹⁴＋ｘ⁵＋ｘ
³＋ｘ＋１である。この被検査回路１に対して以下のよ
うに検査が実施される。

【００３０】まず、テスト・イネーブル信号TEがHiにな
ると、被検査回路1001への通常の入力信号線NIN がスイ
ッチ回路1005（各信号線1020〜1034毎に15組設けられて
いる）によって切り離されると同時に、検査回路1002と
接続されて検査モードとなる。そしてその状態で、図７
に図示していない制御回路３から SET信号が１パルス出
され、検査回路1002の各セット・リセット付きF/F にデ
ータがセットされる。ここでは全てセットF/F で構成し
てあるので15ビットの"1・・1"（16進表記で7fff）がセ
ットされる。それを合図に最初のクロック信号(CLK) が
まず１パルス入ると、その状態から、検査回路1002にセ
ットされているデータ(7fff)が第一回目の検査データと
して被検査回路1001に出力される。その様子が第１ベク
トルとして図１０に示してある。被検査回路1001は信号
がセットされると直ちに演算がなされ、第一回目の出力
データが出力信号線1010〜1016に出される。そして、次
のクロック信号でこの出力データ値が検査回路1002の検
査データ生成回路で新たな検査データ(7f82)（第２ベク
トル）として保持される。

【００３１】以下クロック信号が入るごとに検査データ
が被検査回路1001に与えられて検査が実施され、次々に
検査データが更新される。この図９の論理演算回路（被
検査回路1001）に異常がなければ、第１０７ベクトルの
出力データで検査が完了することが予め計算で判ってい
るので、クロックが１０７回入力し終わった時点、即ち
１０８回目以降のクロックで、最終検査結果(5858)を判
定回路に出力する。

【００３２】最終検査結果の出力は検査回路1002のSOUT
からシリアルデータとして出力される。即ち、続くクロ
ック毎にF/F15 に保持されるデータが出力されるので、
図１１(e) に示すSOUTのチャートのように第１０７ベク
トル終了後の検査結果(5858)がシリアルデータとして出
力される。そして検査結果の全てのビットが出力された
時点でテストイネーブル信号をLoにして検査を完了す
る。なお、この検査回路1002では単純に検査結果(5858)
がSOUTから出力されるのではない。クロックごとに被検
査回路1001の演算が出力されて検査回路1002の信号線10
10〜1016に入力され、EXＯＲで変化を与え続けるので、
SOUTから出されて判定回路に蓄えられるシリアルデータ
は必ずしも被検査回路1001の検査結果値(5858)が保持さ
れるとは限らない。しかし、最終的に判定回路に保持さ
れる値が期待値として予め判ることなので、検査の判定
には支障ない。図１１(e) のSOUTのシリアルデータが、
図８の検査回路1002によっても検査結果の(5858)と同じ
(5858)が出力されているのは偶然に過ぎない。

【００３３】ここで欠陥がある場合の挙動について説明
する。例えば被検査回路1001に欠陥があったとして、図
１０(a')の信号線データに示すように、第９７ベクトル
を与えた時点で検査結果に異常を示すデータが現れたと
すると、正常な場合にはその検査結果が(0e0d)となるは
ずの所が、欠陥によって(0e06)となったとすると、この
変化した検査結果が、次の検査データとして被検査回路
1001に与えられていくため、変化した影響がそのまま最
終の第１０７ベクトルまで残り、最終検査結果が正常時
とは異なった結果（図１０では2839）となる。従って被
検査回路1001の異常が判別される。この検査結果値が途
中で正常な値に戻ってしまう確率は極めて小さく、また
予め計算でそのような不都合をある程度推定することが
できるので、初期値を適切に設定することで避けること
ができ、検査に影響することはない。

【００３４】検査結果の判定としては上記の他にも、検
査結果がF/F に保持された状態で、図７に示すように被
検査回路1001の出力NOUTにも値として出ていることか
ら、検査結果値(5858)を読み取ることができ、この値で
判定しても良い。

【００３５】（第四実施例）第四実施例では、図１２に
示すように、被検査回路７１はスキャンパス機能を有
し、被検査回路７１のレジスタ７６、７７（簡単のため
F/F で図示してある）にはTEST信号・SCAN-IN 信号が入
力されて、SCAN-OUT信号が出力されるように信号線が接
続される構成としてある。この場合、TEST信号により、
被検査回路７１が検査モードになると、外部スキャンイ
ン入力SCAN-IN から所定のデータを入力してレジスタ７
６や７７をシフトレジスタとして動作させ、また、外部
スキャンアウト出力SCAN-OUTからレジスタ７６や７７の
値を取り出すように構成し、被検査回路７１の検査を容
易におこなうことができる。このように検査回路７２か
らの信号では検査しにくい被検査回路７１でも、予め検
査し易いようにわずかな信号線を設けておくことでＬＳ
Ｉの検査が実施される。検査自体の作動は前述に説明し
た実施例と同様である。なお通常の使用時の信号は図１
２に示すNIN およびNOUTを流れる。

【００３６】（第五実施例）第五実施例でも第四実施例
と同じような考え方で、図１３に示すように、被検査回
路８１の内部にある信号線 101〜132 の内、テスト可観
測性の低い信号線132 を、直接検査回路８２に接続でき
る構成（例えば多入力AND ゲートの前）にして、検査を
容易におこなうことができる。さらに、被検査回路８１
の内部にある信号線のうち、テスト可制御性の低い信号
線に対し、検査時に入力信号線232 を直接検査回路に入
力できる構成（例えば多入力AND ゲートの後）にして、
検査を容易におこなうことができる。この場合、検査モ
ードになるとTEST信号により信号線232 を選択するよう
な、切り替え手段（図８）を付加しておき、通常使用時
の信号線から切り替えることによって、検査をおこな
う。従ってこのような可観測性の低い要素を有する被検
査回路でも充分検査対象とでき、検査の効率を上げるこ
とができる。

【００３７】（第六実施例）この実施例では、図１４に
示すように、検査時に、LSI が本来具備する内部バス９
７に、信号線601 〜632 および信号線501 〜532 を介し
て検査回路９４を接続する構成とする。検査時には、制
御回路９５が、LSI に含まれる一つ以上の被検査回路に
含まれる、LSI が本来具備する接続回路を制御して、例
えば第１の被検査回路９１と内部バス９７を接続する。
次に、検査回路９４から、第一実施例と同様の方法で、
被検査回路９１の検査を実行する。同様にして、被検査
回路９２、被検査回路９３の検査を順次おこなう。なお
本実施例において、被検査回路９１〜９３に用いられて
いる接続回路は、検査時に検査データの信号を選択す
る、選択手段として動作する。このような構成である
と、特に内部バス９７に接続する部分と制御回路９５か
ら各被検査回路への制御線９８の部分で切り離すことが
可能なことから、検査回路９４及び制御回路９５、判定
回路９６を外部構成（例えばＬＳＩ検査用プローブ）と
することが容易であり、かつ検査が迅速に実施されるこ
とが可能である。

【００３８】以上の各実施例に示すように、本発明の構
成よりなるＬＳＩの自己検査回路によれば、即ち、被検
査回路の出力を検査回路に入力し、この検査回路の出力
に基づき被検査回路に入力する新たな検査データを生成
し、この検査回路にて生成された検査データを被検査回
路に入力し、生成した検査データに基づき被検査回路の
検査を行うことで、検査に必要なデータ量を大幅に減少
させることができるので、テストの質を損なうことな
く、自己検査回路を容易に構成できると同時に、そのた
めの回路面積を減少させることができるという効果があ
る。また外部からそのような自己検査回路を接続するこ
とでも検査は簡便に実施できる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す構成図である。

【図２】従来の技術を示す構成図である。

【図３】被検査回路の一例を示す構成図である。

【図４】本発明の検査データ生成手段の一例を示す構成
図である。

【図５】本発明の検査データ生成手段の一例を示す構成
図である。

【図６】本発明の第二実施例を示す構成図である。

【図７】本発明の第三実施例を示す構成図である。

【図８】第三実施例の検査回路1002を示す構成図であ
る。

【図９】第三実施例の被検査回路1001を示す構成図であ
る。

【図１０】第三実施例の検査時の動作チャート図であ
る。

【図１１】第三実施例の検査終了後の動作チャート図で
ある。

【図１２】本発明の第四実施例を示す構成図である。

【図１３】本発明の第五実施例を示す構成図である。

【図１４】本発明の第六実施例を示す構成図である。

【符号の説明】

１被検査回路２検査回路３制御回路４判定回路５セレクタ１０１〜１３２被検査回路の出力信号線２０１〜２３２検査回路の検査データ出力線（被検査
回路の入力信号線）３００イクスクルーシブオア（EXＯＲ）４０１〜４３２検査データ生成回路（検査データ生成
手段）Ｆ／Ｆ１〜Ｆ／Ｆ３２フリップフロップ４５０、４５１、４５２イクスクルーシブオア（EXＯ
Ｒ）７１、８１被検査回路７２、８２検査回路７３、８３制御回路７４、８４判定回路７５、８５セレクタ７６、７７レジスタ９１、９２、９３被検査回路９４検査回路９５制御回路９６判定回路９７内部バス９８制御線５０１〜５３２入力信号線６０１〜６３２出力信号線１０００自己検査回路１００１被検査回路１００２検査回路１０１０〜１０１６被検査回路出力信号線１０２０〜１０３４被検査回路入力信号線１００５、１００６スイッチ回路

Claims

【特許請求の範囲】

【請求項１】半導体集積回路である被検査回路１を検査
するための検査データを被検査回路１に出力するデータ
出力機能と、前記被検査回路１から出力される出力デー
タを基にして新たな検査データを自動的に生成するデー
タ生成機能と、さらに一連の検査の開始時において第一
回目の検査データのみを取り入れ確定させる初期値入力
手段とからなる検査回路２と、通常使用時の入力信号もしくは検査時の前記検査回路２
の検査データのいずれかを選択する選択手段と、所定回数検査を繰り返した検査終了時の、前記検査回路
２の出力する検査データに基づき、該被検査回路１の正
常異常を判定する判定回路４と、検査時に、前記検査回路２と、前記初期値入力手段と、
前記選択手段と、前記判定回路４とを制御する制御回路
３と、を備え、前記検査回路２は、線形フィードバックシフトレジスタと、前記被検査回路１の出力データと該線形フィードバック
シフトレジスタとから新たな検査データを自動的に生成
する検査データ生成手段と、から構成される半導体集積
回路の自己検査回路。
【請求項２】前記検査データ生成手段が、前記線形フィードバックシフトレジスタの各フリップフ
ロップの入力に対し、エクスクルーシブオアを用いて前
記被検査回路１の出力データを入力する構成であること
を特徴とする請求項１に記載の半導体集積回路の自己検
査回路。
【請求項３】前記検査データ生成手段は、前記線形フィードバックシフトレジスタの第一段目のフ
リップフロップに前記第一回目の検査データが入力され
るか、前記被検査回路１の出力データが入力されるか、
を選択するセレクタから構成される請求項３に記載の半
導体集積回路の自己検査回路。
【請求項４】前記セレクタは、前記第一回目の検査データが取り込まれ確定したのち、
該第一回目の検査データを入力する線の接続を切り離す
機能を有することを特徴とする請求項４記載の半導体集
積回路の自己検査回路。
【請求項５】前記初期値入力手段は、シフトレジスタを用いて、前記第一回目の検査データの
みをシリアルに取り入れ確定させる、特徴をもつ請求項
１記載の半導体集積回路の自己検査回路。
【請求項６】前記判定回路４は、正常な前記被検査回路１に対して前記検査回路２から出
力されるべき検査結果である、予め求めておいた期待値
と、実際に実施された検査結果と前記期待値とを比較し、前
記被検査回路１の正常、異常を判定する比較回路と、か
ら構成される請求項１記載の半導体集積回路の自己検査
回路。
【請求項７】前記被検査回路１、前記検査回路２、前記
制御回路３、および前記判定回路４が１チップ上に形成
されていることを特徴とする請求項１記載の半導体集積
回路の自己検査回路。