JPH07295790A - ２状態先行０／１予想機構（ｌｚａ） - Google Patents
２状態先行０／１予想機構（ｌｚａ）Info
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- JPH07295790A JPH07295790A JP7033406A JP3340695A JPH07295790A JP H07295790 A JPH07295790 A JP H07295790A JP 7033406 A JP7033406 A JP 7033406A JP 3340695 A JP3340695 A JP 3340695A JP H07295790 A JPH07295790 A JP H07295790A
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 本発明の目的は、全加算器の結果を正規化す
る際に使用される、先行０／１を予想するための装置お
よび方法を提供することである。 【構成】 加算器への２つの入力の伝搬状態（Ｐ）、生
成状態（Ｇ）および０状態（Ｚ）を２段の論理機構で組
み合わせて、それぞれのビット列によって加算器からの
出力の先行０状態および先行１状態が完全に指定される
１対の状態出力Ｌ０ＳおよびＬ１Ｓを導出する。その
後、一方は先行０見積を表し、もう一方は先行１見積を
表す２つの状態ビット列を組み合わせて、この２つのう
ちのどちらが適用可能であり、加算器結果が正負どちら
の値であるかと、正規化処理中にシフトによる除去を必
要とする先行ビット位置の数を判定する。 【効果】 本発明によれば、高速でデバイス数の少ない
回路実施態様に適した先行０／１予想機構がもたらされ
る。
る際に使用される、先行０／１を予想するための装置お
よび方法を提供することである。 【構成】 加算器への２つの入力の伝搬状態（Ｐ）、生
成状態（Ｇ）および０状態（Ｚ）を２段の論理機構で組
み合わせて、それぞれのビット列によって加算器からの
出力の先行０状態および先行１状態が完全に指定される
１対の状態出力Ｌ０ＳおよびＬ１Ｓを導出する。その
後、一方は先行０見積を表し、もう一方は先行１見積を
表す２つの状態ビット列を組み合わせて、この２つのう
ちのどちらが適用可能であり、加算器結果が正負どちら
の値であるかと、正規化処理中にシフトによる除去を必
要とする先行ビット位置の数を判定する。 【効果】 本発明によれば、高速でデバイス数の少ない
回路実施態様に適した先行０／１予想機構がもたらされ
る。
Description
【０００１】
【産業上の利用分野】本発明は、全般的にはディジタル
・コンピュータに関する。具体的には、本発明は、一般
に浮動小数点実行ユニット内で実行される先行０または
先行１を予想するためのシステムおよび方法に関する。
・コンピュータに関する。具体的には、本発明は、一般
に浮動小数点実行ユニット内で実行される先行０または
先行１を予想するためのシステムおよび方法に関する。
【０００２】
【従来の技術】浮動小数点実行ユニット（プロセッサ）
の技術は、この１０年間に非常に改良された。この進歩
は、縮小命令セット・コンピュータ（ＲＩＳＣ）データ
処理アーキテクチャの成長と一致する。現在の浮動小数
点プロセッサ・アーキテクチャの１例が、IBM Corporat
ion社が市販するRISC System/6000ワークステーション
に見られる。関連する浮動小数点プロセッサ概念の多く
が、例えば、米国特許第４９６９１１８号明細書等に記
載されている。
の技術は、この１０年間に非常に改良された。この進歩
は、縮小命令セット・コンピュータ（ＲＩＳＣ）データ
処理アーキテクチャの成長と一致する。現在の浮動小数
点プロセッサ・アーキテクチャの１例が、IBM Corporat
ion社が市販するRISC System/6000ワークステーション
に見られる。関連する浮動小数点プロセッサ概念の多く
が、例えば、米国特許第４９６９１１８号明細書等に記
載されている。
【０００３】従来の浮動小数点プロセッサは、１つの浮
動小数点数値演算の完了に３０ないし５０クロック・サ
イクルを費したが、現在のＲＩＳＣ設計は、３２ビット
以上の仮数を有する同一の数学演算を５クロック・サイ
クル以下で実行する。
動小数点数値演算の完了に３０ないし５０クロック・サ
イクルを費したが、現在のＲＩＳＣ設計は、３２ビット
以上の仮数を有する同一の数学演算を５クロック・サイ
クル以下で実行する。
【０００４】正規化とは、浮動小数点演算の実行に通常
使用される全加算器の正の出力の先行０または負の出力
の先行１を取り除くことである。取り除く必要のある先
行０または先行１の個数の判定は、全加算器での演算と
並列に達成されることが好ましい。このような並列性が
重要であるのは、現在、わずかなクロック・サイクルで
あっても、浮動小数点プロセッサの総合的な速度に対し
て大きな性能上の影響を及ぼすからである。
使用される全加算器の正の出力の先行０または負の出力
の先行１を取り除くことである。取り除く必要のある先
行０または先行１の個数の判定は、全加算器での演算と
並列に達成されることが好ましい。このような並列性が
重要であるのは、現在、わずかなクロック・サイクルで
あっても、浮動小数点プロセッサの総合的な速度に対し
て大きな性能上の影響を及ぼすからである。
【０００５】この並列動作の必要を求めて、以前に浮動
小数点プロセッサと共に使用された先行０／１「検出機
構」装置が、先行０／１「予想機構」アーキテクチャお
よび回路に置き換えられた。このような先行０／１予想
機構アーキテクチャの例は、例えば、米国特許第４９２
６３６９号明細書にあり、ホケネック（Hokenek）他に
よるthe IEEE Journal of Solid-State Circuits, Volu
me 25, No. 5, October, 1990, pages 1207-1213掲載の
論文、表題"Second-Generation RISC FloatingPoint wi
th Multiply-Add Fused"でさらに開発されている。先行
０／１予想機構（ＬＺＡ）の目的は、全加算器からの出
力の後の正規化遅延を最少にすることである。理想的な
状況は、全加算器から仮数値が入手できるようになった
時に、先行０／１シフト調節を即座に使用できるように
することである。こうすると、加算器出力の符号に応じ
て、先行０または先行１のいずれかを取り除くために、
適宜左にシフトすることによって、仮数を即座に正規化
できるようになる。
小数点プロセッサと共に使用された先行０／１「検出機
構」装置が、先行０／１「予想機構」アーキテクチャお
よび回路に置き換えられた。このような先行０／１予想
機構アーキテクチャの例は、例えば、米国特許第４９２
６３６９号明細書にあり、ホケネック（Hokenek）他に
よるthe IEEE Journal of Solid-State Circuits, Volu
me 25, No. 5, October, 1990, pages 1207-1213掲載の
論文、表題"Second-Generation RISC FloatingPoint wi
th Multiply-Add Fused"でさらに開発されている。先行
０／１予想機構（ＬＺＡ）の目的は、全加算器からの出
力の後の正規化遅延を最少にすることである。理想的な
状況は、全加算器から仮数値が入手できるようになった
時に、先行０／１シフト調節を即座に使用できるように
することである。こうすると、加算器出力の符号に応じ
て、先行０または先行１のいずれかを取り除くために、
適宜左にシフトすることによって、仮数を即座に正規化
できるようになる。
【０００６】米国特許第４９２６３６９号明細書に記載
されたアーキテクチャは、既存の設計に対する大きな改
良であることが判明しているが、このアーキテクチャで
は、全加算器に提示される２つの入力データ・ビット列
から５つの別々の変数（状態出力）の列の生成と、最終
的な論理組合せが必要である。状態を表す５つのビット
列を、ＺＺ、ＰＰ、ＰＺ、ＰＧおよびＧＧと呼ぶ。論理
組合せＰＺおよびＰＧの生成には、論理ＡＮＤ段と論理
ＯＲ段の両方が必要であり、連続したゲートの個数が拡
張され、シングル・レール高速論理回路を使用すること
ができない。さらに、変数の列が５つ存在するので、あ
る列の各ビットが上位ビット（そのビットの左側のすべ
てのビット）の関数になる必要があり、大きなファン・
イン負荷とファン・アウト負荷を有する論理回路の必要
が生じる。その結果、５状態設計を実施するのに必要な
論理回路は、簡単に寸法を縮小したり速度を高めること
ができなかった。
されたアーキテクチャは、既存の設計に対する大きな改
良であることが判明しているが、このアーキテクチャで
は、全加算器に提示される２つの入力データ・ビット列
から５つの別々の変数（状態出力）の列の生成と、最終
的な論理組合せが必要である。状態を表す５つのビット
列を、ＺＺ、ＰＰ、ＰＺ、ＰＧおよびＧＧと呼ぶ。論理
組合せＰＺおよびＰＧの生成には、論理ＡＮＤ段と論理
ＯＲ段の両方が必要であり、連続したゲートの個数が拡
張され、シングル・レール高速論理回路を使用すること
ができない。さらに、変数の列が５つ存在するので、あ
る列の各ビットが上位ビット（そのビットの左側のすべ
てのビット）の関数になる必要があり、大きなファン・
イン負荷とファン・アウト負荷を有する論理回路の必要
が生じる。その結果、５状態設計を実施するのに必要な
論理回路は、簡単に寸法を縮小したり速度を高めること
ができなかった。
【０００７】
【発明が解決しようとする課題】上記の教示で定義され
た先行０／１予想アーキテクチャおよび回路は、先行技
術に対する大きな改良であったが、現在の浮動小数点プ
ロセッサの必要に関しては低速であり複雑であることが
わかっている。
た先行０／１予想アーキテクチャおよび回路は、先行技
術に対する大きな改良であったが、現在の浮動小数点プ
ロセッサの必要に関しては低速であり複雑であることが
わかっている。
【０００８】
【課題を解決するための手段】１形態において、本発明
は、ディジタル・プロセッサの加算器と共に使用される
先行０／１予想機構装置を対象とし、この加算器は、第
１および第２のデータ・ビット列の入力を受け取り、こ
の装置には、第１および第２のデータ・ビット列から導
出されたＰビット列およびＺビット列の論理組合せによ
って生成されるビット列の先行０を識別するための手段
と、第１および第２のデータ・ビット列から導出された
Ｐビット列およびＧビット列の論理組合せによって生成
されるビット列の先行１を識別するための手段が含まれ
る。基本発明の変形では、ビット列が、それぞれ先頭０
検討用と先行１検討用の特定の論理機能の使用を介して
組み合わされ、もう１つの形態では、先行０に関連する
ビット列と先行１に関連するビット列の比較によって組
み合わされる。もう１つの形態では、本発明は、前述の
装置でもたらされる、先行０／１ビットを予想するため
の装置を使用する方法に対処する。
は、ディジタル・プロセッサの加算器と共に使用される
先行０／１予想機構装置を対象とし、この加算器は、第
１および第２のデータ・ビット列の入力を受け取り、こ
の装置には、第１および第２のデータ・ビット列から導
出されたＰビット列およびＺビット列の論理組合せによ
って生成されるビット列の先行０を識別するための手段
と、第１および第２のデータ・ビット列から導出された
Ｐビット列およびＧビット列の論理組合せによって生成
されるビット列の先行１を識別するための手段が含まれ
る。基本発明の変形では、ビット列が、それぞれ先頭０
検討用と先行１検討用の特定の論理機能の使用を介して
組み合わされ、もう１つの形態では、先行０に関連する
ビット列と先行１に関連するビット列の比較によって組
み合わされる。もう１つの形態では、本発明は、前述の
装置でもたらされる、先行０／１ビットを予想するため
の装置を使用する方法に対処する。
【０００９】先行０予想機構装置の好ましい実施例によ
れば、加算器に入力される第１および第２のデータ・ビ
ット列が、ビット列Ｐ、ＺおよびＧに関して特徴づけら
れ、第１の組としてのビット列ＰおよびＺの選択的組み
合わせと、第２の組としての列ＰおよびＧの選択的組合
せの際に、それぞれが先行０削除情報と先行１削除情報
を伝える２組の結論ビット列を定義する。先行０削除情
報と先行１削除情報は、まず排他的論理和（ＸＯＲ）ゲ
ートを介した組合せと、ＡＮＤ論理を使用して、最上位
ビット位置から進む前のすべての組合せの論理的評価と
によって、そのような入力データ・ビット列の対から抽
出されることが好ましい。この比較の結果は、それぞれ
が、全加算器からの仮数和に現れる、最初の０ビット位
置および最初の１ビット位置の実際の位置を提供する。
結果の符号と、０削除または１削除の選択は、ＯＲ論理
を介する２つのビット列の比較によって簡単に判定され
る。
れば、加算器に入力される第１および第２のデータ・ビ
ット列が、ビット列Ｐ、ＺおよびＧに関して特徴づけら
れ、第１の組としてのビット列ＰおよびＺの選択的組み
合わせと、第２の組としての列ＰおよびＧの選択的組合
せの際に、それぞれが先行０削除情報と先行１削除情報
を伝える２組の結論ビット列を定義する。先行０削除情
報と先行１削除情報は、まず排他的論理和（ＸＯＲ）ゲ
ートを介した組合せと、ＡＮＤ論理を使用して、最上位
ビット位置から進む前のすべての組合せの論理的評価と
によって、そのような入力データ・ビット列の対から抽
出されることが好ましい。この比較の結果は、それぞれ
が、全加算器からの仮数和に現れる、最初の０ビット位
置および最初の１ビット位置の実際の位置を提供する。
結果の符号と、０削除または１削除の選択は、ＯＲ論理
を介する２つのビット列の比較によって簡単に判定され
る。
【００１０】本発明によって定義される先行０予想機構
装置および方法では、Ｚ、ＰおよびＧの比較から生成さ
れるビット列の数が５から２に減り、先行０と先行１が
同時に見積もられる。さらに、このアーキテクチャは、
使用する論理段の数が少なく、その回路配置は、適度な
ファン・インおよびファン・アウトの能力を有するＣＭ
ＯＳデバイスを使用する効率的な負論理実施態様に従っ
たものである。
装置および方法では、Ｚ、ＰおよびＧの比較から生成さ
れるビット列の数が５から２に減り、先行０と先行１が
同時に見積もられる。さらに、このアーキテクチャは、
使用する論理段の数が少なく、その回路配置は、適度な
ファン・インおよびファン・アウトの能力を有するＣＭ
ＯＳデバイスを使用する効率的な負論理実施態様に従っ
たものである。
【００１１】本発明の上記その他の利点は、下に示す詳
細な説明を検討すれば明白になる。
細な説明を検討すれば明白になる。
【００１２】
【実施例】図１は、本発明の好ましい実施例を示す図で
ある。本発明の目的は、正規化待ちの除去のため、全加
算器の出力に生成された先行０または負数の場合には先
行１を予想することである。図１の実施例では、全加算
器１が、前述のIEEE Journal論文および米国特許第４９
６９１１８号明細書で実行されるものに類似のmultiply
-add fuse（乗算加算融合）計算の仮数を計算する浮動
小数点プロセッサの最終段である。現在の実施態様で
は、先行０／１予想機構（ＬＺＡ）２が、全加算器１の
刻時動作と並列に動作して、浮動小数点数の結果の仮数
を正規化するためにシフタ３が導入しなければならない
ビット位置の数を決定する。ＬＺＡ動作から独自の、好
ましい正規化は、例えば、米国特許出願通し番号第０８
／１６１３６１号明細書等に記載されている。
ある。本発明の目的は、正規化待ちの除去のため、全加
算器の出力に生成された先行０または負数の場合には先
行１を予想することである。図１の実施例では、全加算
器１が、前述のIEEE Journal論文および米国特許第４９
６９１１８号明細書で実行されるものに類似のmultiply
-add fuse（乗算加算融合）計算の仮数を計算する浮動
小数点プロセッサの最終段である。現在の実施態様で
は、先行０／１予想機構（ＬＺＡ）２が、全加算器１の
刻時動作と並列に動作して、浮動小数点数の結果の仮数
を正規化するためにシフタ３が導入しなければならない
ビット位置の数を決定する。ＬＺＡ動作から独自の、好
ましい正規化は、例えば、米国特許出願通し番号第０８
／１６１３６１号明細書等に記載されている。
【００１３】本発明のＬＺＡの動作を、２つの例すなわ
ち、正の値の和を有する２つの数ＡおよびＢの加算を表
す第１の例と、負の値の和を有する数ＣおよびＤを用い
る第２の例によって説明する。ＡとＢの加算は、表１な
いし表３によって説明し、ＣとＤの合計は、表４ないし
表６を参照して説明する。表１、表２、表４および表５
にそれぞれ示される先行０見積と先行１見積は、同時に
行われ、その後、表３および表６に示された選択のため
に論理的に組み合わされることに留意されたい。本発明
の出力は、ディジタル・コンピュータ・フォーマット
で、先行０または先行１の個数と、それに対応する全加
算器結果の符号の両方を提供する。
ち、正の値の和を有する２つの数ＡおよびＢの加算を表
す第１の例と、負の値の和を有する数ＣおよびＤを用い
る第２の例によって説明する。ＡとＢの加算は、表１な
いし表３によって説明し、ＣとＤの合計は、表４ないし
表６を参照して説明する。表１、表２、表４および表５
にそれぞれ示される先行０見積と先行１見積は、同時に
行われ、その後、表３および表６に示された選択のため
に論理的に組み合わされることに留意されたい。本発明
の出力は、ディジタル・コンピュータ・フォーマット
で、先行０または先行１の個数と、それに対応する全加
算器結果の符号の両方を提供する。
【００１４】
【表１】
【００１５】
【表２】
【００１６】
【表３】
【００１７】
【表４】
【００１８】
【表５】
【００１９】
【表６】
【００２０】表１を参照すると、この段での目標は、加
算器に入力として供給されたデータ列ＡおよびＢを見積
もることである。ビット列ＡおよびＢは、最上位ビット
（ＭＳＢ）から最下位ビット（ＬＳＢ）までの諸位置と
して表される。同様に、値ＡおよびＢに対応する伝搬状
態（Ｐ）、生成状態（Ｇ）および０状態（Ｚ）が、ビッ
ト位置に関連するそれぞれの列に示されている。この表
の一番下に、ＡとＢの実際の２進和が、右から４番目の
ビット位置に１つだけ１があり、８個の先行０の列を有
する正の数になるビット列によって示されている。ここ
での目的は、８個の先行０があり、和の値が正であると
いう事実の論理的な判定を最適化することである。
算器に入力として供給されたデータ列ＡおよびＢを見積
もることである。ビット列ＡおよびＢは、最上位ビット
（ＭＳＢ）から最下位ビット（ＬＳＢ）までの諸位置と
して表される。同様に、値ＡおよびＢに対応する伝搬状
態（Ｐ）、生成状態（Ｇ）および０状態（Ｚ）が、ビッ
ト位置に関連するそれぞれの列に示されている。この表
の一番下に、ＡとＢの実際の２進和が、右から４番目の
ビット位置に１つだけ１があり、８個の先行０の列を有
する正の数になるビット列によって示されている。ここ
での目的は、８個の先行０があり、和の値が正であると
いう事実の論理的な判定を最適化することである。
【００２１】表１に関して示される実践の好ましい方法
および装置には、全ビットが１からなるビット列とビッ
ト列ＡおよびＢの論理合計と、個々のビット位置での和
を表すビット列およびその個々のビット位置に対応する
繰上りを表すビット列を、別個に生成することが含まれ
る。和のビット列と繰上りのビット列に対応する数式
は、表の下部に示されている。表１には、ビット位置ご
との和ビット列と繰上りビット列の排他的論理和（ＸＯ
Ｒ）組合せも示されている。２つの状態出力のうちの第
１の出力Ｌ０Ｓを生成する最終動作は、入力としてＸＯ
Ｒビット列を使用して、最上位ビットからビット位置ご
とに増分式に増加する論理ＡＮＤ組合せを表す。この段
では、本装置および方法によって先行０の個数が識別さ
れているが、先行１の同時見積と、この２つの見積の相
対比較も実行しなければならない。
および装置には、全ビットが１からなるビット列とビッ
ト列ＡおよびＢの論理合計と、個々のビット位置での和
を表すビット列およびその個々のビット位置に対応する
繰上りを表すビット列を、別個に生成することが含まれ
る。和のビット列と繰上りのビット列に対応する数式
は、表の下部に示されている。表１には、ビット位置ご
との和ビット列と繰上りビット列の排他的論理和（ＸＯ
Ｒ）組合せも示されている。２つの状態出力のうちの第
１の出力Ｌ０Ｓを生成する最終動作は、入力としてＸＯ
Ｒビット列を使用して、最上位ビットからビット位置ご
とに増分式に増加する論理ＡＮＤ組合せを表す。この段
では、本装置および方法によって先行０の個数が識別さ
れているが、先行１の同時見積と、この２つの見積の相
対比較も実行しなければならない。
【００２２】表２は、先行１の同様の見積を示す表であ
る。この場合、ビット位置ごとの和結果と繰上り結果
に、全ビット０のビット列とＡおよびＢの加算が含まれ
ることに留意されたい。やはり、ビット位置ごとの和と
繰上りのＸＯＲ結果を、論理ＡＮＤによって増分式に評
価して、第２状態出力を表すビット列Ｌ１Ｓを生成す
る。このビット列は、最上位３ビットが１から構成さ
れ、先行１見積の目的のために、最上位３ビットが先行
１であることを示していることに留意されたい。表３に
示された論理演算は、先行０ビット列と先行１ビット列
すなわち、２つの状態出力Ｌ０ＳとＬ１Ｓを比較して、
これら２つのうちの優越結果を選択し、これによって、
正規化中に状態出力のどちらに基づくシフトによって削
除するのかを決定することを表している。この結果によ
って、結果の符号も示される。
る。この場合、ビット位置ごとの和結果と繰上り結果
に、全ビット０のビット列とＡおよびＢの加算が含まれ
ることに留意されたい。やはり、ビット位置ごとの和と
繰上りのＸＯＲ結果を、論理ＡＮＤによって増分式に評
価して、第２状態出力を表すビット列Ｌ１Ｓを生成す
る。このビット列は、最上位３ビットが１から構成さ
れ、先行１見積の目的のために、最上位３ビットが先行
１であることを示していることに留意されたい。表３に
示された論理演算は、先行０ビット列と先行１ビット列
すなわち、２つの状態出力Ｌ０ＳとＬ１Ｓを比較して、
これら２つのうちの優越結果を選択し、これによって、
正規化中に状態出力のどちらに基づくシフトによって削
除するのかを決定することを表している。この結果によ
って、結果の符号も示される。
【００２３】表３には、表１および表２からの２つの状
態出力ビット列、Ｌ０ＳおよびＬ１Ｓが示されている。
この２つのビット列に、ビット位置ごとの論理ＯＲを適
用して、最終的なビット列を生成する。表３の最終的な
ビット列から、Ｌ０Ｓビット列に対する一致（１）によ
って、先行０削除が適用され、加算器の結果が正数であ
り、最後に、正規化で８個の先行０（２）を取り除かな
ければならないことが識別される。
態出力ビット列、Ｌ０ＳおよびＬ１Ｓが示されている。
この２つのビット列に、ビット位置ごとの論理ＯＲを適
用して、最終的なビット列を生成する。表３の最終的な
ビット列から、Ｌ０Ｓビット列に対する一致（１）によ
って、先行０削除が適用され、加算器の結果が正数であ
り、最後に、正規化で８個の先行０（２）を取り除かな
ければならないことが識別される。
【００２４】表４ないし表６の系列に示された第２の例
は、加算器からの和が負の値の状況を示す例である。こ
の例では、加算器が、入力としてデータ・ビット列Ｃお
よびＤを受け取り、ビット列Ｄは、大きな負の値であっ
て、ＣとＤの和も負になるようになっている。ＣとＤの
実際の和は、表４の一番下にある。表１に関して前に説
明した手順が、表４で実行される先行０見積の間に適用
される。対応する実行が、表５で行われ、この場合、表
２に関して前に詳細に説明したものと同様の先行１見積
が進行する。表４および表５からの２つの状態出力結
果、Ｌ０ＳおよびＬ１Ｓが、表６で比較される。この場
合、論理ＯＲの結果が、先行１結果Ｌ１Ｓと一致して
（１）、先行１削除が適用され、ＣとＤの加算の結果が
負であり、８個の先行１（２）を正規化中に取り除かな
ければならないことが示されることに留意されたい。
は、加算器からの和が負の値の状況を示す例である。こ
の例では、加算器が、入力としてデータ・ビット列Ｃお
よびＤを受け取り、ビット列Ｄは、大きな負の値であっ
て、ＣとＤの和も負になるようになっている。ＣとＤの
実際の和は、表４の一番下にある。表１に関して前に説
明した手順が、表４で実行される先行０見積の間に適用
される。対応する実行が、表５で行われ、この場合、表
２に関して前に詳細に説明したものと同様の先行１見積
が進行する。表４および表５からの２つの状態出力結
果、Ｌ０ＳおよびＬ１Ｓが、表６で比較される。この場
合、論理ＯＲの結果が、先行１結果Ｌ１Ｓと一致して
（１）、先行１削除が適用され、ＣとＤの加算の結果が
負であり、８個の先行１（２）を正規化中に取り除かな
ければならないことが示されることに留意されたい。
【００２５】先行０を表す状態出力ビット列の生成に使
用されるさまざまビット列の間の数学的関係を、表１の
下に示す。したがって、位置ｉの和ビットは、データ・
ビット列ＡおよびＢの対応するビット位置のＸＯＲ組合
せの補数に等しく、同様に、そのビット位置の伝搬の逆
数に等しい。同様に、あるビット位置の繰上りは、右側
に隣接するビット位置のＡおよびＢの値の論理ＯＲ組合
せに等しく、さらに、その隣接ビット位置の０状態の逆
数に等しい。表１のＸＯＲビット列は、選択されたビッ
ト位置のＰの逆数と次の連続したビット位置のＺの逆数
のＸＯＲ組合せに等しい。この値を、ＰＺiと表す。状
態出力Ｌ０Ｓiは、ビット位置のそれぞれについて、Ｘ
ＯＲビット列に適用されるそれより上位のすべてのビッ
ト位置からの対応する結果を含む、論理ＡＮＤ組合せの
結果である。
用されるさまざまビット列の間の数学的関係を、表１の
下に示す。したがって、位置ｉの和ビットは、データ・
ビット列ＡおよびＢの対応するビット位置のＸＯＲ組合
せの補数に等しく、同様に、そのビット位置の伝搬の逆
数に等しい。同様に、あるビット位置の繰上りは、右側
に隣接するビット位置のＡおよびＢの値の論理ＯＲ組合
せに等しく、さらに、その隣接ビット位置の０状態の逆
数に等しい。表１のＸＯＲビット列は、選択されたビッ
ト位置のＰの逆数と次の連続したビット位置のＺの逆数
のＸＯＲ組合せに等しい。この値を、ＰＺiと表す。状
態出力Ｌ０Ｓiは、ビット位置のそれぞれについて、Ｘ
ＯＲビット列に適用されるそれより上位のすべてのビッ
ト位置からの対応する結果を含む、論理ＡＮＤ組合せの
結果である。
【００２６】表２の下に示された数学的関係から、ある
ビット位置の和が、同一位置の値ＡおよびＢのＸＯＲ組
合せに対応し、さらに、そのビット位置の伝搬（Ｐ）に
等しいことが示される。あるビット位置の繰上りは、次
の連続するビット位置のＡおよびＢの値の論理ＡＮＤ組
合せに等しく、さらに、次の隣接ビット位置の生成
（Ｇ）に等しい。各ビット位置のＸＯＲ値は、そのビッ
ト位置の伝搬（Ｐ）と次の連続するビット位置の生成
（Ｇ）のＸＯＲ組合せに等しく、これは、そのビット列
によって表される状態のうちの第２の状態として定義さ
れる。この値を、ＰＧiと表す。
ビット位置の和が、同一位置の値ＡおよびＢのＸＯＲ組
合せに対応し、さらに、そのビット位置の伝搬（Ｐ）に
等しいことが示される。あるビット位置の繰上りは、次
の連続するビット位置のＡおよびＢの値の論理ＡＮＤ組
合せに等しく、さらに、次の隣接ビット位置の生成
（Ｇ）に等しい。各ビット位置のＸＯＲ値は、そのビッ
ト位置の伝搬（Ｐ）と次の連続するビット位置の生成
（Ｇ）のＸＯＲ組合せに等しく、これは、そのビット列
によって表される状態のうちの第２の状態として定義さ
れる。この値を、ＰＧiと表す。
【００２７】正の結果を有するビット列ＡおよびＢと、
負の結果を有するビット列ＣおよびＤは、可能なＰ、Ｇ
およびＺの組合せのスーパーセットである。したがっ
て、これらは、本実施態様が、加算器への入力として発
生する可能性のあるビット組合せのすべての範囲を包含
する可能性を示すものである。
負の結果を有するビット列ＣおよびＤは、可能なＰ、Ｇ
およびＺの組合せのスーパーセットである。したがっ
て、これらは、本実施態様が、加算器への入力として発
生する可能性のあるビット組合せのすべての範囲を包含
する可能性を示すものである。
【００２８】基礎的な先行０情報および先行１情報は、
２つの状態出力ビット・ストリーム、Ｌ０ＳおよびＬ１
Ｓを介して完全に伝えられる。Ｌ０Ｓは、先行０の位置
の特性を表す。先行１のための、ビット・ストリームＬ
１Ｓによって表される状態に関して、同様の状況が存在
する。
２つの状態出力ビット・ストリーム、Ｌ０ＳおよびＬ１
Ｓを介して完全に伝えられる。Ｌ０Ｓは、先行０の位置
の特性を表す。先行１のための、ビット・ストリームＬ
１Ｓによって表される状態に関して、同様の状況が存在
する。
【００２９】本発明に従って実施されるものであれ、前
述のＬＺＡ従来技術に一致するものであれ、先行０／１
予想には、１ビット位置のカウント不足の可能性があ
る。これは、ＬＺＡ見積が、加算器に入力されるデータ
・ビット列のＭＳＢ部分から実行される見積によって行
われるという事実に起因するものである。限られた場合
に、特定のＰ、ＧおよびＺの組合せによって、数学的に
はビット列の右側から入る加算器への繰上り入力のため
に、ＬＺＡカウントが１ビット位置足りなくなる。好ま
しい解決策は、ＬＺＡによって指定される正規化シフト
を完了した後に、正規化システムに、適宜追加の０／１
に関して先行ビットを検査させることである。
述のＬＺＡ従来技術に一致するものであれ、先行０／１
予想には、１ビット位置のカウント不足の可能性があ
る。これは、ＬＺＡ見積が、加算器に入力されるデータ
・ビット列のＭＳＢ部分から実行される見積によって行
われるという事実に起因するものである。限られた場合
に、特定のＰ、ＧおよびＺの組合せによって、数学的に
はビット列の右側から入る加算器への繰上り入力のため
に、ＬＺＡカウントが１ビット位置足りなくなる。好ま
しい解決策は、ＬＺＡによって指定される正規化シフト
を完了した後に、正規化システムに、適宜追加の０／１
に関して先行ビットを検査させることである。
【００３０】先行０および先行１の特性を表す２つの状
態ビット列の生成を、図２のブロック４によって機能的
に示す。入力ＺおよびＧのビット位置が、入力Ｐに対し
て１位置シフトされていることに留意されたい。このＺ
およびＧの位置の相対シフトは、値ＰＺiおよびＰＧiの
生成の特性を示す、表１および表２に示された数学的関
係に対応する。
態ビット列の生成を、図２のブロック４によって機能的
に示す。入力ＺおよびＧのビット位置が、入力Ｐに対し
て１位置シフトされていることに留意されたい。このＺ
およびＧの位置の相対シフトは、値ＰＺiおよびＰＧiの
生成の特性を示す、表１および表２に示された数学的関
係に対応する。
【００３１】図３は、通常のＸＯＲブロック６と増分式
加算ＡＮＤブロック（以下、ＡＮＤブロックと呼称す
る）７の使用を介して、図２のブロック４の内部の実際
の機能要素を示す図である。状態出力Ｌ０ＳおよびＬ１
Ｓが、先行０見積と先行１見積の結果を伝えることに留
意されたい。ＡＮＤブロック７は、ビット列Ｌ０Ｓまた
はＬ１Ｓのそれぞれのビットごとの出力状態を導出する
ために、最上位ビット位置から始まる増分式に増加する
ビットの組合せを必要とするので、ファン・インとファ
ン・アウトの検討が重要になる。図４に、図５に示され
た通常のＡＮＤブロック１１からなる連続する段ブロッ
ク８および９を有する連続する段を使用する、図３のＡ
ＮＤブロック７のＡＮＤ機能の通常の実施態様を示す。
加算ＡＮＤブロック（以下、ＡＮＤブロックと呼称す
る）７の使用を介して、図２のブロック４の内部の実際
の機能要素を示す図である。状態出力Ｌ０ＳおよびＬ１
Ｓが、先行０見積と先行１見積の結果を伝えることに留
意されたい。ＡＮＤブロック７は、ビット列Ｌ０Ｓまた
はＬ１Ｓのそれぞれのビットごとの出力状態を導出する
ために、最上位ビット位置から始まる増分式に増加する
ビットの組合せを必要とするので、ファン・インとファ
ン・アウトの検討が重要になる。図４に、図５に示され
た通常のＡＮＤブロック１１からなる連続する段ブロッ
ク８および９を有する連続する段を使用する、図３のＡ
ＮＤブロック７のＡＮＤ機能の通常の実施態様を示す。
【００３２】入力Ｐ、ＧおよびＺの間に２つの論理状態
だけが存在し、先行０見積および先行１見積の結果を表
す２つの状態出力ビット列が存在することは、連続した
刻時式ゲートの個数を直接的に最少にするだけでなく、
より高速でより効率的な回路設計のためにブール論理操
作が可能になることから望ましい。これに関して、拡張
されたＡＮＤブロック７（図３および図４）の使用によ
って、多数の段で遅延が導入され、望ましくないファン
・インおよびファン・アウトの負荷効果が示されること
は明白である。対照的に、図６のブール等価回路では、
段数と負荷問題の少ないＸＮＯＲゲートとＯＲゲートが
使用されている。さらに、ＸＮＯＲゲートとＯＲゲート
を使用することによって、より高速でファン・インおよ
びファン・アウト能力の高いシングル・レール負極性Ｃ
ＭＯＳ構成を使用できるようになる。図７、図８および
図９は、本発明の好ましい実施で定義されたＸＮＯＲ機
能およびＯＲ機能を機能的に複製した回路を示す図であ
る。
だけが存在し、先行０見積および先行１見積の結果を表
す２つの状態出力ビット列が存在することは、連続した
刻時式ゲートの個数を直接的に最少にするだけでなく、
より高速でより効率的な回路設計のためにブール論理操
作が可能になることから望ましい。これに関して、拡張
されたＡＮＤブロック７（図３および図４）の使用によ
って、多数の段で遅延が導入され、望ましくないファン
・インおよびファン・アウトの負荷効果が示されること
は明白である。対照的に、図６のブール等価回路では、
段数と負荷問題の少ないＸＮＯＲゲートとＯＲゲートが
使用されている。さらに、ＸＮＯＲゲートとＯＲゲート
を使用することによって、より高速でファン・インおよ
びファン・アウト能力の高いシングル・レール負極性Ｃ
ＭＯＳ構成を使用できるようになる。図７、図８および
図９は、本発明の好ましい実施で定義されたＸＮＯＲ機
能およびＯＲ機能を機能的に複製した回路を示す図であ
る。
【００３３】本発明のもう１つの態様では、代替実施例
によって、負荷効果と段数を多少軽減する、ＡＮＤブロ
ック７（図３）のよりよい実施態様がもたらされる。１
６ビットの場合のこのＡＮＤ実施態様の代表的な構成
を、図１０に示す。これに対応する記号表現を、図１１
に示す。このＡＮＤアーキテクチャは、すべてのＡＮＤ
ゲートで最大４つのファン・インと共に、必要なビット
単位累算増加ＡＮＤ機能を提供し、２段だけで全機能を
達成することに留意されたい。
によって、負荷効果と段数を多少軽減する、ＡＮＤブロ
ック７（図３）のよりよい実施態様がもたらされる。１
６ビットの場合のこのＡＮＤ実施態様の代表的な構成
を、図１０に示す。これに対応する記号表現を、図１１
に示す。このＡＮＤアーキテクチャは、すべてのＡＮＤ
ゲートで最大４つのファン・インと共に、必要なビット
単位累算増加ＡＮＤ機能を提供し、２段だけで全機能を
達成することに留意されたい。
【００３４】図１２は、表３および表６に関して説明し
た組み合わせ演算を達成するためのＯＲゲートの組の代
表を示す図である。すなわち、これらの表は、先行０削
除または先行１削除のどちらが適用されるかを、後続の
突合せによって判定するための、Ｌ０ＳとＬ１ＳのＯＲ
組合せを示すものである。
た組み合わせ演算を達成するためのＯＲゲートの組の代
表を示す図である。すなわち、これらの表は、先行０削
除または先行１削除のどちらが適用されるかを、後続の
突合せによって判定するための、Ｌ０ＳとＬ１ＳのＯＲ
組合せを示すものである。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３６】（１）第１および第２のデータ・ビット列
から導出されたＰビット列およびＺビット列の論理組合
せによって生成されるビット列内の先行０を識別するた
めの手段と、第１および第２のデータ・ビット列から導
出されたＰビット列およびＧビット列の論理組合せによ
って生成されるビット列内の先行１を識別するための手
段とを含む、ディジタル・プロセッサの、第１および第
２のデータ・ビット列の入力を受け取る加算器と共に使
用する先行０／１予想機構装置。 （２）先行０を識別する手段が、最上位ビット位置から
始めて増分式に増加するビットのグループを組み合わせ
る論理機構を含むことを特徴とする、上記（１）に記載
の装置。 （３）先行１を識別する手段が、最上位ビット位置から
始めて増分式に増加するビットのグループを組み合わせ
る論理機構を含むことを特徴とする、上記（１）に記載
の装置。 （４）Ｐビット列およびＺビット列ならびにＰビット列
およびＧビット列が、ＸＯＲ型論理機構を使用して論理
的に組み合わされることを特徴とする、上記（１）に記
載の装置。 （５）増分式に増加するビットのグループを組み合わせ
る論理機構が、複数のＡＮＤゲートを含むことを特徴と
する、上記（２）に記載の装置。 （６）増分式に増加するビットのグループを組み合わせ
る論理機構が、複数のＡＮＤゲートを含むことを特徴と
する、上記（３）に記載の装置。 （７）符号と正規化すべき先行０／１の個数とを表すビ
ット列を選択する際に、識別された先行０の個数を識別
された先行１の個数と比較する手段をさらに含む、上記
（１）に記載の装置。 （８）第１および第２のデータ・ビット列から導出され
たＰビット列およびＺビット列の論理組合せによって生
成されるビット列内の先行０を識別するステップと、第
１および第２のデータ・ビット列から導出されたＰビッ
ト列およびＧビット列の論理組合せによって生成される
ビット列内の先行１を識別するステップとを含む、ディ
ジタル・プロセッサの、第１および第２のデータ・ビッ
ト列の入力を受け取る加算器の動作と共に、先行０／１
を検出する方法。 （９）先行０を識別するステップが、最上位ビット位置
から始めて増分式に増加するビットのグループを組み合
わせるステップを含むことを特徴とする、上記（８）に
記載の方法。 （１０）先行１を識別するステップが、最上位ビット位
置から始めて増分式に増加するビットのグループを組み
合わせるステップを含むことを特徴とする、上記（８）
に記載の方法。 （１１）Ｐビット列およびＺビット列ならびにＰビット
列およびＧビット列が、ＸＯＲ型論理機構を使用して論
理的に組み合わされることを特徴とする、上記（８）に
記載の方法。 （１２）増分式に増加するグループを組み合わせるステ
ップが、ＡＮＤ論理演算を含むことを特徴とする、上記
（９）に記載の方法。 （１３）増分式に増加するグループを組み合わせるステ
ップが、ＡＮＤ論理演算を含むことを特徴とする、上記
（１０）に記載の方法。 （１４）符号と正規化すべき先行０／１の個数とを表す
ビット列を選択する際に、識別された先行０の個数を識
別された先行１の個数と比較するステップをさらに含
む、上記（８）に記載の方法。
から導出されたＰビット列およびＺビット列の論理組合
せによって生成されるビット列内の先行０を識別するた
めの手段と、第１および第２のデータ・ビット列から導
出されたＰビット列およびＧビット列の論理組合せによ
って生成されるビット列内の先行１を識別するための手
段とを含む、ディジタル・プロセッサの、第１および第
２のデータ・ビット列の入力を受け取る加算器と共に使
用する先行０／１予想機構装置。 （２）先行０を識別する手段が、最上位ビット位置から
始めて増分式に増加するビットのグループを組み合わせ
る論理機構を含むことを特徴とする、上記（１）に記載
の装置。 （３）先行１を識別する手段が、最上位ビット位置から
始めて増分式に増加するビットのグループを組み合わせ
る論理機構を含むことを特徴とする、上記（１）に記載
の装置。 （４）Ｐビット列およびＺビット列ならびにＰビット列
およびＧビット列が、ＸＯＲ型論理機構を使用して論理
的に組み合わされることを特徴とする、上記（１）に記
載の装置。 （５）増分式に増加するビットのグループを組み合わせ
る論理機構が、複数のＡＮＤゲートを含むことを特徴と
する、上記（２）に記載の装置。 （６）増分式に増加するビットのグループを組み合わせ
る論理機構が、複数のＡＮＤゲートを含むことを特徴と
する、上記（３）に記載の装置。 （７）符号と正規化すべき先行０／１の個数とを表すビ
ット列を選択する際に、識別された先行０の個数を識別
された先行１の個数と比較する手段をさらに含む、上記
（１）に記載の装置。 （８）第１および第２のデータ・ビット列から導出され
たＰビット列およびＺビット列の論理組合せによって生
成されるビット列内の先行０を識別するステップと、第
１および第２のデータ・ビット列から導出されたＰビッ
ト列およびＧビット列の論理組合せによって生成される
ビット列内の先行１を識別するステップとを含む、ディ
ジタル・プロセッサの、第１および第２のデータ・ビッ
ト列の入力を受け取る加算器の動作と共に、先行０／１
を検出する方法。 （９）先行０を識別するステップが、最上位ビット位置
から始めて増分式に増加するビットのグループを組み合
わせるステップを含むことを特徴とする、上記（８）に
記載の方法。 （１０）先行１を識別するステップが、最上位ビット位
置から始めて増分式に増加するビットのグループを組み
合わせるステップを含むことを特徴とする、上記（８）
に記載の方法。 （１１）Ｐビット列およびＺビット列ならびにＰビット
列およびＧビット列が、ＸＯＲ型論理機構を使用して論
理的に組み合わされることを特徴とする、上記（８）に
記載の方法。 （１２）増分式に増加するグループを組み合わせるステ
ップが、ＡＮＤ論理演算を含むことを特徴とする、上記
（９）に記載の方法。 （１３）増分式に増加するグループを組み合わせるステ
ップが、ＡＮＤ論理演算を含むことを特徴とする、上記
（１０）に記載の方法。 （１４）符号と正規化すべき先行０／１の個数とを表す
ビット列を選択する際に、識別された先行０の個数を識
別された先行１の個数と比較するステップをさらに含
む、上記（８）に記載の方法。
【００３７】
【発明の効果】本発明によって、より少ない論理段と、
効率的な寸法と速度の回路実施態様に従う論理機能を用
いて、加算器からの実際の結果を予想して先行０／１ビ
ットを検出する装置および方法が提供される。
効率的な寸法と速度の回路実施態様に従う論理機能を用
いて、加算器からの実際の結果を予想して先行０／１ビ
ットを検出する装置および方法が提供される。
【図１】プロセッサに関する先行０予想機構（ＬＺＡ）
の位置を示す概略ブロック図である。
の位置を示す概略ブロック図である。
【図２】プロセッサの加算器からの仮数における先行０
および先行１の位置を特徴づける先行０ビット列と先行
１ビット列の生成に使用されるＺ要素、Ｐ要素およびＧ
要素を示す概略ブロック図である。
および先行１の位置を特徴づける先行０ビット列と先行
１ビット列の生成に使用されるＺ要素、Ｐ要素およびＧ
要素を示す概略ブロック図である。
【図３】複数の加算器入力ビットを有するシステムに印
加される際の図２のブロック内の論理機構を示す概略ブ
ロック図である。
加される際の図２のブロック内の論理機構を示す概略ブ
ロック図である。
【図４】図３の加算ＡＮＤブロックの内部の論理機構の
概略ブロック図である。
概略ブロック図である。
【図５】図４のブロックの内部の論理機構の概略ブロッ
ク図である。
ク図である。
【図６】図７、図８および図９の論理ブロックを使用す
る、図３の実施態様を示すブロック図である。
る、図３の実施態様を示すブロック図である。
【図７】好ましい論理ブロックと効率的なＣＭＯＳ集積
回路実施態様の間の対応を示す概略図である。
回路実施態様の間の対応を示す概略図である。
【図８】好ましい論理ブロックと効率的なＣＭＯＳ集積
回路実施態様の間の対応を示す概略図である。
回路実施態様の間の対応を示す概略図である。
【図９】好ましい論理ブロックと効率的なＣＭＯＳ集積
回路実施態様の間の対応を示す概略図である。
回路実施態様の間の対応を示す概略図である。
【図１０】図３のＡＮＤ論理機構の効率的な実施態様を
示す概略ブロック図である。
示す概略ブロック図である。
【図１１】図１０に示された論理機構の記号表現を示す
図である。
図である。
【図１２】正規化中の適用可能性に関するＬ０ＳとＬ１
Ｓの比較に使用されるＯＲ論理機構の概略ブロック図で
ある。
Ｓの比較に使用されるＯＲ論理機構の概略ブロック図で
ある。
１ 全加算器 ２ 先行０／１予想機構（ＬＺＡ） ３ シフタ ４ ブロック ６ ＸＯＲブロック ７ 増分式加算ＡＮＤブロック（ＡＮＤブロック） ８ 段ブロック ９ 段ブロック １１ ＡＮＤブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーチン・スタンレー・シュモークラー アメリカ合衆国78731、テキサス州オース チン ロックポイント・ドライブ 7504
Claims (14)
- 【請求項１】第１および第２のデータ・ビット列から導
出されたＰビット列およびＺビット列の論理組合せによ
って生成されるビット列内の先行０を識別するための手
段と、 第１および第２のデータ・ビット列から導出されたＰビ
ット列およびＧビット列の論理組合せによって生成され
るビット列内の先行１を識別するための手段とを含む、
ディジタル・プロセッサの、第１および第２のデータ・
ビット列の入力を受け取る加算器と共に使用する先行０
／１予想機構装置。 - 【請求項２】先行０を識別する手段が、最上位ビット位
置から始めて増分式に増加するビットのグループを組み
合わせる論理機構を含むことを特徴とする、請求項１に
記載の装置。 - 【請求項３】先行１を識別する手段が、最上位ビット位
置から始めて増分式に増加するビットのグループを組み
合わせる論理機構を含むことを特徴とする、請求項１に
記載の装置。 - 【請求項４】Ｐビット列およびＺビット列ならびにＰビ
ット列およびＧビット列が、ＸＯＲ型論理機構を使用し
て論理的に組み合わされることを特徴とする、請求項１
に記載の装置。 - 【請求項５】増分式に増加するビットのグループを組み
合わせる論理機構が、複数のＡＮＤゲートを含むことを
特徴とする、請求項２に記載の装置。 - 【請求項６】増分式に増加するビットのグループを組み
合わせる論理機構が、複数のＡＮＤゲートを含むことを
特徴とする、請求項３に記載の装置。 - 【請求項７】符号と正規化すべき先行０／１の個数とを
表すビット列を選択する際に、識別された先行０の個数
を識別された先行１の個数と比較する手段をさらに含
む、請求項１に記載の装置。 - 【請求項８】第１および第２のデータ・ビット列から導
出されたＰビット列およびＺビット列の論理組合せによ
って生成されるビット列内の先行０を識別するステップ
と、 第１および第２のデータ・ビット列から導出されたＰビ
ット列およびＧビット列の論理組合せによって生成され
るビット列内の先行１を識別するステップとを含む、デ
ィジタル・プロセッサの、第１および第２のデータ・ビ
ット列の入力を受け取る加算器の動作と共に、先行０／
１を検出する方法。 - 【請求項９】先行０を識別するステップが、最上位ビッ
ト位置から始めて増分式に増加するビットのグループを
組み合わせるステップを含むことを特徴とする、請求項
８に記載の方法。 - 【請求項１０】先行１を識別するステップが、最上位ビ
ット位置から始めて増分式に増加するビットのグループ
を組み合わせるステップを含むことを特徴とする、請求
項８に記載の方法。 - 【請求項１１】Ｐビット列およびＺビット列ならびにＰ
ビット列およびＧビット列が、ＸＯＲ型論理機構を使用
して論理的に組み合わされることを特徴とする、請求項
８に記載の方法。 - 【請求項１２】増分式に増加するグループを組み合わせ
るステップが、ＡＮＤ論理演算を含むことを特徴とす
る、請求項９に記載の方法。 - 【請求項１３】増分式に増加するグループを組み合わせ
るステップが、ＡＮＤ論理演算を含むことを特徴とす
る、請求項１０に記載の方法。 - 【請求項１４】符号と正規化すべき先行０／１の個数と
を表すビット列を選択する際に、識別された先行０の個
数を識別された先行１の個数と比較するステップをさら
に含む、請求項８に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US228323 | 1994-04-15 | ||
| US08/228,323 US5493520A (en) | 1994-04-15 | 1994-04-15 | Two state leading zero/one anticipator (LZA) |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07295790A true JPH07295790A (ja) | 1995-11-10 |
Family
ID=22856710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7033406A Pending JPH07295790A (ja) | 1994-04-15 | 1995-02-22 | ２状態先行０／１予想機構（ｌｚａ） |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5493520A (ja) |
| EP (1) | EP0677805A1 (ja) |
| JP (1) | JPH07295790A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8805904B2 (en) | 2011-02-08 | 2014-08-12 | Samsung Electronics Co., Ltd. | Method and apparatus for calculating the number of leading zero bits of a binary operation |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751621A (en) * | 1994-11-17 | 1998-05-12 | Hitachi, Ltd. | Multiply-add unit and data processing apparatus using it |
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