JPH07295878A - 主記憶リクエスト制御装置 - Google Patents
主記憶リクエスト制御装置Info
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- JPH07295878A JPH07295878A JP8926894A JP8926894A JPH07295878A JP H07295878 A JPH07295878 A JP H07295878A JP 8926894 A JP8926894 A JP 8926894A JP 8926894 A JP8926894 A JP 8926894A JP H07295878 A JPH07295878 A JP H07295878A
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- 230000001629 suppression Effects 0.000 claims abstract description 29
- 230000005764 inhibitory process Effects 0.000 claims description 13
- 230000005540 biological transmission Effects 0.000 claims description 10
- 230000006870 function Effects 0.000 description 25
- 238000010586 diagram Methods 0.000 description 8
- 230000010365 information processing Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】主記憶リクエスト受付側でもリクエストの優先
順序の主導権を握ることにより、性能の自由度向上及び
デバッグ機能としての障害解析の容易性向上を図る。 【構成】リクエスト抑止制御手段１２１内に、リプライ
情報レジスタ１２１−２及びリクエスト計数カウンタ制
御回路１２１−１を設ける。リプライ情報レジスタ１２
１−２は、主記憶装置３からリクエストの処理終了に伴
って送出されるリプライ情報を受け付け、その情報内の
プロセッサ番号により該当するリクエスト計数カウンタ
のカウントダウン信号を発生する。また、リクエスト計
数カウンタ制御回路１２１−１は、リクエスト計数カウ
ンタ１２３−１〜１２３−３が保持するリクエスト情報
から判断してリクエスト抑止信号を生成し、リクエスト
受付制御回路１１２に送出される。
順序の主導権を握ることにより、性能の自由度向上及び
デバッグ機能としての障害解析の容易性向上を図る。 【構成】リクエスト抑止制御手段１２１内に、リプライ
情報レジスタ１２１−２及びリクエスト計数カウンタ制
御回路１２１−１を設ける。リプライ情報レジスタ１２
１−２は、主記憶装置３からリクエストの処理終了に伴
って送出されるリプライ情報を受け付け、その情報内の
プロセッサ番号により該当するリクエスト計数カウンタ
のカウントダウン信号を発生する。また、リクエスト計
数カウンタ制御回路１２１−１は、リクエスト計数カウ
ンタ１２３−１〜１２３−３が保持するリクエスト情報
から判断してリクエスト抑止信号を生成し、リクエスト
受付制御回路１１２に送出される。
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサから
の主記憶リクエストを実行制御する主記憶リクエスト制
御装置に関する。
の主記憶リクエストを実行制御する主記憶リクエスト制
御装置に関する。
【０００２】
【従来の技術】従来のこの種の記憶リクエスト制御装置
は、例えば特開平２−２８８９２１号公報に記載されて
いるように、複数のプロセッサからの主記憶アクセスを
受け付ける機能を含む装置（以下、受付機能を含む装
置）と、主記憶装置へその主記憶アクセスを送出する機
能を含む装置（以下、送出機能を含む装置）とを有し、
送出機能を含む装置が主記憶に対して処理能力を限界を
超えるとそのプロセッサからの主記憶に対してのアクセ
スを抑止している。
は、例えば特開平２−２８８９２１号公報に記載されて
いるように、複数のプロセッサからの主記憶アクセスを
受け付ける機能を含む装置（以下、受付機能を含む装
置）と、主記憶装置へその主記憶アクセスを送出する機
能を含む装置（以下、送出機能を含む装置）とを有し、
送出機能を含む装置が主記憶に対して処理能力を限界を
超えるとそのプロセッサからの主記憶に対してのアクセ
スを抑止している。
【０００３】そして、特開平１−２５５０４２号公報に
は、上述のような動作環境において、受付機能を含む装
置が複数のプロセッサから主記憶アクセスを受け付ける
と、送出機能を含む装置からの抑止信号で抑止されるま
で受付機能を含む装置自身が何らかの優先順位決定回路
に従って送出機能を含む装置に対して主記憶アクセスを
送出するという技術が開示されている。このように従来
は、主記憶アクセスを受け付ける送出機能を含む装置
は、受付機能を含む装置から送られてきた順序にしか主
記憶に対してアクセスできない。
は、上述のような動作環境において、受付機能を含む装
置が複数のプロセッサから主記憶アクセスを受け付ける
と、送出機能を含む装置からの抑止信号で抑止されるま
で受付機能を含む装置自身が何らかの優先順位決定回路
に従って送出機能を含む装置に対して主記憶アクセスを
送出するという技術が開示されている。このように従来
は、主記憶アクセスを受け付ける送出機能を含む装置
は、受付機能を含む装置から送られてきた順序にしか主
記憶に対してアクセスできない。
【０００４】
【発明が解決しようとする課題】上述した従来技術で示
したような各機能は、「プロセッサ→主記憶」といった
情報の伝達路に用いる機能であり、一般的に障害が発生
した時点での情報収集による障害解析は困難である。こ
とに、複数プロセッサからの主記憶アクセスの優先順位
を受付機能を含む装置のみが決定してしまうシステム制
御装置ではなおさらである。
したような各機能は、「プロセッサ→主記憶」といった
情報の伝達路に用いる機能であり、一般的に障害が発生
した時点での情報収集による障害解析は困難である。こ
とに、複数プロセッサからの主記憶アクセスの優先順位
を受付機能を含む装置のみが決定してしまうシステム制
御装置ではなおさらである。
【０００５】また、受付機能を含め装置が主記憶アクセ
スの優先順位を決定してしまう為、受付機能を含む装置
が複数のプロセッサからの主記憶アクセスを受け付けた
時点で優先順位決定回路がそのまま複数のプロセッサの
主記憶に対するアクセス性能となってしまい、あるプロ
セッサの主記憶に対するアクセス性能を落としてある別
のプロセッサの主記憶に対するアクセスの性能を向上さ
せるといった性能の自由度も乏しいという問題点があ
る。
スの優先順位を決定してしまう為、受付機能を含む装置
が複数のプロセッサからの主記憶アクセスを受け付けた
時点で優先順位決定回路がそのまま複数のプロセッサの
主記憶に対するアクセス性能となってしまい、あるプロ
セッサの主記憶に対するアクセス性能を落としてある別
のプロセッサの主記憶に対するアクセスの性能を向上さ
せるといった性能の自由度も乏しいという問題点があ
る。
【０００６】
【課題を解決するための手段】本発明の装置は、複数の
プロセッサからの主記憶リクエストを実行制御する主記
憶リクエスト制御装置において、前記複数のプロセッサ
に同期してリクエスト情報を受け付けて保持するリクエ
スト受付手段と、前記リクエスト受付手段が出力したリ
クエスト情報を受けて、主記憶装置に同期してリクエス
トを送出するリクエスト送出手段と、前記リクエスト受
付手段によるリクエスト受付を抑止するリクエスト抑止
制御手段とを具備し、前記リクエスト送出手段により主
記憶リクエスト送出の調整制御を前記リクエスト抑止制
御手段によって行うことを特徴とする。
プロセッサからの主記憶リクエストを実行制御する主記
憶リクエスト制御装置において、前記複数のプロセッサ
に同期してリクエスト情報を受け付けて保持するリクエ
スト受付手段と、前記リクエスト受付手段が出力したリ
クエスト情報を受けて、主記憶装置に同期してリクエス
トを送出するリクエスト送出手段と、前記リクエスト受
付手段によるリクエスト受付を抑止するリクエスト抑止
制御手段とを具備し、前記リクエスト送出手段により主
記憶リクエスト送出の調整制御を前記リクエスト抑止制
御手段によって行うことを特徴とする。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例のブロック図
である。本実施例はシステム制御装置１と複数のプロセ
ッサ２１〜２３と主記憶装置３とから構成された情報処
理装置であり、システム制御装置１はプロセッサ２１〜
２３からのリクエスト情報を受け付けるリクエスト受付
手段１１と、受け付けられたリクエスト情報を主記憶装
置３に送出するリクエスト送出手段１２と、プロセッサ
２１〜２３からの主記憶装置３に対するリクエスト情報
を受け付けるプロセッサ２１〜２３と１：１対応の受付
レジスタ１３〜１５とで構成されている。
である。本実施例はシステム制御装置１と複数のプロセ
ッサ２１〜２３と主記憶装置３とから構成された情報処
理装置であり、システム制御装置１はプロセッサ２１〜
２３からのリクエスト情報を受け付けるリクエスト受付
手段１１と、受け付けられたリクエスト情報を主記憶装
置３に送出するリクエスト送出手段１２と、プロセッサ
２１〜２３からの主記憶装置３に対するリクエスト情報
を受け付けるプロセッサ２１〜２３と１：１対応の受付
レジスタ１３〜１５とで構成されている。
【０００９】さらに、リクエスト受付手段１１は、リク
エスト情報選択回路１１１，リクエスト受付制御回路１
１２，リクエスト保持回路１１３およびプロセッサ２１
〜２３と１：１対応のリクエスト抑止信号受付リクエス
ト１１４〜１１６から構成される。
エスト情報選択回路１１１，リクエスト受付制御回路１
１２，リクエスト保持回路１１３およびプロセッサ２１
〜２３と１：１対応のリクエスト抑止信号受付リクエス
ト１１４〜１１６から構成される。
【００１０】リクエスト情報選択回路１１１は、リクエ
スト受付制御回路１１２からの選択信号で受付レジスタ
１３〜１５内のリクエスト情報を選択し、リクエスト受
付制御回路１１２は、プロセッサ２１〜２３からのリク
エスト情報が受付レジスタ１３〜１５に格納されたこと
を示す信号とリクエスト抑止信号受付レジスタ１１４〜
１１６からの情報で優先順位を決定して上述の選択信号
を出力する。リクエスト保持レジスタ１１３は、リクエ
スト情報選択回路１１１で選択されたリクエスト情報を
保持し、リクエスト抑止信号受付レジスタ１１４〜１１
６は、リクエスト送出手段１２内のリクエスト抑止信号
早出レジスタ１２４〜１２６からの抑止信号を１：１対
応で受け付ける。
スト受付制御回路１１２からの選択信号で受付レジスタ
１３〜１５内のリクエスト情報を選択し、リクエスト受
付制御回路１１２は、プロセッサ２１〜２３からのリク
エスト情報が受付レジスタ１３〜１５に格納されたこと
を示す信号とリクエスト抑止信号受付レジスタ１１４〜
１１６からの情報で優先順位を決定して上述の選択信号
を出力する。リクエスト保持レジスタ１１３は、リクエ
スト情報選択回路１１１で選択されたリクエスト情報を
保持し、リクエスト抑止信号受付レジスタ１１４〜１１
６は、リクエスト送出手段１２内のリクエスト抑止信号
早出レジスタ１２４〜１２６からの抑止信号を１：１対
応で受け付ける。
【００１１】また、リクエスト送出手段１２は、リクエ
スト計数カウンタ制御回路１２１−１とリプライ情報レ
ジスタ１２１−２からなるリクエスト抑止制御手段１２
１と、リクエスト保持レジスタ１１３から送られてきた
リクエスト情報を受信するリクエスト受信レジスタ１２
２と、主記憶装置３に存在するリクエスト情報の個数を
示すプロセッサ２１〜２３と１：１対応のリクエスト計
数カウンタ１２３−１〜１２３−３と、リクエスト計数
カウンタ１２１−１で生成された抑止信号をリクエスト
抑止信号受付レジスタ１１４〜１１６に１：１対応で送
出するリクエスト抑止信号送出レジスタ１２４〜１２６
とを有している。
スト計数カウンタ制御回路１２１−１とリプライ情報レ
ジスタ１２１−２からなるリクエスト抑止制御手段１２
１と、リクエスト保持レジスタ１１３から送られてきた
リクエスト情報を受信するリクエスト受信レジスタ１２
２と、主記憶装置３に存在するリクエスト情報の個数を
示すプロセッサ２１〜２３と１：１対応のリクエスト計
数カウンタ１２３−１〜１２３−３と、リクエスト計数
カウンタ１２１−１で生成された抑止信号をリクエスト
抑止信号受付レジスタ１１４〜１１６に１：１対応で送
出するリクエスト抑止信号送出レジスタ１２４〜１２６
とを有している。
【００１２】リクエスト計数カウンタ制御回路１２１−
１は、リクエスト送出手段１２内で処理できる最大限度
をリクエスト計数カウンタ１２３−１〜１２３−３が保
持するリクエスト情報から判断して抑止信号を生成する
機能を有している。リプライ情報レジスタ１２１−２
は、主記憶装置３からリクエストの処理終了に伴って送
出されるリプライ情報を受け付けるレジスタで、その情
報内のプロセッサ番号から該当するリクエスト計数カウ
ンタのカウントダウン信号を発生する。
１は、リクエスト送出手段１２内で処理できる最大限度
をリクエスト計数カウンタ１２３−１〜１２３−３が保
持するリクエスト情報から判断して抑止信号を生成する
機能を有している。リプライ情報レジスタ１２１−２
は、主記憶装置３からリクエストの処理終了に伴って送
出されるリプライ情報を受け付けるレジスタで、その情
報内のプロセッサ番号から該当するリクエスト計数カウ
ンタのカウントダウン信号を発生する。
【００１３】リクエスト計数カウンタ１２３−１〜１２
３−３は、リクエスト送出手段１２がリクエスト情報を
受信し、その情報内のプロセッサ番号から該当するリク
エスト計数カウンタを選択し、１カウントアップし、リ
プライ情報レジスタ１２１−２からのカウントダウン信
号により、１カウントダウンする。
３−３は、リクエスト送出手段１２がリクエスト情報を
受信し、その情報内のプロセッサ番号から該当するリク
エスト計数カウンタを選択し、１カウントアップし、リ
プライ情報レジスタ１２１−２からのカウントダウン信
号により、１カウントダウンする。
【００１４】次に、本実施例の動作について説明する。
【００１５】まず、プロセッサ２１〜２３から送られて
きたリクエスト情報は、受付レジスタ１３〜１５を経
て、リクエスト情報選択回路１１１に入力する。リクエ
スト情報選択回路１１１は、リクエスト受付制御回路１
１２で決定された優先順位による選択信号によりリクエ
スト情報を選択してリクエスト保持レジスタに格納し、
リクエスト受信レジスタ１２２に送出する。
きたリクエスト情報は、受付レジスタ１３〜１５を経
て、リクエスト情報選択回路１１１に入力する。リクエ
スト情報選択回路１１１は、リクエスト受付制御回路１
１２で決定された優先順位による選択信号によりリクエ
スト情報を選択してリクエスト保持レジスタに格納し、
リクエスト受信レジスタ１２２に送出する。
【００１６】リクエスト受信レジスタ１２２で受け付け
られたリクエスト情報は、そのまま主記憶装置３へ送出
され、主記憶装置３で処理される。それと同時に、その
リクエスト情報の一部であるプロセッサ番号から該当す
るリクエスト計数カウンタ値を＋１する。
られたリクエスト情報は、そのまま主記憶装置３へ送出
され、主記憶装置３で処理される。それと同時に、その
リクエスト情報の一部であるプロセッサ番号から該当す
るリクエスト計数カウンタ値を＋１する。
【００１７】上記の動作が繰り返されると、リクエスト
計数カウンタ１２３−１〜１２３−３の値が増大し、主
記憶装置３からのリプライ情報が返ってくれば該当する
リクエスト計数カウンタはカウントダウンされるが、所
定の値（主記憶装置３の処理能力を限界値）になるとリ
クエスト計数カウンタ制御回路１２１−１で抑止信号が
生成される。生成された抑止信号は、該当するリクエス
ト抑止信号送出レジスタ１２４〜１２６に格納され、対
応するリクエスト抑止信号受付レジスタ１１４〜１１６
に送出される。受け付けられた抑止信号は、リクエスト
受付制御回路１１２へ送出され、優先順位からはずさ
れ、たとえ受付レジスタ１３〜１５にリクエスト情報が
存在してもリクエスト情報選択回路１１１で選択されな
い。
計数カウンタ１２３−１〜１２３−３の値が増大し、主
記憶装置３からのリプライ情報が返ってくれば該当する
リクエスト計数カウンタはカウントダウンされるが、所
定の値（主記憶装置３の処理能力を限界値）になるとリ
クエスト計数カウンタ制御回路１２１−１で抑止信号が
生成される。生成された抑止信号は、該当するリクエス
ト抑止信号送出レジスタ１２４〜１２６に格納され、対
応するリクエスト抑止信号受付レジスタ１１４〜１１６
に送出される。受け付けられた抑止信号は、リクエスト
受付制御回路１１２へ送出され、優先順位からはずさ
れ、たとえ受付レジスタ１３〜１５にリクエスト情報が
存在してもリクエスト情報選択回路１１１で選択されな
い。
【００１８】一方、主記憶装置３でアクセス処理され、
リプライ情報がリクエスト抑止制御手段１２１に受け付
けられると、その情報内のプロセッサ番号から該当する
リクエスト計数カウンタの値を−１する。この動作が繰
り返されると、リクエスト計数カウンタ１２３−１〜１
２３−３の値が減少し、ある一定の値（主記憶装置３の
処理可能値）になると抑止信号が無効になる。その情報
がリクエスト受付制御回路１１２まで伝わり、優先順位
から外されていた状態から復帰し、通常の状態に戻る。
リプライ情報がリクエスト抑止制御手段１２１に受け付
けられると、その情報内のプロセッサ番号から該当する
リクエスト計数カウンタの値を−１する。この動作が繰
り返されると、リクエスト計数カウンタ１２３−１〜１
２３−３の値が減少し、ある一定の値（主記憶装置３の
処理可能値）になると抑止信号が無効になる。その情報
がリクエスト受付制御回路１１２まで伝わり、優先順位
から外されていた状態から復帰し、通常の状態に戻る。
【００１９】本実施例においては、リクエスト抑止制御
手段１２７は通常存在するリプライ情報を利用するた
め、ハードウェアの増量を伴うことなく、あるプロセッ
サの主記憶装置３に対するアクセス性能を落として別の
プロセッサのアクセス性能を向上させることができると
いう自由度を有する。
手段１２７は通常存在するリプライ情報を利用するた
め、ハードウェアの増量を伴うことなく、あるプロセッ
サの主記憶装置３に対するアクセス性能を落として別の
プロセッサのアクセス性能を向上させることができると
いう自由度を有する。
【００２０】図２は本発明の第２の実施例のブロック図
である。図１と図２とにおいて共通な参照番号を付した
構成要素の基本的な機能は共通であるのでその説明は省
略する。
である。図１と図２とにおいて共通な参照番号を付した
構成要素の基本的な機能は共通であるのでその説明は省
略する。
【００２１】本実施例のリクエスト抑止制御手段１２７
内に設けられたアクセプト情報保持レジスタ１２１−３
は、リクエスト受信レジスタ１２２に保持されたリクエ
スト情報が主記憶装置３に送出されて処理開始されると
同時に送られてくるアクセプト情報を保持し、その情報
内のプロセッサ番号から該当するリクエスト計数カウン
タのカウントダウン信号を生成する。
内に設けられたアクセプト情報保持レジスタ１２１−３
は、リクエスト受信レジスタ１２２に保持されたリクエ
スト情報が主記憶装置３に送出されて処理開始されると
同時に送られてくるアクセプト情報を保持し、その情報
内のプロセッサ番号から該当するリクエスト計数カウン
タのカウントダウン信号を生成する。
【００２２】また、リクエスト計数カウンタ１２３−１
〜１２３−３は、リクエスト送出手段１２がリクエスト
情報を受信し、アクセプト情報保持レジスタ１２１−３
がその情報内のプロセッサ番号から該当するリクエスト
計数カウンタを選択し、リクエスト情報を主記憶装置３
に送出した時に１カウントアップし、アクセプト情報保
持レジスタ１２１−３からのカウントダウン信号により
１カウントダウンする。
〜１２３−３は、リクエスト送出手段１２がリクエスト
情報を受信し、アクセプト情報保持レジスタ１２１−３
がその情報内のプロセッサ番号から該当するリクエスト
計数カウンタを選択し、リクエスト情報を主記憶装置３
に送出した時に１カウントアップし、アクセプト情報保
持レジスタ１２１−３からのカウントダウン信号により
１カウントダウンする。
【００２３】尚、本実施例全体の動作は、先に説明した
第１の実施例の動作と同様であるため省略する。
第１の実施例の動作と同様であるため省略する。
【００２４】本実施例によれば、主記憶装置３がメモリ
アクセスを受け付けた時点で送られてくるアクセプト情
報を利用してリクエスト計数カウンタ１２３−１〜１２
３−３のカウントダウンを行うため、主記憶装置３内で
の処理が終了してから送られてくるリプライ情報を利用
する場合より、性能を向上させることができる。
アクセスを受け付けた時点で送られてくるアクセプト情
報を利用してリクエスト計数カウンタ１２３−１〜１２
３−３のカウントダウンを行うため、主記憶装置３内で
の処理が終了してから送られてくるリプライ情報を利用
する場合より、性能を向上させることができる。
【００２５】図３は、本発明の第３の実施例のブロック
図である。本実施例におけるリクエスト抑止制御手段１
２８内のクロック動作カウント１２１−５は、リクエス
ト情報の有無に関係なく、このシステム制御装置１の動
作クロックで常時カウントアップし、ある一定値を超え
ると初期値に戻るカウンタである。また、クロック動作
カウンタ制御回路１２１−４は、クロック動作カウンタ
１２１−５がある一定の値に達したとき、予め初期値と
して指定しておいた該当するプロセッサに対しての抑止
信号を生成し、カウンタの初期状態で抑止信号を無効に
する回路である。尚、一連の動作は、第１の実施例の動
作を同様なので省略する。
図である。本実施例におけるリクエスト抑止制御手段１
２８内のクロック動作カウント１２１−５は、リクエス
ト情報の有無に関係なく、このシステム制御装置１の動
作クロックで常時カウントアップし、ある一定値を超え
ると初期値に戻るカウンタである。また、クロック動作
カウンタ制御回路１２１−４は、クロック動作カウンタ
１２１−５がある一定の値に達したとき、予め初期値と
して指定しておいた該当するプロセッサに対しての抑止
信号を生成し、カウンタの初期状態で抑止信号を無効に
する回路である。尚、一連の動作は、第１の実施例の動
作を同様なので省略する。
【００２６】本実施例では、動作クロックでカウントア
ップする構成としたため、第１の実施例で有する性能の
自由度を拡張でき、障害発生時にプロセッサから主記憶
装置３への情報伝達路での情報収集に便宜であるという
効果を有する。
ップする構成としたため、第１の実施例で有する性能の
自由度を拡張でき、障害発生時にプロセッサから主記憶
装置３への情報伝達路での情報収集に便宜であるという
効果を有する。
【００２７】図４は、本発明の第４の実施例のブロック
図である。本実施例は、リクエスト計数カウンタ１２３
−１〜１２３−３、リプライ情報レジスタ１２１−２お
よびリクエスト計数カウンタ制御回路１２１−１を有す
る第１の実施例の機能と、アクセプト情報保持レジスタ
１２１−３およびリクエスト計数カウンタ制御回路１２
１−１を有する第２の実施例の機能と、クロック動作カ
ウンタ１２１−５およびクロック動作カウンタ制御回路
１２１−４を有する第３の実施例の機能のすべてを有
し、予め初期値として指定しておいたモードレジスタ１
２１−７からの信号により選択回路１２１−６でこれら
の機能のうちの一つを選択し、一連の動作をする。モー
ドレジスタ１２１−７が「００」のとき、第１の実施例
のリクエスト抑止制御が選択され、「０１」のとき、第
２の実施例のリクエスト抑止制御が、「１０」のとき、
第３の実施例のリクエスト抑止制御が選択される。
図である。本実施例は、リクエスト計数カウンタ１２３
−１〜１２３−３、リプライ情報レジスタ１２１−２お
よびリクエスト計数カウンタ制御回路１２１−１を有す
る第１の実施例の機能と、アクセプト情報保持レジスタ
１２１−３およびリクエスト計数カウンタ制御回路１２
１−１を有する第２の実施例の機能と、クロック動作カ
ウンタ１２１−５およびクロック動作カウンタ制御回路
１２１−４を有する第３の実施例の機能のすべてを有
し、予め初期値として指定しておいたモードレジスタ１
２１−７からの信号により選択回路１２１−６でこれら
の機能のうちの一つを選択し、一連の動作をする。モー
ドレジスタ１２１−７が「００」のとき、第１の実施例
のリクエスト抑止制御が選択され、「０１」のとき、第
２の実施例のリクエスト抑止制御が、「１０」のとき、
第３の実施例のリクエスト抑止制御が選択される。
【００２８】本実施例では、第１，第２および第３の各
実施例の機能をハードウェアの重複部を削減を伴なって
実現できるという効果を有する。
実施例の機能をハードウェアの重複部を削減を伴なって
実現できるという効果を有する。
【００２９】
【発明の効果】本発明によれば、以上のような構成の採
用により、リクエスト受付機能を含む装置にリクエスト
優先順序の主導権があるばかりでなく、リクエスト送出
機能を含む装置でもリクエスト優先順序の主導権を握る
ことができ、性能の自由度が向上し、更にデバッグ機能
としての障害解析の容易性も向上できる。
用により、リクエスト受付機能を含む装置にリクエスト
優先順序の主導権があるばかりでなく、リクエスト送出
機能を含む装置でもリクエスト優先順序の主導権を握る
ことができ、性能の自由度が向上し、更にデバッグ機能
としての障害解析の容易性も向上できる。
【図１】本発明の第１の実施例を示す情報処理装置のブ
ロック図である。
ロック図である。
【図２】本発明の第２の実施例を示す情報処理装置のブ
ロック図である。
ロック図である。
【図３】本発明の第３の実施例を示す情報処理装置のブ
ロック図である。
ロック図である。
【図４】本発明の第４の実施例を示す情報処理装置のブ
ロック図である。
ロック図である。
１ システム制御装置 ２１〜２３ プロセッサ ３ 主記憶装置 １１ リクエスト受付手段 １２ リクエスト送出手段 １３〜１５ 受付レジスタ １１１ リクエスト情報選択回路 １１２ リクエスト受付制御回路 １１３ リクエスト保持レジスタ １１４〜１１６ リクエスト抑止信号受付レジスタ １２１，１２７，１２８，１２９ リクエスト抑止制
御手段 １２２ リクエスト送出レジスタ １２３−１〜１２３−３ リクエスト計数カウンタ １２４〜１２６ リクエスト抑止信号早出レジスタ １２１−１ リクエスト計数カウンタ制御回路 １２１−２ リプライ情報レジスタ １２１−３ アクセプト信号保持レジスタ １２１−４ クロック動作カウンタ制御回路 １２１−５ クロック動作カウンタ １２１−６ 選択回路 １２１−７ モードレジスタ
御手段 １２２ リクエスト送出レジスタ １２３−１〜１２３−３ リクエスト計数カウンタ １２４〜１２６ リクエスト抑止信号早出レジスタ １２１−１ リクエスト計数カウンタ制御回路 １２１−２ リプライ情報レジスタ １２１−３ アクセプト信号保持レジスタ １２１−４ クロック動作カウンタ制御回路 １２１−５ クロック動作カウンタ １２１−６ 選択回路 １２１−７ モードレジスタ
Claims (5)
- 【請求項１】 複数のプロセッサからの主記憶リクエス
トを実行制御する主記憶リクエスト制御装置において、 前記複数のプロセッサに同期してリクエスト情報を受け
付けて保持するリクエスト受付手段と、 前記リクエスト受付手段が出力したリクエスト情報を受
けて、主記憶装置に同期してリクエストを送出するリク
エスト送出手段と、 前記リクエスト受付手段によるリクエスト受付を抑止す
るリクエスト抑止制御手段とを具備し、前記リクエスト
送出手段により主記憶リクエスト送出の調整制御を前記
リクエスト抑止制御手段によって行うことを特徴とする
主記憶リクエスト制御装置。 - 【請求項２】 前記リクエスト抑止制御手段が、前記リ
クエスト送出手段にリクエスト情報が受け付けられた時
にカウントアップし、リクエスト抑止信号を有効にし、
前記主記憶装置からのリプライ情報が受け付けられた時
にカウントダウンし、前記リクエスト抑止信号を無効に
する為のカウンタ制御であることを特徴とする請求項１
記載の主記憶リクエスト制御装置。 - 【請求項３】 前記リクエスト抑止制御手段が、前記リ
クエスト送出手段にリクエスト情報が受け付けられた時
にカウントアップし、リクエスト抑止信号を有効にし、
前記主記憶装置に前記リクエスト情報を送出したときに
生成されるアクセプト信号でカウントダウンし、前記リ
クエスト抑止信号を無効にする為のカウンタ制御である
ことを特徴とする請求項１記載の主記憶リクエスト制御
装置。 - 【請求項４】 前記リクエスト抑止制御手段が、リクエ
ストの有無にかかわらず前記システム制御装置の動作ク
ロックと同期して動作するクロック動作カウンタの計数
値により、リクエスト抑止信号を有効または無効にする
為のカウンタ制御であることを特徴とする請求項１記載
の主記憶リクエスト制御装置。 - 【請求項５】 前記リクエスト抑止制御手段が、請求項
２から請求項４の各カウンタをモードフラグにより選択
できるカウンタ選択回路を構成することを特徴とする請
求項１記載の主記憶リクエスト制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8926894A JPH07295878A (ja) | 1994-04-27 | 1994-04-27 | 主記憶リクエスト制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8926894A JPH07295878A (ja) | 1994-04-27 | 1994-04-27 | 主記憶リクエスト制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07295878A true JPH07295878A (ja) | 1995-11-10 |
Family
ID=13966012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8926894A Pending JPH07295878A (ja) | 1994-04-27 | 1994-04-27 | 主記憶リクエスト制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07295878A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002259203A (ja) * | 2001-03-01 | 2002-09-13 | Nec Kofu Ltd | トランザクション調停装置及び方法 |
| JP6090492B1 (ja) * | 2016-03-18 | 2017-03-08 | 日本電気株式会社 | メモリアクセス制御装置、情報処理システム、メモリアクセス制御方法、及び、プログラム |
Citations (5)
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| JPS60221864A (ja) * | 1984-04-18 | 1985-11-06 | Matsushita Electric Ind Co Ltd | 共有メモリ−の制御方法 |
| JPH02287828A (ja) * | 1989-04-28 | 1990-11-27 | Fujitsu Ltd | プリフェッチ制御方式 |
| JPH033048A (ja) * | 1989-05-31 | 1991-01-09 | Nec Corp | 情報処理装置 |
| JPH03212754A (ja) * | 1990-01-17 | 1991-09-18 | Nec Corp | メモリリクエスト制御方式 |
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-
1994
- 1994-04-27 JP JP8926894A patent/JPH07295878A/ja active Pending
Patent Citations (5)
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| US10346207B2 (en) | 2016-03-18 | 2019-07-09 | Nec Corporation | Memory access controller, memory access control method, and recording medium stored with program |
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|---|---|---|---|
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