JPH07295889A - アドレス変換回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ルーティングの要求を最小化しかつ総合的な
回路容量を低減した配置が可能な、可変長ブロックのア
ドレス変換器を実現可能にする。 【構成】 ＣＡＭ／ＳＲＡＭ構造では各アドレス変換は
上部ハーフおよび下部ハーフに分解されたレジスタに格
納される。上部ハーフはブロック長タグ（ＢＬ）を格納
するＳＲＡＭビットセルと交替的に、格納されたタグ
（ＢＥＰＩ）と入力実効アドレスを整合するＣＡＭビッ
トセルを含む。ブロック長タグは変換されたブロックの
長さを規定し、入力実効アドレスと格納されたタグとの
間で整合すべきビット数を規定する。下部ハーフはマル
チプレクサ回路と交替するタグ（ＢＲＰＮ）に関連する
実アドレスを格納するＳＲＡＭビットセルを含む。ＣＡ
Ｍ整合の場合には、各マルチプレクサ回路はブロック長
タグに応じて、実アドレスビットまたは入力実効アドレ
スビットを出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的にはデジタル計算
システムに関し、かつより特定的にはアドレス変換方法
および装置に関する。

【０００２】

【従来の技術】現代のデータ処理システムは一般的には
アドレス変換機構を導入している。アドレス変換（Ａｄ
ｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏｎ）はシステムのデ
ータプロセッサによって操作されるメモリアドレスをシ
ステムのメモリシステムに与えられるアドレスへとマッ
ピングするプロセスである。典型的には、データ処理シ
ステムのデータプロセッサによって操作されるアドレス
は「実効（ｅｆｆｅｃｔｉｖｅ）」または「論理（ｌｏ
ｇｉｃａｌ）」アドレスと称される。逆に、データ処理
システムの通信バスに与えられるアドレスは「実（ｒｅ
ａｌ）」または「物理（ｐｈｙｓｉｃａｌ）」アドレス
と称される。

【０００３】アドレス変換機構は少なくとも３つの理由
でデータ処理システムの性能を改善する。第１に、アド
レス変換機構はメインメモリの特定のセクションについ
てのある有用な特性を規定するために使用できる。例え
ば、これらの特性はシステムのデータプロセッサがある
動作モードの間に入力／出力装置に書き込むのを防止す
ることができ、あるいはメモリの他の領域がデータプロ
セッサのメモリキャッシュにおいてキャッシングされる
ことから制限することができる。また、複数のソフトウ
ェアアプリケーションがデータプロセッサのメモリに同
時に一方のプログラムが他方のプログラムを汚染する恐
れなしに存在し得る。第２に、アドレス変換機構はデー
タプロセッサがシステムのランダムアクセスメモリ
（“ＲＡＭ”）より大きなプログラムを実行できるよう
にする。これらの非常に大きなプログラムの大部分は永
久的なメモリ装置（ハードディスクドライブ、磁気テー
プドライブ、その他）に格納される。これらの非常に大
きなプログラムのより小さな部分は必要に応じてシステ
ムのＲＡＭへと呼び出される。この特徴は「仮想メモリ
（ｖｉｒｔｕａｌ ｍｅｍｏｒｙ）」として知られてい
る。第３に、マルチプロセッサデータ処理システム
（“ＭＰ”）において、１つより多くのデータプロセッ
サがメモリに格納された同じデータを容易にアクセスす
ることができる。ＭＰシステムにおける各々のデータプ
ロセッサはメモリにおける同じロケーションをアクセス
するのに異なるアドレスを使用することができる。この
特徴はそのようなシステムのソフトウェアプログラミン
グを単純化する。この特徴はまた単一データプロセッサ
のデータ処理システムにおいて実行している複数のプロ
グラムによって使用することもできる。

【０００４】

【発明が解決しようとする課題】３つの基本的なタイプ
のアドレス変換機構があり、それらはページング、セグ
メンテーション、およびページング／セグメンテーショ
ンの組合わせである。これら３つの機構は各々お互いに
対して技術的に知られた利点および欠点を有している。

【０００５】ページングアドレス機構においては、メイ
ンメモリが数多くの固定サイズのブロック（「ページ
（ｐａｇｅｓ）」）に分割される。データプロセッサに
よって発生される各々の実効アドレスのうちのある数の
アドレスビット（最上位ビット（ｍｏｓｔ ｓｉｇｎｉ
ｆｉｃａｎｔ ｂｉｔｓ））がメモリにおける選択され
たページを識別する。各々の実効アドレスの残りの数の
アドレスビット（最下位ビット（ｌｅａｓｔ ｓｉｇｎ
ｉｆｉｃａｎｔ ｂｉｔｓ））は選択されたページ内の
バイトを識別する。ページはしばしば比較的小さなもの
である。したがって、ページ変換データは大きな容量の
ものでありかつテーブルに格納される。

【０００６】セグメンテーションアドレシング機構にお
いては、メインメモリは数多くの可変サイズのブロック
（「セグメント（ｓｅｇｍｅｎｔｓ）」）に分割され
る。データプロセッサによって発生される各々の実効ア
ドレスの上位および下位ビットは、それぞれ、セグメン
トおよび選択されたセグメント内のバイトを識別する。
当初は、データ処理システムのオペレーティングシステ
ムのプログラムコード、そのアプリケーションプログラ
ムコード、そのアプリケーションプログラムデータ、お
よびそのポインタスタックは各々メインメモリ中の４つ
のセグメントの異なる１つへとマッピングされた。その
結果、セグメントのサイズはページのサイズよりも大き
さが数桁大きくなるよう発展してきた。セグメント変換
データはより小さくかつしたがってレジスタファイルま
たはテーブルに格納することができる。

【０００７】ページング／セグメンテーション機構にお
いても、メインメモリはページに分割される。しかしな
がら、各々の実効アドレスはメインメモリにおける特定
のページにマッピングされる前にセグメンテーション機
構によって中間または「仮想（ｖｉｒｔｕａｌ）」アド
レスにマッピングされる。前述のように、実効アドレス
の下位ビットは選択されたページ内のバイトを識別する
ために使用される。いくつかのページング／セグメンテ
ーション機構においては、ページおよびセグメントの双
方が固定サイズのブロックである。パワーＰＣアーキテ
クチャはそのような全て固定サイズのページング／セグ
メンテーションアドレス機構を使用する。

【０００８】パワーＰＣアーキテクチャはページング／
セグメンテーション機構を超えて２つの付加的なアドレ
シングモードを規定する。第１に、ブロックアドレス変
換機構（“ＢＡＴ”）が単一ページより大きな実効アド
レスの範囲を実メモリ記憶装置の連続した領域へとマッ
ピングする手段を提供する。これらの領域はメモリマッ
ピングされたディスプレイバッファまたは数字データの
きわめて大きなアレイを識別することができる。第２
に、パワーＰＣアーキテクチャは実アドレシングモード
を規定する。実アドレシングモードにおいては、データ
プロセッサによって操作される実効アドレスは何らの変
換もなしにメモリシステムへと出力される。もしイネー
ブルされれば、実効アドレシングモードの変換が選択さ
れる。もし実アドレシングモードがイネーブルされなれ
れば、ＢＡＴによる首尾よいアドレス変換が前記実効ア
ドレスを発生する。もし実アドレシングモードがイネー
ブルされずかつＢＡＴが首尾よいアドレス変換を発生し
なければ、ページング／セグメンテーション機構は実効
アドレスを発生する。

【０００９】したがって、本発明の目的は、従来のアド
レス変換器の不都合を実質的に除去する構成を有するア
ドレス変換器を提供することにある。

【００１０】

【課題を解決するための手段および作用】アドレス変換
器は受信した実効アドレスを実アドレスに変換するため
の複数のエントリを有する。各々のエントリは平行なラ
インに沿って整列された第１および第２の行（ｒｏｗ）
の回路セルおよびワード線ドライバを有する。第１の行
の回路セルはＪのマスクビット−タグビットセル対を有
し、この場合Ｊは整数である。前記Ｊのマスクビット−
タグビットセル対は、次に、マスクビットセルおよび第
１の連想または内容にアドレス可能な（ｃｏｎｔｅｎｔ
ａｄｄｒｅｓｓａｂｌｅ）メモリビットセルを有す
る。Ｉ番目のマスクビットセルはＩ番目の論理状態を記
憶し、この場合Ｉは１からＪにおよび整数の指数であ
る。Ｉ番目の第１の連想ビットセルは複数のタグビット
のうちのＩ番目のものを記憶する。Ｉ番目の第１の連想
ビットセルはまた複数の実効アドレスビットのうちの受
信したＩ番目のものがＩ番目の論理状態と整合すればま
たはＩ番目のタグビットが論理的に第１の論理状態に等
しければ第１の複数の制御信号のうちのＩ番目のものを
否定する（ｄｅ−ａｓｓｅｒｔｓ）。前記ワード線ドラ
イバは前記第１の制御信号の各々が否定されれば整合ラ
イン（ｍａｔｃｈｌｉｎｅ）信号を肯定する。第２の行
の回路セルはＪのデータビット−マルチプレクサ回路対
を有する。Ｊのデータビット−マルチプレクサ回路対
は、次に、データビットセルおよびマルチプレクサ回路
を有する。Ｉ番目のデータビットセルは複数の実アドレ
スビットのうちのＩ番目のものを記憶する。Ｉ番目のマ
ルチプレクサ回路はもしワード線ドライバが前記整合ラ
イン信号を肯定すればおよびもしＩ番目の論理状態が第
１の論理状態に対応すれば複数の実効アドレスビットの
うちのＩ番目のものを出力する。あるいは、Ｉ番目のマ
ルチプレクサ回路はもし前記ワード線ドライバが前記整
合ライン信号を肯定すればおよびもしＩ番目の論理状態
が第２の論理状態に対応すれば前記複数の実効アドレス
ビットのうちのＩ番目のものを出力する。Ｉ番目のマル
チプレクサ回路はＩ番目のマスクビット−タグビットセ
ル対に隣接している。

【００１１】

【実施例】本発明の特徴および利点は添付の図面ととも
に以下の詳細な説明を参照することによりさらに明瞭に
理解され、図面においては同じ参照数字は同じおよび対
応する部分を示している。

【００１２】図１は、本発明にしたがって構成されたデ
ータプロセッサ１０のブロック図を示す。データプロセ
ッサ１０はページング／セグメンテーションアドレス変
換機構と組合せてブロックアドレス変換機構を使用する
ことによりその性能を改善するデータプロセッサであ
る。ブロックアドレス変換器は可変長の実効アドレスブ
ロックを同じ大きさにされた実アドレスブロックへと変
換する。各々のブロックアドレス変換マッピングに関連
するタグはブロックサイズを特定する。ブロックのサイ
ズは変換を行なわせるために入力の実効アドレスブロッ
クと記憶されたマッピングタグの間で整合しなければな
らないビットの数に影響する。該ブロックのサイズはま
たブロックアドレス変換器が記憶されたデータフィール
ドから出力するビットの数およびそれが入力実効アドレ
スからどれだけ多くのビットを出力するかに影響を与え
る。半導体基板上の開示されたブロックアドレス変換器
のレイアウトはその寸法を低減しかつその動作周波数を
増大する。

【００１３】１．データプロセッサの概観 図１で説明を続けると、バスインタフェースユニット
（以後ＢＩＵと称する）１２はデータプロセッサ１０と
データ処理システム（図示せず）の残りの部分との間の
データの流れを制御する。ＢＩＵ１２は命令キャッシュ
１４におよびデータキャッシュ１６に接続されている。
データキャッシュ１６は図２〜図８を参照して後にさら
に詳細に説明する。命令キャッシュ１４は命令ストリー
ムを命令フェッチユニット１８に供給する。命令フェッ
チユニット１８は個々の命令を適切な実行ユニットに送
る。データプロセッサ１０は分岐ユニット２０、固定小
数点実行ユニットＡ ２２、固定小数点実行ユニットＢ
２４、コンプレクス固定小数点実行ユニット２６、ロ
ード／ストア実行ユニット２８、および浮動小数点実行
ユニット３０を有する。固定小数点実行ユニットＡ ２
２、固定小数点実行ユニットＢ ２４、コンプレクス固
定小数点実行ユニット２６、およびロード／ストア実行
ユニット２８はそれらの結果を汎用目的のアーキテクチ
ャレジスタファイル３２（ＧＰＲと名付けられかつ以後
ＧＰＲファイルと称する）に対しかつ第１のリネームバ
ッファ３４に対し読み出しおよび書き込みを行なう。浮
動小数点実行ユニット２６およびロード／ストア実行ユ
ニット２８はそれらの結果を浮動小数点アーキテクチャ
レジスタファイル３６（ＦＰＲと名付けられかつ以後Ｆ
ＰＲファイルと称する）に対しかつ第２のリネームバッ
ファ３８に対し読み出しおよび書き込みを行なう。デー
タプロセッサ１０はまたＢＩＵ１２、命令キャッシュ１
４、およびデータキャッシュ１６に接続された２次アド
レス変換ユニット４０を有する。２次アドレス変換ユニ
ット４０は図９〜図１１を参照して後にさらに説明す
る。

【００１４】開示された発明を除いたデータプロセッサ
１０の動作は技術的に知られている。一般に、分岐ユニ
ット２０はあるデータレジスタの内容および命令それら
自体が与えられればプログラムされた命令のどのシーケ
ンスが適切であるかを決定する。命令キャッシュ１４は
プログラムされた命令のこのシーケンスを命令フェッチ
ユニット１８に提供する。もし命令キャッシュ１４が必
要な命令を含んでいなければ、それはデータプロセッサ
１０の外部のメインメモリシステム（図示せず）からそ
れらをフェッチする。

【００１５】命令フェッチユニット１８はプログラムさ
れた命令の前記シーケンスの個々の命令を種々の実行ユ
ニット２０，２２，２４，２６，２８および３０に発行
する。各々の実行ユニットは特定のクラスの命令のうち
の１つまたはそれ以上の命令を実行する。各々の実行ユ
ニットの命令の特定のクラスは該実行ユニットの名前に
よって示される。例えば、固定小数点実行ユニットＡお
よびＢは固定小数点表記法で表現されたオペランドに対
し加算、減算、ＡＮＤ演算、ＯＲ演算およびＸＯＲ演算
のような単純な数学的演算を行なう。コンプレクス固定
小数点実行ユニット２６は固定小数点表記法で表現され
たオペランドに対し乗算および除算のようなより複雑な
数学的操作を行なう。浮動小数点実行ユニット３０は浮
動小数点表記法で表現されたオペランドに対し乗算およ
び除算のような数学的演算を行なう。

【００１６】固定小数点実行ユニットＡおよびＢそして
コンプレクス固定小数点ユニット２６はそれらの操作ま
たは演算の結果を第１のリネームバッファ３４の指定さ
れたエントリに戻す。第１のリネームバッファ３４は前
記結果を発生した命令に先行する全ての命令がそれらの
ＧＰＲファイルのエントリを更新した場合に第１のリネ
ームバッファ３４からのエントリによってＧＰＲファイ
ル３２のエントリを周期的に更新する。命令フェッチユ
ニット１８はこの更新を調整する。第１のリネームバッ
ファ３４およびＧＰＲファイル３２の双方はオペランド
を固定小数点実行ユニットＡおよびＢにかつコンプレク
ス固定小数点ユニット２６に供給することができる。

【００１７】浮動小数点実行ユニット３０はその操作ま
たは演算の結果を第２のリネームバッファ３８の指定さ
れたエントリに戻す。第２のリネームバッファ３８はそ
の結果を発生した命令に先行する全ての命令がそれらの
ＦＰＲファイルのエントリを更新したときに第２のリネ
ームバッファ３８のエントリによってＦＰＲファイル３
６のエントリを周期的に更新する。命令フェッチユニッ
ト１８もまたこの更新を調整する。第２のリネームバッ
ファ３８およびＦＰＲファイル３６の双方はオペランド
を浮動小数点実行ユニット３０に供給する。

【００１８】ロード／ストアユニット２８はＧＰＲファ
イル３２、第１のリネームバッファ３４、ＦＰＲファイ
ル３６または第２のリネームバッファ３８に格納された
データを読み出しかつ選択されたデータをデータキャッ
シュ１６に書き込む。このデータはまた開示された発明
に関連のないデータプロセッサ１０の動作特性に依存し
て外部メモリシステム（図示せず）に書き込むことがで
きる。逆に、ロード／ストアユニット２８はデータキャ
ッシュ１６に記憶されたデータを読み取りかつその読み
取りデータをＧＰＲファイル３２、第１のリネームバッ
ファ３４、ＦＰＲファイル３６または第２のリネームバ
ッファ３８に書き込む。もしデータキャッシュ１６が必
要とされるデータを含んでいなければ、それは該データ
をＢＩＵ１２を介してデータプロセッサ１０の外部のメ
インメモリシステムからフェッチする。

【００１９】開示されたデータキャッシュを備えたデー
タプロセッサ１０の動作につき図２〜図１１を参照して
以下に説明する。一般に、データプロセッサ１０は縮小
命令セットコンピュータ（“ＲＩＳＣ”）である。デー
タプロセッサ１０は各々の命令を一連のより小さなステ
ップに分解し、それぞれのステップは他の命令のステッ
プと時間的にオーバラップできるようにすることによっ
て高い性能を達成する。この性能戦略は「パイプライン
方式（ｐｉｐｅ ｌｉｎｉｎｇ）」として知られてい
る。

【００２０】示された実施例では、各々の命令は５つほ
どの離散的なステップに分解され、すなわち、フェッ
チ、ディスパッチ、実行、ライトバック、および完了で
ある。命令キャッシュ１４内のメモリ管理回路（図示せ
ず）がフェッチフェーズの間に命令フェッチユニット１
８または分岐ユニット２０によって識別されるメモリア
ドレスで始まる１つまたはそれ以上の命令を取り出す。
命令フェッチユニット１８は各々の命令を許すことので
きないデータの依存性（ｄｅｐｅｎｄｅｎｃｉｅｓ）が
ないことを判定した後およびディスパッチフェーズにお
ける命令の結果に対するリネームバッファのエントリを
リザーブした後に各々の命令を適切な実行ユニットに導
く。各々の特定の実行ユニットは実行フェーズの間にそ
のプログラムされた命令を実行しかつ、もしあれば、そ
の結果をライトバックフェーズの間に前記確保されたリ
ネームバッファのエントリに書き込む。最後に、命令フ
ェッチユニット１８は特定の命令に先行するそれぞれの
命令がそのようにアーキテクチャレジスタファイルを更
新した後にリネームバッファに格納された特定の命令の
結果によってアーキテクチャレジスタファイルを更新す
る。一般に、各々の命令フェーズは１つのマシンクロッ
クサイクルを必要とする。しかしながら、いくつかの命
令は実行するのに１つより多くのクロックサイクルを必
要とし、一方他のものは５つ全てのフェーズを必要とし
ない。また、種々の命令が完了するのに必要とする時間
の範囲のため特定の命令のライトバックフェーズと完了
フェーズとの間で遅延が生じ得る。

【００２１】２．データキャッシュ Ａ．概観 図２は、図１に示されたデータキャッシュ１６のブロッ
ク図を示す。命令キャッシュ１４およびデータキャッシ
ュ１６は実質的に同じであることに注目すべきである。
２つの構造の間の相違は主としてそれらに格納された情
報の使用方法に依存する。ブロックアドレス変換器
（“ＢＡＴ”）４２、実効−実アドレス変換器（“ＥＲ
ＡＴ”）４４、およびデータアレイ４６はデータプロセ
ッサ１０の各々のクロックサイクルの間にロード／スト
アユニット２８からデータアクセスの実効アドレスを受
信する。２：１マルチプレクサ（ＭＵＸと名付けられて
いる）４８はアーキテクチャ化された決まりにしたがっ
てＢＡＴ４２によってまたはＥＲＡＴ４４によって発生
されるアドレス変換出力を選択する。アドレス変換と平
行して、データアレイ４６はキャッシュラインおよび提
示された実効アドレスに関連する関連の実アドレスタグ
を出力する。比較器５０はマルチプレクサ５０によるア
ドレス変換出力およびデータアレイ４６による実アドレ
スタグ出力を受信する。もしアドレス変換出力および実
アドレスタグが論理的に等価であれば、ロード／ストア
ユニット２８へのデータ出力は実際に要求されたデータ
である。比較器５０はこの場合ＤＣＡＣＨＥ ＨＩＴを
肯定する。もし前記アドレス変換出力および前記実アド
レスタグが論理的に等価でなければ、ロード／ストアユ
ニット２８へのデータ出力は要求されたデータではな
い。比較器５０はこの場合ＤＣＡＣＨＥ ＨＩＴを否定
する（ｄｅ−ａｓｓｅｒｔｓ）。この第２の場合に、Ｂ
ＩＵ１２はメモリシステム（図示せず）からデータを要
求することになる。ＢＩＵ１２はいったんそれがメモリ
システムから該データを受信すると該データをデータア
レイ４６に書き込むことになる。

【００２２】ＢＡＴ４２およびＥＲＡＴ４４はロード／
ストアユニット２８によってそれらに提供された各々６
４ビットの実効アドレスの５２の最上位ビット（“ＭＳ
Ｂ”）を変換しようと試みる。もし首尾よく変換されれ
ば、ＢＡＴ４２およびＥＲＡＴ４４は前記提供された実
効アドレスに対応する実アドレスの２８のＭＳＢ、実ペ
ージナンバ（“ＲＰＮ”）を発生する。各々の構造はま
た首尾よい変換を示すヒット信号を肯定することにな
る。ＢＡＴ４２はもしそれが首尾よく実効アドレスを変
換すれば制御信号ＢＡＴ ＨＩＴを肯定する。ＥＲＡＴ
４４はもしそれが首尾よく実効アドレスを変換すれば制
御信号ＥＲＡＴ ＨＩＴを肯定する。特定の実効アドレ
スの全４０ビットの実アドレスは実効アドレスのＲＰＮ
と該実効アドレスの１２の最下位ビット（“ＬＳＢ”）
とを連結することにより発生される。パワーＰＣアーキ
テクチャにおいては、ＢＡＴ４２によって変換されるア
ドレスは、もしあれば、ＥＲＡＴ４４によって変換され
るアドレスに対し優先する。したがって、前記制御信号
ＢＡＴ ＨＩＴは該制御信号が肯定されたときマルチプ
レクサ４８にＢＡＴ４２によって発生されたＲＰＮを出
力させる。逆に、前記制御信号ＢＡＴ ＨＩＴは否定さ
れたときにマルチプレクサ４８にＥＲＡＴ４４によって
発生されたＲＰＮを出力させる。もしＢＡＴ４２もＥＲ
ＡＴ４４も首尾よく特定の実効アドレスに変換されなけ
れば、２次アドレス変換ユニット４０が前記実効アドレ
スの変換を試みる。制御信号ＢＡＴ ＨＩＴおよびＥＲ
ＡＴ ＨＩＴはこの動作を可能にするために２次アドレ
ス変換ユニット４０に導かれる。ＢＡＴ４２は図３〜図
７を参照して以下により詳細に説明する。ＥＲＡＴ４４
は図８を参照して以下により詳細に説明する。２次アド
レス変換ユニット４０は図９〜図１１を参照して以下に
より詳細に説明する。

【００２３】データアレイ４６は８ウェイセット連想キ
ャッシュ（ｅｉｇｈｔ−ｗａｙ ｓｅｔ ａｓｓｏｃｉ
ａｔｉｖｅ ｃａｃｈｅ）のように動作する物理的にイ
ンデクスされる半連想（ｓｅｍｉ−ａｓｓｏｃｉａｔｉ
ｖｅ）キャッシュである。データアレイ４６は各々４つ
のクワドワード（ｑｕａｄ−ｗｏｒｄｓ）のデータを格
納する５１２のキャッシュラインを含む。５１２のキャ
ッシュラインは２つのバンクの３２のキャムレット（ｃ
ａｍｌｅｔｓ）に編成される。各々のキャムレットは８
つのキャッシュラインを含む。４つのクワドワードのデ
ータごとに特定のキャムレットの８個の異なるキャッシ
ュのいずれかにマッピングすることができる。データア
レイ４６の各々のキャッシュラインは連想メモリ（ｃｏ
ｎｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ：
ＣＡＭ）に実アドレスタグ（ＲＥＡＬ ＡＤＤＲＥＳＳ
ＴＡＧ）を格納し、ＣＡＭに実効アドレスタグ（ＥＦ
ＦＥＣＴＩＶＥ ＡＤＤＲＥＳＳ ＴＡＧ）を格納し、
かつ１行のスタティックランダムアクセスメモリ（“Ｓ
ＲＡＭ”）ビットのセルに４つのクワドワードのデータ
を格納する。各々の実アドレスタグは前記キャッシュラ
インエントリの実アドレスの２８の最上位ビットを含
む。各々の実効アドレスタグは前記キャッシュラインエ
ントリの実効アドレスの８個の最上位ビットを含む。

【００２４】データアレイ４６はロード／ストアユニッ
ト２８がそれに提供する各々の実効アドレスに対する実
効アドレスビット（５２：５７）によって１つのキャム
レット内にインデクスを行なう。同時に、データアレイ
は実効アドレスビット（４４：５１）を１つの選択され
たキャムレット内の８つの実効アドレスタグのうちの１
つと整合するよう試みる。もしデータアレイ４６が実効
アドレスタグが前記１つのキャムレットにおいて整合を
検出すれば、実効アドレスヒットが生じかつデータアレ
イ４６は制御信号「実効アドレスヒット（ＥＦＦＥＣＴ
ＥＩＶＥ ＡＤＤＲＥＳＳ ＨＩＴ）」を肯定する。こ
の場合、データアレイ４６は関連する１２８ビットをロ
ード／ストアユニット２８に出力する。この時点で、前
記実効アドレスヒットが唯一の可能なヒットである。前
に述べたように、比較器５０は各々の実効アドレスヒッ
トが実際のデータキャッシュヒットであるか否かをマル
チプレクサ４８によるＲＰＮ出力および前記選択された
１つのキャムレットの実効アドレスタグを比較すること
により判定する。もしアレイ５０が前記１つのキャムレ
ットにおいて実効アドレスタグの整合を検出しなけれ
ば、キャッシュミス（ｃａｃｈｅ ｍｉｓｓ）が生じか
つデータアレイ４６は制御信号「実効アドレスヒット」
を否定する。この場合、ＢＩＵ１２は前記ＲＰＮおよび
前記提供された実効アドレスの１２のＬＳＢを連結する
ことによって発生される４０ビットの実アドレスで始ま
るデータを要求する。

【００２５】Ｂ．ブロックアドレス変換器 ｉ．概観 図３は、図２に示されたＢＡＴ４２のブロック図を示
す。第１の動作モードにおいては、ＢＡＴ４２は単一ペ
ージより大きな仮想アドレスの範囲を実記憶装置の連続
する領域へとマッピングするためのメカニズムを提供す
る。ＢＡＴ４２はロード／ストアユニット２８からの入
力実効アドレスを４つの可能な実アドレスロケーション
にマッピングするための４つのエントリを含む。この動
作モードは「実効モード」と称される。第２の動作モー
ドにおいては、ＢＡＴ４２は単に入力実効アドレスをそ
の出力に実アドレスとして通過させる。このモードは
「実モード」と称される。これら２つのアドレシングモ
ードは制御信号「実モード（ＲＥＡＬ ＭＯＤＥ）」に
よって制御される。ユーザビジブル（ｕｓｅｒ−ｖｉｓ
ｉｂｌｅ）の特別目的のレジスタ（図示せず）の単一の
ビットが前記制御信号「実モード」を発生する。

【００２６】ＢＡＴ４２における前記４つのエントリの
各々の１つは４７ビットのブロック実効ページインデク
ス（“ＢＥＰＩ”）、１１ビットのブロック長タグ
（「ＢＬタグ）」および２３ビットのブロック実ページ
番号（“ＢＲＰＮ”）を格納する。ＢＡＴ４２における
各々のエントリはまた該エントリのＢＲＰＮによって参
照される実メモリ空間のある特性を規定する種々のビッ
ト（図示せず）を格納する。これらのビットは開示され
た発明には関連がない。前記４つのＢＥＰＩはＣＡＭ構
造に格納される。前記４つのＢＬタグおよび４つのＢＲ
ＰＮはＳＲＡＭビットセルに格納される。特定のエント
リのＢＲＰＮは以下に説明するように該エントリのＢＥ
ＰＩの内容を入力実効アドレスと整合することにより読
み取られる。特定のエントリのＢＲＰＮは制御信号ＢＡ
Ｔ２進選択（ＢＡＴ ＢＩＮＡＲＹＳＥＳＥＣＴ）によ
って前記エントリの２進インデクス（０００〜１１１）
を入力するこによりかつ適切な入力データをＢＲＰＮに
提供することにより書き込まれる。

【００２７】実効−実アドレス変換の間に、各々の提供
された実効アドレスの３６のＭＳＢは常に前記４つのＢ
ＥＰＩの３６のＭＳＢに対して整合される。しかしなが
ら、パワーＰＣアーキテクチャにおいては、ＢＥＰＩの
１１の最下位ビットの各々は前記ＢＬタグに格納された
データに依存して対応する１１の実効アドレスビットに
対して整合されてもよくあるいは整合されなくてもよ
い。この特徴はデータプロセッサのユーザに異なるブロ
ックサイズを定義できるようにする。例えば、もし前記
第２のエントリのＢＬタグが論理的に（０００ ０００
０ ００１１，ＭＳＢ〜ＬＳＢ）に等価であれば、前記
第２のエントリのＢＥＰＩの４５のＭＳＢ（３６＋９）
は前記第２のエントリのＢＲＰＮを選択するために前記
入力実効アドレスの４５のＭＳＢと整合しなければなら
ない。この場合、該ブロックはサイズが５１２ＫＢであ
る。もし第２のエントリのＢＬタグが論理的に（０００
０００１ １１１１，ＭＳＢ〜ＬＳＢ）と等価であれ
ば、前記第２のエントリのＢＥＰＩの４２のＭＳＢ（３
６＋６）は第２のエントリのＢＲＰＮを選択するために
入力実効アドレスの４２のＭＳＢと整合しなければなら
ない。この場合、前記ブロックはサイズが４ＭＢであ
る。ＢＡＴ４２の各々のエントリは異なる値を持っても
よいことが理解されるべきである。

【００２８】ＢＡＴ４２は２つの場合にアドレス変換の
目的で２３ビットのデータストリームを出力する。第１
に、ＢＡＴ４２は関連するＢＥＰＩが入力実効アドレス
と整合すれば、およびデータプロセッサ１０が仮想モー
ド（ｖｉｒｔｕａｌ ｍｏｄｅ）で動作していればＢＲ
ＰＮを出力する。仮想モードにおいては、ＢＡＴ４２は
ＢＲＰＮの１２のＭＳＢをもしマスクされていなければ
残りのＢＲＰＮのＬＳＢとあるいはもしマスクされてい
れば対応する実効アドレスビットと連結することにより
ビットごとのベースで発生する。上記最初の例において
は、ＢＲＰＮは（１）選択されたＢＲＰＮの１２のＭＳ
Ｂ、（２）選択されたＢＲＰＮの９個の次のＭＳＢ、そ
して（３）実効アドレスビット（４５：４６）、の連結
から構成される。上に述べた第２の例においては、ＢＲ
ＰＮは（１）選択されたＢＲＰＮの１２のＭＳＢ、
（２）選択されたＢＲＰＮの６個の次のＭＳＢ、および
（３）実効アドレスビット（４２：４６）、から構成さ
れることになる。第２に、ＢＡＴ４２はデータプロセッ
サ１０が実モードで動作していれば入力実効アドレスの
２３のＭＳＢを出力する。マルチプレクサ４８（図２）
によって受信されるＲＰＮはそれ自体上に述べたＢＲＰ
Ｎと実効アドレスビット（４７：５１）の連結である。

【００２９】ｉｉ．バランス型マスク可能／マスク不可
能ＣＡＭ 図４は、図３に示されたＢＡＴ４２の第１の部分の回路
図を示す。図４は、ＢＡＴ４２の第１のエントリの３６
番目および３７番目のＣＡＭセルを示す。ＣＡＭセル５
２は第１のエントリのＢＥＰＩの３６番目のビットをビ
ットセル５４に格納する。上に述べたように、ＣＡＭセ
ルは常に実効アドレスの３６番目のビットとビットセル
５４に格納されたデータを比較する。したがって、ＣＡ
Ｍセル５２はマスク可能である必要はない。ＣＡＭセル
５６は最初のエントリのＢＥＰＩの３７番目のビットを
ビットセル５８に格納する。上に述べたように、ＣＡＭ
セルは実効アドレスの３７番目のビットとビットセル５
８に格納されたデータとを比較しても良くあるいは比較
しなくてもよい。この条件的な比較は前記第１のエント
リのＢＬタグのＭＳＢの値に依存する。したがって、Ｃ
ＡＭセル５２はマスク可能でなければならない。より機
能的ではあるが、ＣＡＭセル５６は一般にＣＡＭセル５
２と同じくらい高速である。この特徴は性能を低下させ
ることなしに設計を単純化する。

【００３０】ＣＡＭセル５２のすぐ左にＣＡＭセル５２
と同じ３５のＣＡＭセルがあることが理解されるべきで
ある。これらのＣＡＭセルは前記第１のエントリのＢＥ
ＰＩの第１〜第３５のビットを格納する。この構造はＣ
ＡＭセル５２の左側への水平方向の省略符号によって反
映されている。同様に、ＣＡＭセル５６のすぐ右側にＣ
ＡＭセル５６と同じ１０のＣＡＭセルがある。これらの
ＣＡＭセルは前記第１のエントリのＢＥＰＩの３８番目
〜４７番目のビットを格納する。この構造はＣＡＭセル
５６の右側への水平方向の省略符号によって反映されて
いる。これら１０個のＣＡＭセルの配置は第１のエント
リに対する１１のＢＬタグのビットを格納する１１ビッ
トのセルと交互になっている。ＢＡＴ４２のレイアウト
は図７に関連して以下に説明する。また、示された部分
的な行の下に３行のＣＡＭセルおよびＢＬタグビットの
セルがある。これら３行は前記第２、第３および第４番
目のＢＥＰＩおよび前記第２、第３および第４のＢＬタ
グを格納する。この構造はＣＡＭセル５２および５６の
下の垂直方向の省略符号によって反映されている。

【００３１】図４によって説明を続けると、ビットセル
５４は格納された論理状態およびその補状態（ｃｏｍｐ
ｌｅｍｅｎｔ）を、それぞれ、データ信号（“Ｄ”と名
付けられている）およびデータバー（ｄａｔａ−ｂａ
ｒ）信号（“＊Ｄ”と名付けられている）によって出力
する。なお、ここで記号“＊”は信号の補状態を示すも
のとして、一般に使用されるオーバーに対応する。前記
データ信号はパスゲート６０のｎ形装置にかつパスゲー
ト６２のｐ形装置に接続されている。前記データバー信
号はパスゲート６０のｐ形装置におよびパスゲート６２
のｎ形装置に接続されている。パスゲート６０の第１の
電流電極はインバータ６４の出力に接続されている。イ
ンバータ６４の入力はＮＡＮＤゲート６６の出力に接続
されている。ＮＡＮＤゲート６６の第１の入力は周期的
なクロック信号、「クロック（ＣＬＯＣＫ）」を受信す
る。ＮＡＮＤゲート６６の第２の入力はインバータ６８
の出力に接続されている。インバータ６８の入力は実効
アドレスＥＡの３６番目のビットを受信する。（ＥＡ
（０）は実効アドレスの第１のビットである）。パスゲ
ート６２の第１の電流電極はインバータ７０の出力に接
続されている。インバータ７０の入力はＮＡＮＤゲート
７２の出力に接続されている。ＮＡＮＤゲート７２の第
１の入力は前記周期的なクロック信号、「クロック（Ｃ
ＬＯＣＫ）」を受信する。ＮＡＮＤゲート７２の第２の
入力は実効アドレスの３６番目のビットを受信する。パ
スゲート６０および６２の各々の第２の電流電極はｎ形
トランジスタ７４の制御電極に接続されている。トラン
ジスタ７４の第１の電流電極は前記第１のエントリのＣ
ＡＭセルに共通な整合ライン（マッチライン：ｍａｔｃ
ｈｌｉｎｅ）ノードに接続されている。該整合ラインノ
ード上に存在する電圧は信号「マッチライン（ＭＡＴＣ
ＨＬＩＮＥ）」を発生する。トランジスタ７４の第２の
電流電極は、伝統的にグランドとして示されている、第
１の電源電圧を受ける。

【００３２】ビットセル５８はまた記憶された論理状態
およびその補状態を、それぞれ、データ信号（“Ｄ”と
名付けられている）およびデータバー信号（“＊Ｄ”と
名付けられている）によって出力する。前記データ信号
はパスゲート７６のｎ形装置にかつパスゲート７８のｐ
形装置に接続されている。前記データバー信号はパスゲ
ート７６のｐ形装置におよびパスゲート７８のｎ形措置
に接続されている。パスゲート７６の第１の電流電極は
ＮＡＮＤゲート８０の出力に接続されている。ＮＡＮＤ
ゲート８０の第１の入力は周期的なクロック信号、クロ
ック（ＣＬＯＣＫ）を受信する。ＮＡＮＤゲート８０の
第２の入力はインバータ８２の出力に接続されている。
インバータ８２の入力は実効アドレスＥＡの３７番目の
ビットを受信する。パスゲート７８の第１の電流電極は
ＮＡＮＤゲート８４の出力に接続されている。ＮＡＮＤ
ゲート８４の第１の入力は周期的なクロック信号、クロ
ック（ＣＬＯＣＫ）を受信する。ＮＡＮＤゲート８４の
第２の入力は実効アドレスＥＡの３７番目のビットを受
信する。各々のパスゲート７６および７８の第２の電流
電極はＮＯＲゲート８６の第１の入力に接続されてい
る。ＮＯＲゲート８６の第２の入力は第１のエントリの
ＢＬタグの第１のビット、ＢＬ（０）を受信する。ＮＯ
Ｒゲート８６の出力はｎ形トランジスタ８８の制御電極
に接続されている。トランジスタ８８の第１の電流電極
は整合ライン（ｍａｔｃｈｌｉｎｅ）ノードに接続され
ている。トランジスタ８８の第２の電流電極は第１の電
源電圧を受信する。

【００３３】ＣＡＭセル５２および５６は３つの機能、
比較、書き込みおよび読み出し、を行なう。

【００３４】比較動作（前記周期的クロッキング信号、
「ＣＬＯＣＫ」はハイ論理状態に対応する）において
は、実効アドレスの４７のＭＳＢは前記４つのＢＥＰＩ
の各々の４７の格納されたビットと比較される。もし実
効アドレスおよび記憶されたデータビットの４７全ての
対がＢＡＴ４２の特定のエントリにおいて論理的に等価
であれば、該エントリの整合ラインノードはプリチャー
ジされた状態（ハイ）に留まっていることになる。前記
整合ラインノードに存在する電圧は次にバッファリング
されて前記エントリのＢＲＰＮビットセルを一連の出力
ビット線に結合する制御信号をドライブすることができ
るようになる。もし実効アドレスおよび格納されたデー
タビットのいずれか１つまたはそれ以上の対がＢＡＴ４
２の特定のエントリにおいて論理的に等価でなければ、
前記特定のエントリの整合ラインノードはグランドに放
電することになる。この場合、前記エントリのＢＲＰＮ
ビットセルは前記出力ビット線に結合されないであろ
う。ＣＡＭセル５２および５６は異なる構成を有するこ
とに注目すべきである。パスゲート６０および６２は入
力実効アドレスの論理的補をトランジスタ７４の制御電
極に受け渡す。逆に、パスゲート７６および７８は入力
実効アドレスビットをＮＯＲゲート８６の第１の入力に
受け渡す。この差はＣＡＭセル５６が前記第１のＢＬタ
グビットがハイ論理状態に対応する場合に整合ラインノ
ードを放電しないようにする。

【００３５】ビットセル５０の内容はビット線をビット
セル５４の書込みポート（いずれも示されていない）に
接続することにより書き込むことができる。典型的に
は、「ＢＡＴ２進選択（ＢＡＴ ＢＩＮＡＲＹ ＳＥＬ
ＥＣＴ）」信号のデコードされたものが使用されてこの
接続を達成する。ビット線上に存在するどのような論理
状態もビットセル５４に書き込まれる。逆に、ビットセ
ル５４の内容はビット線をビットセル５４の書込みポー
トに接続しかつセンスアンプ（いずれも示されていな
い）をビット線に接続することによって読み取ることが
できる。

【００３６】ｉｉｉ．分散型マルチプレクサ（Ｄｉｓｔ
ｒｉｂｕｔｅｄ ｍｕｌｔｉｐｌｅｘｅｒ） 図５は、図３に示されるＢＡＴ４２の第２の部分の回路
図を示す。図５は、ＢＡＴ４２の第１のエントリのＮ番
目のＢＲＰＮビットセル９２に関連する分散型マルチプ
レクス回路９０を示し、ここでＮは整数の指数である。
ビットセル９２は前記第１のエントリのＢＲＰＮのＮ番
目のビットを格納する。上に述べたように、ＢＡＴ４２
はあるエントリのＢＲＰＮの１２のＭＳＢを、もしその
エントリが整合動作において選択されれば、常に出力す
る。ＢＡＴ４２はまた該エントリのＢＬタグに応じて残
りの１１のＬＳＢのいくつかを出力する。もしＢＡＴ４
２が前記残りの１１のＢＲＰＮビットのうちの特定の１
つを出力しなければ、それは対応する実効アドレスを出
力する。図示された回路は前記エントリが同時にＣＡＭ
動作を行なう間に各々の実効アドレスおよびＢＲＰＮビ
ット対の間で多重化する。ＢＡＴ４２はこの多重化動作
をそれがＣＡＭ動作を行なうよりも速く行なうことがで
きる。したがって、ブロック長機能に関連する時間ペナ
ルティはＣＡＭ動作の下におよびデータキャッシュ１６
のスピードパス（ｓｐｅｅｄ ｐａｔｈ）から隠され
る。

【００３７】ＢＡＴ４２の第１のエントリにおいて図５
に示されたものと同じ１０の他の回路があることを理解
すべきである。これら１１の回路は第１のエントリのＢ
ＲＰＮの１１のＬＳＢを格納しかつ出力する。この構造
は図５に示された回路の左側および右側の水平方向の省
略符号によって反映されている。また、図示された部分
的行の下に３つの行の１１の分散された多重化回路９０
がある。これら３つの行は前記第２、第３および第４の
ＢＲＰＮの１１のＬＳＢを格納する。この構造は分散さ
れた多重化回路９０の下の垂直方向の省略符号によって
反映されている。各々のＢＲＰＮの３６のＭＳＢは単に
１つのビットセル９２を含む。図示された実施例は６４
ビットのデータプロセッサである。しかしながら、各々
の実アドレスは長さが４０ビットのみが許容されてい
る。したがって、各々のＢＲＰＮの２４のＭＳＢはマル
チプレクサ４８に接続されていない。

【００３８】図５によって説明を続けると、ビットセル
９２のデータバー出力信号（“＊Ｄ”と名付けられてい
る）はインバータ９４の入力に接続されている。（図示
しないビットセル９２のデータバー出力信号は書込みポ
ートとして使用される。）インバータ９４の出力はパス
ゲート９６の第１の電流電極に接続されている。第１の
エントリのＢＬタグのＮ番目のビット、ＢＬ（Ｎ）はイ
ンバータ９８の入力、パスゲート９６のｐ形装置、およ
びパスゲート１００のｎ形装置に接続されている。イン
バータ９８の出力はパスゲート９６のｎ形装置におよび
パスゲート１００のｐ形装置に接続されている。各々の
バスゲート９６および１００の第２の電流電極はｎ形ト
ランジスタ１０２の制御電極に接続されている。トラン
ジスタ１２０の第１の電流電極はｎ形トランジスタ１０
４の第１の電流電極に接続されている。トランジスタ１
０２の第２の電流電極は第１の電源電圧を受ける。トラ
ンジスタ１０４の制御電極は図４に関して上に説明した
制御信号「整合ライン（ＭＡＴＣＨＬＩＮＥ）」のバッ
ファリングされたもの（ｂｕｆｆｅｒｅｄ ｖｅｒｓｉ
ｏｎ）を受ける。トランジスタ１０４の第２の電流電極
はＮ番目のビット線（「ビット線（Ｎ）」と名付けられ
ている）に接続されている。該Ｎ番目のビット線は図６
に関して以下にさらに詳細に説明する。

【００３９】分散されたマルチプレクサ回路９０は２つ
の機能、比較／読出し、および書き込み、を行なう。

【００４０】比較／読出し動作においては、４つの「整
合ライン」信号の内の１つは４つの「整合ライン」信号
の内のその１つに対応するＢＥＰＩが入力実効アドレス
と整合すればプリチャージされた状態に留まる。この場
合、トランジスタ１０４はトランジスタ１０２の第１の
電流電極を前記出力ビット線に接続する。もしＢＬタグ
のＮ番目のビットがロー論理状態に対応すれば、Ｎ番目
のビットセル９２のデータ信号出力（前記データバー出
力信号の反転）はトランジスタ１０２の制御電極へと渡
される。もし前記ＢＬタグのＮ番目のビットがハイ論理
状態に対応すれば、実効アドレスのＮ番目のビットはト
ランジスタ１０２の制御電極へと受け渡される。両方の
場合において、回路（図示せず）がトランジスタ１０２
の第１の電流電極をハイ論理状態にプリチャージする。
Ｎ番目のビット線の出力の論理状態は前記Ｎ番目のビッ
トセル９２の論理的補またはＮ番目の実効アドレスビッ
トである。（この出力は図６に関して説明したように反
転される。）前記４つの整合ライン信号のうちの１つは
前記４つの整合ライン信号のうちの１つに対応するＢＥ
ＰＩが入力実効アドレスと整合しなければロー論理状態
に放電される。この場合、トランジスタ１０４はトラン
ジスタ１０２の第１の電流電極を出力ビット線に接続し
ない。

【００４１】上に述べたように、特定のＢＲＰＮの２４
のＭＳＢはマルチプレクサ４８に接続されていない。特
定のＢＲＰＮの次の１２のＭＳＢはもし前記ＣＡＭ整合
動作がその特定のＢＲＰＮを選択すれば常に出力され
る。これら１２のビットに対してはＢＬタグビットはな
い。したがって、インバータ９８の入力、パスゲート９
６のｎ形装置、およびパスゲート１００のｐ形装置はハ
イ論理状態に対応する電圧レベルを受信する。これは分
散型マルチプレクサ回路９０にビットセル９２のデータ
バー出力を出力させる。

【００４２】ビットセル９２の内容はビット線信号を書
込みポート（図示せず）に接続することによって書き込
むことができる。典型的には、「ＢＡＴ２進選択（ＢＡ
ＴＢＩＮＡＲＹ ＳＥＬＥＣＴ）」信号のデコードされ
たものが使用されてこの接続を行なう。前記ビット線信
号上に存在する論理状態がビットセル９２に書き込まれ
る。

【００４３】ｉｖ．実モードバイパス回路 図６は、図３に示されるＢＡＴ４２の第３の部分の回路
図を示す。図６は前記Ｎ番目のＢＲＰＮビット線に接続
されたバイパス回路１０６を示している。図４および図
５に関して説明したように、ＢＡＴ４２は特定のエント
リのＢＥＰＩが入力実効アドレスと整合すれば該特定の
エントリの２３のＢＲＰＮビットを２３のビット線によ
って出力する。この動作モードは「実効モード（ｅｆｆ
ｅｃｔｉｖｅ−ｍｏｄｅ）」と称される。バイパス回路
１０６はまた前記実効アドレスがマルチプレクサ４８へ
と出力されるべき経路を提供する。この動作モードは
「実モード（ｒｅａｌ−ｍｏｄｅ）」と称される。バイ
パス回路１０６はこの出力経路をビット線とマルチプレ
クサ４８との間に２：１の付加的なマルチプレクサを加
えることなしにかつ２：１のマルチプレクサ４８を３：
１のマルチプレクサによって置き換えることなしに提供
する。

【００４４】図６に示されたものと同じ４６の他のバイ
パス回路があることが理解されるべきである。これら４
６のバイパス回路はＢＡＴ４２の他の４６のＢＲＰＮビ
ット線に接続されている。この構造は図６に示された回
路の左および右側の水平方向の省略符号によって反映さ
れている。該ＢＲＰＮビットは対応するトランジスタ１
０４を通してそれらのそれぞれのビット線に接続されて
いる。ＢＡＴ４２の前記４つのエントリの各々のＮ番目
のＢＲＰＮビットはＮ番目のビット線に接続されてい
る。前に述べたように、ＢＲＰＮの２４のＭＳＢは図示
された実施例では実施されていない。これら２４のビッ
ト線はマルチプレクサ４８に接続されていない。２３の
ＬＳＢビット線のみがマルチプレクサ４８へと出力され
ている。

【００４５】図６によって説明を続けると、バイパス回
路１０６は第２の電源電圧（ＶＤＤと名付けられてい
る）および前記第１の電圧レベルの間に直列に接続され
た５つのトランジスタ１０８，１１０，１１２，１１４
および１１６を有する。特に、トランジスタ１０８の第
１の電流電極は第２の電源電圧を受ける。トランジスタ
１０８の第２の電流電極はトランジスタ１１０の第１の
電流電極に接続されている。トランジスタ１１０の第２
の電流電極はトランジスタ１１２の第１の電流電極に接
続されている。トランジスタ１１２の第２の電流電極は
トランジスタ１１４の第１の電流電極に接続されてい
る。トランジスタ１１４の第２の電流電極はトランジス
タ１１６の第１の電流電極に接続されている。トランジ
スタ１１６の第２の電流電極は第１の電源電圧を受け
る。トランジスタ１０８および１１６の制御電極はＢＡ
Ｔ４２に提供される実効アドレスＥＡのＮ番目のビット
を受ける。トランジスタ１１０の制御電極およびトラン
ジスタ１１２の制御電極は、それぞれ、周期的なクロッ
ク信号「クロック（ＣＬＯＣＫ）」およびその論理的補
信号を受ける。トランジスタ１１４の制御電極は制御信
号「実モード（ＲＥＡＬＭＯＤＥ）」を受ける。トラン
ジスタ１１８の第１および第２の電流電極は、それぞ
れ、トランジスタ１０８の前記第１および第２の電流電
極に接続されている。トランジスタ１１８の制御電極は
前記制御信号「実モード」を受ける。トランジスタ１１
０の第２の電流電極はＮ番目のＢＲＰＮビット線に接続
されている。トランジスタ１０８，１１０および１１８
はｐ形装置である。トランジスタ１１２，１１４および
１１６はｎ形装置である。前記Ｎ番目のビット線は第１
のインバータ１２０の入力に接続されている。インバー
タ１２０の出力はマルチプレクサ４８におよび第２のイ
ンバータ１２２の入力に接続されている。インバータ１
２２の出力はインバータ１２０の入力に接続されてい
る。

【００４６】バイパス回路１０６は２つのモード、実効
モードおよび実モード、で動作する。両方のモードにお
いて、バイパス回路１０６は前記周期的クロック信号Ｃ
ＬＯＣＫがハイ論理状態に対応（およびロー論理状態に
対応）する場合にビット線をプリチャージする。バイパ
ス回路１０６は次に前記周期的クロック信号ＣＬＯＣＫ
がロー論理状態に対応する（およびハイ論理状態に対応
する）場合に前記ビット線出力を判定または「評価（ｅ
ｖａｌｕａｔｅｓ）」する。実効モードにおいては、ユ
ーザビジブルな特別目的レジスタ（図示せず）における
単一のビットが前記制御信号「実モード（ＲＥＡＬ Ｍ
ＯＤＥ）」を否定しＢＲＰＮビット線が選択されたＢＲ
ＰＮを出力するようにさせる。トランジスタ１１０およ
び１１８はビット線をハイ電圧レベル（ＶＤＤ）にプリ
チャージする。前記選択されたＢＲＰＮの各ビットは該
ビットの値に応じて各々の対応するビット線を放電して
も良くまたは放電しなくてもよい。実モードにおいて
は、前記制御信号「実モード（ＲＥＡＬ ＭＯＤＥ）」
が肯定されかつＢＲＰＮビット線が入力実効アドレスＥ
Ａを出力するよう動作する。トランジスタ１０８および
１１０はもし前記Ｎ番目の実効アドレスビットの値がロ
ー論理状態に対応すればビット線をハイ電圧レベル（Ｖ
ＤＤ）にプリチャージする。逆に、トランジスタ１１４
および１１６は前記Ｎ番目の実効アドレスビットの値が
ハイ論理状態に対応すればビット線をロー電圧レベル
（ｇｒｏｕｎｄ）にプリチャージする。前記４つのバッ
ファード整合ライン信号は制御信号「実モード」の補信
号によってゲーティングされ１つまたはそれ以上のＢＲ
ＰＮの内容が実モードにおいてビット線を放電すること
を防止する。

【００４７】ｖ．ブロックアドレス変換器レイアウト 図７は、図２に示されたＢＡＴ４２のビットセルレイア
ウトのブロック図を示す。前記マスク可能ＢＥＰＩビッ
トセルおよび前記多重化ＢＲＰＮビットセルに対するＢ
Ｌタグのビットセルの配列はビットセルの相互接続の複
雑さを低減する。この単純化された相互接続は得られる
回路の寸法および容量を低減し、それによってその総合
性能を増大する。

【００４８】図示された実施例では、データプロセッサ
１０は６４ビットのデータプロセッサである。したがっ
て、ＢＡＴ４２はＢＡＴ４２の各々のエントリ（エント
リ０（ＥＮＴＲＹ０）〜エントリ３（ＥＮＴＲＹ３）と
名付けられている。）を構成するＢＥＰＩ，ＢＬタグ，
ＢＲＰＮおよび種々の他のビットを格納するために２つ
の６４ビットのレジスタ（上位または上部（ＵＰＰＥ
Ｒ）および下位または下部（ＬＯＷＥＲ）と名付けられ
ている）を使用する。ＢＡＴ４２の「ゼロ番目の」エン
トリに対応する２つのレジスタのみを以下に説明する。
しかしながら、残りの３つのエントリも同じであること
が理解されるべきである。

【００４９】図７によって説明を続けると、各々のＢＬ
タグのビットセルはそれがマスクするＢＥＰＩビットセ
ルのすぐ右側に位置している。例えば、第１のまたは
「ゼロ番目の」ＢＬタグビットセル、ＢＬ０、は３７番
目のＢＥＰＩビットセル、ＢＥＰＩ３６、のすぐ右に位
置している。上に述べたように、ＢＥＰＩの３６のＭＳ
Ｂは常に入力実効アドレスＥＡと比較される。これらの
ＢＥＰＩビットは対応するＢＬタグビットを持たない。
したがって、ＢＥＰＩの３６のＭＳＢを格納する３６の
ＣＡＭセルは間断なくレイアウトされている。３６番目
および３７番目のＣＡＭセルは図４に関して前に説明さ
れている。

【００５０】また、ＢＲＰＮを格納するビットセルの各
々は対応するＢＥＰＩビットの下に整列されている。例
えば、３７番目のＢＲＰＮビットセル、ＢＲＰＮ３６、
は３７番目のＢＥＰＩビットセル、ＢＥＰＩ３６、のす
ぐ下に位置している。前に述べたように、ＢＲＰＮの１
２のＭＳＢ（ＢＲＰＮ２４〜ＢＲＰＮ３５）は首尾よい
整合の後に常に出力される。これらのＢＲＰＮビットは
対応するＢＬタグビットを持たない。したがって、前記
ＢＲＰＮの１２のＭＳＢを格納する１２のＳＲＡＭビッ
トセルは間断なくレイアウトされている。（マルチプレ
クサ４８に接続されていないＢＲＰＮの２４のビット、
ＢＲＰＮ０〜ＢＲＰＮ２３、もまた間断なくＢＲＰＮの
前記１２のＭＳＢを格納するビットセルのすぐ左にレイ
アウトされている。）多重化されたＢＲＰＮビットセル
は図５に関して前に説明されている。

【００５１】「他のビット（ＯＴＨＥＲ ＢＩＴＳ）」
と名付けられたビットセルは変換されたアドレスへのア
クセス権、関連するＢＲＰＮの有効性、その他を記述す
る情報を格納する。各々のエントリの「整合ライン（Ｍ
ＡＴＣＨＬＩＮＥ）」制御信号は上部６４ビットのレジ
スタの右側を出てドライバ回路１２４に入っている。ド
ライバ回路１２４は該制御信号「整合ライン」をバッフ
ァリングし、それを制御信号「実モード（ＲＡＥＬ Ｍ
ＯＤＥ）」および「ＢＡＴ２進（ＢＡＴ ＢＩＮＡＲ
Ｙ）」（図示せず）によってゲーティングし、かつそれ
を両方の６４ビットのレジスタに戻す。

【００５２】マスク可能ＢＥＰＩ ＣＡＭセルおよびＢ
Ｌタグビットセルのインタリーブ、および多重化された
ＢＲＰＮビットセルおよびＢＬタグビットセルの整列に
よってＢＬタグビットとそれらを使用する種々の回路と
の間の距離を低減することができる。また、実効アドレ
スの各々のビットを対応するＢＥＰＩ ＣＡＭセル（整
合のために）および対応するＢＲＰＮビットセル（格納
されたＢＲＰＮビットとの多重化のために）の双方に導
くのに単一の入力ラインを必要とするのみである。これ
によって得られる相互接続は単純化される。この相互接
続の戦略は少なくとも３つの利点を有する。第１に、相
互接続のためにより少ない金属層を必要とするのみであ
り、それは大部分の相互接続はローカルまたはほぼロー
カル、すなわち、隣接回路間のもの、であるためであ
る。第２に、より少ない相互接続はＢＡＴ４２の総合的
なサイズを低減する。より小さなサイズは回路面積に関
して回路のコストを低減する。第３に、より短いかつよ
り少ない相互接続は得られる回路の容量を低減する。低
減された容量はＢＡＴ４２が動作できる最大周波数を増
大させる。

【００５３】Ｃ．実効−実−アドレス変換器（Ｅｆｆｅ
ｃｔｉｖｅ−ｔｏ−Ｒｅａｌ−Ａｄｄｒｅｓｓ Ｔｒａ
ｎｓｌａｔｏｒ） 図８は、図２に示されたＥＲＡＴ４４のブロック図を示
す。ＥＲＡＴ４４は６４の最近使用された実効−実アド
レス変換をキャッシュ記憶する。これら６４の変換のう
ちのいずれか１つを単一のルックアップ操作によってア
クセスすることが可能であり、この場合中間的な仮想ア
ドレス変換ステップは必要ではない。しかしながら、Ｅ
ＲＡＴ４４はエントリ無効化操作をセグメントおよびペ
ージの細分性（ｇｒａｎｕｌａｒｉｔｙ）でサポートす
る。したがって、ＥＲＡＴ４４は高速でありかつページ
ング／セグメンテーション変換機構と両立する。

【００５４】ＥＲＡＴ４４は６４のエントリのＣＡＭ／
ＳＲＡＭ構造である。各々のエントリは第１の整合ライ
ン（ｍａｔｃｈｌｉｎｅ）に接続され実効セグメント識
別子または“ＥＳＩＤ”を格納する３６のＣＡＭセル、
第２の整合ラインに接続され実効ページ識別子または
“ＥＰＩ”を格納する１６のＣＡＭセル、有効エントリ
ビットを格納するＶビット（Ｖ−ＢＩＴ）セル、ワード
線ドライバ、１行のＳＲＡＭデータビットセル、および
エントリ置換えポインタを格納する「置換えポインタ
（ＲＥＰＬＡＣＥＭＥＮＴ ＰＯＩＮＴＥＲ）」ビット
セルを含む。実効アドレスのＥＳＩＤは該実効アドレス
の３６のＭＳＢである。１つの実効アドレスのＥＰＩは
該実効アドレスの次の１６のＭＳＢ、ＥＡ（３６：５
１）である。各々のＥＳＩＤおよびＥＰＩ ＣＡＭセル
は図４に示されたＣＡＭセル５２と同じである。しかし
ながら、各々のエントリの３６のＥＳＩＤ ＣＡＭセル
は第１の整合ラインに接続されている。各々のエントリ
の１６のＥＰＩ ＣＡＭセルは第２の整合ラインに接続
されている。各々のカテゴリのＣＡＭセルは独立にその
それぞれの整合ラインを放電する。ＥＲＡＴ４４の各々
のエントリは１つの実効ページをデータフィールドに格
納されたＲＰＮにマッピングする。該マッピングされた
実効アドレスの３６のＭＳＢは前記ＥＳＩＤ ＣＡＭに
格納される。前記マッピングされた実効アドレスの次の
１６のＭＳＢは前記ＥＰＩ ＣＡＭに格納される。該変
換のための対応する実ページ番号はデータアレイに格納
される。実アドレスは前記ＲＰＮを実効アドレスの１２
のＬＳＢと連結することにより前記ＲＰＮから発生され
る。ＥＲＡＴ４４はまた、アクセス特権（ａｃｃｅｓｓ
ｐｒｉｖｉｌｅｇｅｓ）、キャッシュ可能性（ｃａｃ
ｈｅａｂｉｌｉｔｙ）、その他のような、得られるペー
ジに関する属性を記述する種々のビットを出力する。

【００５５】ＥＲＡＴ４４は５つの機能、変換、ミスの
後の再充填（ｒｅｆｉｌｌ）、セグメントルックアサイ
ドバッファ無効化エントリ（“ＳＬＢＩＥ”）、テーブ
ルルックアサイドバッファ無効化エントリ（“ＴＬＢＩ
Ｅ”）、およびセグメントルックアサイドバッファ全無
効化（“ＳＬＢＩＡ”）、を行なう。ＢＩＵ１２、デー
タキャッシュ１６、および命令フェッチユニット１８は
ＥＲＡＴ４４が行なおうとする機能に依存して信号「制
御（ＣＯＮＴＲＯＬ）」を発生する。

【００５６】ＥＲＡＴ４４はデータキャッシュ１６がロ
ードまたはストア命令を行なう場合に変換操作を行な
う。変換操作においては、ＥＲＡＴ４４は命令のメモリ
ロケーションの実効アドレスに対応するＲＰＮを出力し
ようと試みる。ＥＲＡＴ４４は前記実効アドレスの３６
のＭＳＢを各々のＥＳＩＤに適用することによりおよび
次の１６のＭＳＢを各々のＥＰＩに適用することにより
それが必要なマッピングを含んでいるかを判定する。も
し特定の有効なエントリのＥＳＩＤおよびＥＰＩの双方
が入力実効アドレスと整合すれば、前記第１および第２
の整合ラインの双方がプリチャージ状態に留まることに
なる。次に前記特定のエントリのワード線ドライバが該
エントリのワード線を肯定し、対応するデータフィール
ドのビットセルを出力ビット線に結合し、かつ最終的
に、マルチプレクサ４８に結合する。前記特定のエント
リのワード線ドライバは制御信号「ＥＲＡＴヒット（Ｅ
ＲＡＴ

【００５７】ＨＩＴ）」を肯定することになる。もしあ
る特定のエントリのＥＳＩＤおよびＥＰＩのいずれかま
たは双方が入力実効アドレスと整合しなければ、第１お
よび第２の整合ラインのうちのいずれかまたは双方が放
電される。この場合、前記特定のエントリのワード線ド
ライバは該エントリのワード線を肯定しない。もしいず
れのエントリも整合するマッピングを含まなければ、い
ずれのワード線ドライバ回路も前記「ＥＲＡＴヒット」
を肯定せず、ＥＲＡＴミスとなる。後に説明するよう
に、２次変換ユニット４０はＥＲＡＴミスの場合に実効
アドレスを変換しようと試みる。データプロセッサ１０
はまた所定の電圧レベルを選択された属性ビットセルの
ビット線に印加することにより特定のエントリの属性ビ
ットを更新するためにこの方法を使用する。

【００５８】ＥＲＡＴ４４は実効アドレスの変換が不首
尾であったいくらか後の時間にミス後の再充填（ｒｅｆ
ｉｌｌ ａｆｔｅｒ ｍｉｓｓ）操作を行なう。これら
の場合、２次変換ユニット４０は将来の使用のために適
切な変換をＥＲＡＴに供給する。２次変換ユニット４０
は該変換のＥＳＩＤ，ＥＰＩ，ＲＰＮおよび属性データ
を、それぞれ、選択されたエントリのＥＳＩＤ ＣＡ
Ｍ，ＥＰＩ ＣＡＭおよびデータビット線（図示せず）
に供給する。リングカウンタ（図示せず）が置換えのた
めのエントリを選択する。このリングカウンタは順次、
（１）それが無効なＶビットエントリに遭遇するか、ま
たは（２）２次変換ユニット４０がミス後の再充填操作
を開始するまで、各クロックサイクルに１つのＶビット
を調べる。いずれの場合も、前記リングカウンタはその
調査を停止しかつ最後に調べたエントリを指示する。前
記リングカウンタは第１の論理状態を最後に調べたエン
トリの「置換えポインタ（ＲＥＰＬＡＣＥＭＥＮＴ Ｐ
ＯＩＮＴＥＲ）」ビットセルに書き込むことによりおよ
び第２の論理状態を全ての他のエントリに書き込むこと
により最後に調べたエントリを示す。

【００５９】ＥＲＡＴ４４は命令フェッチユニット１８
がＳＬＢＩＥ命令をデコードした場合にセグメントルッ
クアサイドバッファ無効化エントリ操作を行なう。ＳＬ
ＢＩＥ操作においては、ＥＲＡＴ４４は特定のセグメン
トまたはＥＳＩＤに関連する全てのマッピングを無効化
する。ある与えられた瞬間にＥＲＡＴ４４には特定のＥ
ＳＩＤに関連する何らかの数のマッピングが存在し得
る。ＥＲＡＴ４４は前記特定されたＥＳＩＤを各々のエ
ントリのＥＳＩＤ ＣＡＭセルに適用することにより前
記特定されたセグメントに対応する全てのマッピングを
識別する。ＥＲＡＴ４４はＥＰＩ整合ライン信号を無視
する。もし特定のエントリの入力ＥＳＩＤおよびＥＳＩ
Ｄ ＣＡＭの内容が整合すれば、該エントリの第１の整
合ラインはプリチャージされた状態に留まっている。前
記特定のエントリのワード線ドライバは次に該エントリ
のワード線を肯定し、対応するＶビットを無効なエント
リに対応する電圧レベルに結合する。この電圧レベルは
無効なエントリのＶビットに書き込まれる。

【００６０】ＥＲＡＴ４４は命令フェッチユニット１８
がＴＬＢＩＥ命令をデコードしたときテーブルルックア
サイドバッファ無効化エントリ操作を行なう。ＴＬＢＩ
Ｅ操作においては、ＥＲＡＴ４４は特定されたページま
たはＥＰＩに関連する全てのマッピングを無効化する。
ある与えられた瞬間にＥＲＡＴ４４には特定のＥＰＩに
関連して何らかの数のマッピングが存在し得る。ＥＲＡ
Ｔ４４は特定されたＥＰＩを各々のエントリのＥＰＩ
ＣＡＭセルに適用することにより特定されたページに対
応する全てのマッピングを識別する。ＥＲＡＴ４４はＥ
ＳＩＤ整合ライン信号を無視する。もし入力ＥＰＩおよ
びある特定のエントリのＥＰＩ ＣＡＭの内容が整合す
れば、該エントリの第２の整合ラインはプリチャージさ
れた状態に留まる。該特定のエントリのワード線ドライ
バは次に該エントリのワード線を肯定し、対応するＶビ
ットを無効なエントリに対応する電圧レベルに結合す
る。この電圧レベルは前記無効なエントリのＶビットに
書き込まれる。

【００６１】ＥＲＡＴ４４は命令フェッチユニット１８
がＳＬＢＩＡ命令をデコードしたときセグメントルック
アサイドバッファ無効化エントリ操作を行なう。ＳＬＢ
ＩＡ操作においては、ＥＲＡＴ４４はＥＲＡＴ４４にお
ける全てのマッピングを無効化する。ＥＲＡＴ４４はＥ
ＳＩＤおよびＥＰＩ整合ライン信号の双方を無視する。
ＳＬＢＩＡ操作においては、各々のワード線ドライバは
そのワード線を肯定し、対応するＶビットを無効なエン
トリに対応する電圧レベルに結合する。

【００６２】３．２次アドレス変換ユニット Ａ．概観 図９は、図１に示された２次アドレス変換ユニット４０
のブロック図を示す。２次変換ユニット４０はＥＲＡＴ
４２がそれが特定の変換、図８に関して上に説明したミ
ス後の再充填操作、を含まないものと判定した場合には
特定の実効−実アドレス変換をＥＲＡＴ４２に提供す
る。２次アドレス変換ユニット４０は受信した実効アド
レスをパワーＰＣアーキテクチャの６４ビットのページ
ング／セグメンテーション機構にしたがって実アドレス
に変換する。この特定のページング／セグメンテーショ
ン機構においては、各々の実効アドレスは始めに中間ま
たは仮想アドレスに変換され、かつ次に実アドレスに変
換される。とはいえ、この仮想アドレスはアドレシング
のインデクスとして使用されないことに注目すべきであ
る。このページング／セグメンテーション機構の第１の
ステップにおいては、実効アドレスの３６のＭＳＢ（Ｅ
ＳＩＤ）が５２ビットの仮想セグメント識別子（“ＶＳ
ＩＤ”）に変換される。前記仮想アドレスは概念的には
ＶＳＩＤおよび実効アドレスの２８のＬＳＢの連結とし
て考えることができる。前記仮想アドレスは８０ビット
幅である。このページング／セグメンテーション機構の
第２のステップでは、前記仮想アドレスの６８のＭＳＢ
が５２ビットの実ページ番号（“ＲＰＮ”）に変換され
る。前記実アドレスはＲＰＮおよび実効アドレスの１２
のＬＳＢの連結である。

【００６３】セグメントルックアサイドバッファ（“Ｓ
ＬＢ”）１２６は実効アドレスのＥＳＩＤを受信し、制
御信号セグメントルックアサイドバッファヒット（“Ｓ
ＬＢ

【００６４】ＨＩＴ”）を発生し、かつ前記入力ＥＳＩ
Ｄに関連する仮想セグメント識別子（“ＶＳＩＤ ＴＡ
Ｇ”）を出力する。ＳＬＢ１２６は完全連想型の（ｆｕ
ｌｌｙ ａｓｓｏｃｉａｔｉｖｅ）２０エントリのＣＡ
Ｍ／ＳＲＡＭ構造である。各々のエントリは１つの整合
ラインおよび５２のＳＲＡＭセルに接続された３６のＣ
ＡＭセルを含む。前記３６のＣＡＭセルは３６ビットの
ＥＳＩＤを格納する。前記５２のＳＲＡＭセルは５２ビ
ットのＶＳＩＤを格納する。各々のＥＳＩＤＣＡＭセル
は図４に示されたＣＡＭセル５２と同様のものである。
ＥＲＡＴ４４の各エントリは１つの実効ページを実ペー
ジにマッピングする。ＳＬＢ１２６は図１０および図１
１を参照して後に説明する。

【００６５】ページテーブルルックアサイドバッファ
（“ＴＬＢ”）１２８は実効アドレスのＥＰＩの６つの
ＬＳＢを受信しかつ２つのタグデータセットを出力す
る。各々の出力タグ（ＴＡＧ ＷＡＹ０，ＴＡＧ ＷＡ
Ｙ１）はＥＰＩの１０のＭＳＢ（ａ ｗａｙ ｐａｇｅ
ｉｎｄｅｘ））および特定の仮想−実アドレス変換に
関連する仮想セグメント識別子を含む。各々のデータ出
力（ＤＡＴＡ ＷＡＹ０，ＤＡＴＡ ＷＡＹ１）は特定
の仮想−実アドレス変換に関連するＲＰＮおよびアクセ
ス特権、キャッシュ可能性（ｃａｃｈｅａｂｉｌｉｔ
ｙ）、その他のような、得られるページについての属性
を記述する種々のビットを含む。ＴＬＢ１２８は１２８
のエントリの２ウェイセット連想ＳＲＡＭキャッシュで
ある。

【００６６】比較器１３０は、（１）入力実効アドレス
のＥＰＩの１０のＭＳＢとＶＳＩＤＴＡＧの連結、およ
び（２）ＴＡＧ ＷＡＹ０、の論理的等価性を比較す
る。比較器１３２は、（１）入力実効アドレスのＥＰＩ
の１０のＭＳＢとＶＳＩＤＴＡＧとの連結、および
（２）ＴＡＧ ＷＡＹ１、の論理的等価性を比較する。
デコーダ１３４は比較器１３０および１３２の出力を受
信しかつ制御信号「２次ヒット（ＳＥＣＯＮＤＡＲＹ
ＨＩＴ）」を発生する。デコーダ１３４の出力はまたは
マルチプレクサ１３６の２つの入力のいずれがＥＲＡＴ
４２へ出力されるかを選択する。２次変換ユニット４０
は実効アドレスおよび制御信号「ＳＬＢヒット（ＳＬＢ
ＨＩＴ）」および「２次ヒット（ＳＥＣＯＮＤＡＴＹ
ＨＩＴ）」をＢＩＵ１２へと送る。

【００６７】図示された実施例では、２次変換ユニット
４０は仮想アドレスを実アドレスに変換するのと平行し
て入力実効アドレスを仮想アドレスへと変換する。この
並列戦略は厳格な直列の実効−仮想−実方法よりも高速
である。しかしながら、２次変換ユニット４０はそれが
仮想−実変換ステップを開始する場合に仮想アドレスに
おいて推測（ｇｕｅｓｓ）を行なわなくてはならない。

【００６８】実効−仮想ステップにおいては、ＳＬＢ１
２６は入力ＥＳＩＤを各々の格納されたＥＳＩＤと比較
する。もし入力ＥＳＩＤが格納されたＥＳＩＤと整合す
れば、ＳＬＢヒットが生じる。この場合、ＳＬＢ１２６
は該整合するＥＳＩＤに対応するＶＳＩＤを出力する。
ＳＬＢ１２６はまた制御信号ＳＬＢヒットを肯定する。
もし入力ＥＳＩＤがいずれの格納されたＥＳＩＤとも整
合しなければ、ＳＬＢミスが生じる。この場合、ＳＬＢ
１２６は制御信号ＳＬＢヒットを肯定解除または否定す
る。

【００６９】仮想−実ステップにおいては、ＴＬＢ１２
８は２つのエントリをインデクスするためにＥＰＩの６
つのＬＳＢを使用する。ＴＬＢ１２８の２ウェイセット
連想の性質は特定のＶＳＩＤをＴＬＢ１２８の２つのエ
ントリのうちのいずれか１つへと強制する。前記２つの
エントリはＶＳＩＤのＥＰＩの６つのＬＳＢによってイ
ンデクスされる。これら２つのエントリはＴＬＢの「推
測（ｇｕｅｓｓ）」である。比較器１３０および１３２
は前記ＶＳＩＤの推測の１つが正しいかあるいはいずれ
も正しくないかを判定する。前に述べたように、比較器
１３０および１３２は（１）入力実効アドレスのＥＰＩ
の１０のＭＳＢとのＶＳＩＤ ＴＡＧの連結、および、
それぞれ、（２）ＴＡＧ ＷＡＹ０またはＴＡＧ ＷＡ
Ｙ１の論理的等価性を比較する。もし前記推測の１つが
正しければ、ＴＬＢヒットが生じる。この場合、デコー
ダ１３４はマルチプレクサ１３６に正しく推測されたＶ
ＳＩＤに対応するＲＰＮをＥＲＡＴ４２に出力させる。
デコーダ１３４はまた前記制御信号「２次ヒット（ＳＥ
ＣＯＮＤＡＲＹ ＨＩＴ）」を肯定する。もし前記推測
のいずれも正しくなければ、ＴＬＢミスが生じる。この
場合、デコーダ１３４は制御信号「２次ヒット（ＳＥＣ
ＯＮＤＡＲＹ ＨＩＴ）」を肯定解除または否定する。

【００７０】ＢＩＵ１２はもしＳＬＢミスまたはＴＬＢ
ミスが生じれば変換マッピングのためにメインメモリを
アクセスする、すなわち「ハードウェアテーブルウォー
ク（ｈａｒｄｗａｒｅ ｔａｂｌｅｗａｌｋ）」であ
る。データプロセッサ１０によって動作しているソフト
ウェアオペレーティングシステムはメインメモリにセグ
メントテーブルおよびページテーブルを確立し、そこに
は全ての許容可能な実効−仮想および仮想−実マッピン
グが、それぞれ、格納されている。ＳＬＢミスの場合、
ＢＩＵ１２は第１の特別目的のレジスタ（図示せず）の
内容とＥＳＩＤの数学的関数（「ハッシュ（ｈａｓ
ｈ）」）との連結によって発生されたアドレスでメイン
メモリにおいて必要な実効−仮想変換を読み取る。ＴＬ
Ｂミスの場合は、ＢＩＵ１２は第２の特別目的のレジス
タ（図示せず）の内容とＥＰＩのハッシュの連結によっ
て発生されるアドレスでメインメモリにおいて必要な仮
想−実変換を読み取る。これらの変換マッピングは次に
後の使用のために、適宜、ＳＬＢ１２６およびＴＬＢ１
２８に格納される。

【００７１】Ｂ．セグメントルックアサイドバッファ 図１０は、図９に示されるＳＬＢ１２６のブロック図を
示す。ＳＬＢ１２６はパワーＰＣの３２ビットおよび６
４ビットのアドレス変換モデルと両立する。特に、パワ
ーＰＣの３２ビットのアドレス変換モデルはＳＬＢ２６
の１６のエントリが独自の２進入力によって読み出しか
つ書き込むためにアドレス可能であることを要求する。
ＳＬＢ２６はこのモデルにおいてはレジスタファイルの
ように作用する。逆に、パワーＰＣの６４ビットのアド
レス変換モデルはＳＬＢ１２６の個々のエントリがその
ＥＳＩＤの内容が入力ＥＳＩＤと整合した場合または置
換えアルゴリズムがそれが置換えられるべきことを示し
た場合にアクセス可能であることを要求するのみであ
る。ＳＬＢ２６はこのモデルではテーブルのように作用
する。説明したＳＬＢは重大な読出し速度の経路を増大
することなく両方の機能を達成する。

【００７２】ＳＬＢ１２６は２０エントリのＣＡＭ／Ｓ
ＲＡＭ構造である。各々のエントリはエントリ置換えポ
インタを格納する置換えポインタ（ＲＥＰＬＡＣＥＭＥ
ＮＴＰＯＩＮＴＥＲ）ビットセル、書込み制御回路、Ｅ
ＳＩＤを格納する整合ラインに接続された３６のＣＡＭ
セル、有効エントリビットを格納するＶビットセル、ワ
ード線制御回路、およびエントリのＥＳＩＤに対応する
ＶＳＩＤを格納する５２のＳＲＡＭビットセルを含む。
置換えポインタフィールドはリングカウンタとして実施
される。該カウンタの１つのエントリが始めに指定され
かつ第１の論理状態に対応する電圧レベルがそのエント
リの置換えポインタビットセルに書き込まれる。第２の
論理状態に対応する電圧レベルが全ての他の置換えポイ
ンタビットセルに書き込まれる。前記置換えポインタは
ＶＳＩＤが前のエントリに書き込まれたとき次の順次続
くエントリへと進められる。それ以外では、前記置換え
ポインタは前のエントリを指定し続ける。前記書込み制
御およびワード線制御回路は図１１および図１２に関連
して後に説明する。

【００７３】パワーＰＣの３２ビット変換モデルは最初
の１６のエントリがｍｏｖｅ−ｔｏまたはｍｏｖｅ−ｆ
ｒｏｍ命令を使用して書き込みまたは読み出されること
ができることを必要とする。したがって、１６分の１
（ｏｎｅ−ｏｆ−ｓｉｘｔｅｅｎ）デコーダ１３８がＳ
ＬＢ１２６の最初の１６のエントリに接続されている。
（パワーＰＣアーキテクチャは３２ビットの動作モデル
では１６のレジスタを規定するのみである。）デコーダ
１３８はデータプロセッサ１０が前記ｍｏｖｅ−ｔｏま
たはｍｏｖｅ−ｆｒｏｍ命令を実行する場合に２進アド
レスおよび制御信号「２進（ＢＩＮＡＲＹ）」を受信す
る。デコーダ１３８は次に前記命令によって特定される
エントリに接続された１６の「デコード（ＤＥＣＯＤ
Ｅ）」制御信号の１つを肯定する。また、マルチプレク
サ１４０はレジスタ番号または実効アドレスを基準（ｒ
ｅｆｅｒｅｎｃｅ）および基準バー（ｒｅｆｅｒｅｎｃ
ｅ−ｂａｒ）入力ラインにおよび前記ＥＳＩＤ ＣＡＭ
セルのビット線およびビット線バー入力ラインに結合す
る。

【００７４】図１１は、図１０に示されたＳＬＢ１２６
の第１の部分、書込み制御回路１４２、の論理図であ
る。ＳＬＢ１２６の各々のエントリは１つの書込み制御
回路１４２を含む。ＯＲゲート１４４は制御信号「行書
込み（ＷＲＩＴＥ ＲＯＷ）」を発生する。制御信号
「行書込み」を使用することについては図１２に関連し
て後に説明する。ＯＲゲート１４４の第１の入力はＡＮ
Ｄゲート１４６の出力に接続されている。ＯＲゲート１
４４の第２の入力はＡＮＤゲート１４８の出力に接続さ
れている。ＡＮＤゲート１４６の第１の入力は該エント
リの置換えポインタビットセルに接続されている。ＡＮ
Ｄゲート１４６の第２の入力は制御信号「２進（ＢＩＮ
ＡＲＹ）」の論理的補信号を受信する。ＡＮＤゲート１
４８の第１の入力は制御信号「デコード（ＤＥＣＯＤ
Ｅ）」を受信する。デコーダ１３８はもしｍｏｖｅ−ｔ
ｏまたはｍｏｖｅ−ｆｒｏｍ命令がＳＬＢ１２６におけ
るＮ番目のエントリを命令の、それぞれ、デスティネー
ションまたはソースレジスタとして指定すれば１６の
「デコード（ＤＥＣＯＤＥ）」制御信号のＮ番目の１つ
を肯定する。ＳＬＢ１２６の最後の４つのエントリは前
記制御信号「デコード（ＤＥＣＯＤＥ）」の代りにロー
論理状態に対応する電圧レベルを受ける。ＡＮＤゲート
１４８の第２の入力は制御信号「２進（ＢＩＮＡＲ
Ｙ）」を受信する。

【００７５】図１２は、図１０に示されたＳＬＢ１２６
の第２の部分、ワード線制御回路１５０、の論理図を示
す。ＳＬＢ１２６の各々のエントリは１つのワード線制
御回路１５０を含む。ＯＲゲート１５２の出力は制御信
号「ワード線（ＷＯＲＤＬＩＮＥ）」を発生する。該制
御信号「ワード線」は特定のエントリの各々のビットセ
ルを前記ビット線に結合する。そして、種々のビットセ
ルの内容が動作に応じて書き込みまたは読み出すことが
できる。ＯＲゲート１５２の第１の入力はＡＮＤゲート
１５４の出力に接続されている。ＯＲゲート１５２の第
２の入力はＡＮＤゲート１５６の出力に接続されてい
る。ＡＮＤゲート１５４の第１の入力は該エントリの
「行書込み」制御信号を受信する。ＡＮＤゲート１５４
の第２の入力は前記制御信号の論理的補信号を受信す
る。ＡＮＤゲート１５６の第１の入力は制御信号「整合
ライン（ＭＡＴＣＨＬＩＮＥ）」を受信する。各々のエ
ントリのＥＳＩＤ ＣＡＭセルは図４に関して前に述べ
たように整合ライン上の電圧を制御する。ＡＮＤゲート
１４８の第２の入力は前記制御信号を受信する。

【００７６】図１０に戻ると、ＳＬＢ１２６はそのデュ
アルバッファレジスタファイルの性質を反映した４つの
機能、ＳＬＢ書込み、ＳＬＢ読出し、セグメントレジス
タ書込み、およびセグメントレジスタ読出し、を行な
う。パワーＰＣアーキテクチャにおいては、ＳＬＢ１２
６における特定のエントリへのセグメントレジスタ書込
みはその特定のエントリからのセグメントレジスタ読出
しに先行しなければならない。

【００７７】ＳＬＢ書込み動作においては、ＢＩＵ１２
はＳＬＢミスの後に実効−仮想ページ変換をＳＬＢ１２
６に供給する。命令フェッチユニット１８は制御信号
「２進」を肯定解除または否定しかつＢＩＵ１２は前記
制御信号を否定または肯定解除する。ＢＩＵ１２はまた
前記変換のＥＳＩＤおよびＶＳＩＤを、それぞれ、マル
チプレクサ１４０におよびＶＳＩＤビット線に供給す
る。１つの書込み制御回路１４２のみがその制御信号
「行書込み（ＷＲＩＴＥ ＲＯＷ）」を肯定することに
なる。また、１つのワード線制御回路１５０のみがその
ビットセルを入力ＥＳＩＤおよびＶＳＩＤに接続する。
該入力ＥＳＩＤおよびＶＳＩＤはこの１つのエントリに
書き込まれる。該１つのエントリはその「置換えポイン
タ」ビットセルが第１の論理状態を格納するエントリで
ある。次に、前記「置換えポインタ」は次に引き続くエ
ントリに進められる。

【００７８】ＳＬＢ読出し動作においては、ＥＲＡＴ４
２は実効アドレスをＥＲＡＴ４２が変換できなかった２
次変換ユニット４０に送る。命令フェッチユニット１８
は制御信号「２進」を肯定解除または否定しかつＥＲＡ
Ｔ４２は前記制御信号を肯定する。ＥＲＡＴ４２はまた
前記変換のＥＳＩＤを全ての格納されたＥＳＩＤに対す
る比較のためにマルチプレクサ１４０に供給する。１つ
の書込み制御回路のみがその制御信号「行書込み」を肯
定する。また、１つのワード線制御回路のみがそのＶＳ
ＩＤビットセルを出力ビット線に接続する。ＳＬＢ１２
６は前記１つのエントリのＶＳＩＤ ＴＡＧを図９に関
して上に述べたように比較するために比較器１３０およ
び１３２に送る。前記１つのエントリはそのＥＳＩＤが
入力ＥＳＩＤと整合するエントリである。この１つのエ
ントリの整合ラインはプリチャージされた状態に留まっ
ている。

【００７９】セグメントレジスタ書込み動作において
は、プログラム命令はＳＬＢ１２６の最初の１６のエン
トリの１つを命令オペランドのデスティネーションとし
て特定する。命令フェッチユニット１８は制御信号「２
進」を肯定し、前記制御信号を肯定解除または否定し、
かつ制御信号「レジスタ番号（ＲＥＧＩＳＴＥＲ ＮＵ
ＭＢＥＲ）」によって１６のエントリのうちの特定の１
つを特定する。命令フェッチユニット１８はまたは前記
レジスタ番号および命令オペランドを、それぞれ、マル
チプレクサ１４０およびＶＳＩＤビット線に送る。１つ
の書込み制御回路１４２のみがその制御信号「行書込
み」を肯定する。また、１つのワード線制御回路１５０
のみがそのビットセルを前記入力レジスタ番号および命
令オペランドに接続する。前記入力レジスタ番号および
命令オペランドはこの１つのエントリに書き込まれる。
該１つのエントリは１６分の１デコーダ１３８によって
選択されたエントリである。例えば、命令“ｍｏｖｅ−
ｔｏ−ｓｅｇｍｅｎｔ ｒｅｇｉｓｔｅｒ ｆｉｖｅ
（１０進）”は“０１０１”（１０進の５）および特定
されたオペランドを前記５番目のエントリのＥＳＩＤお
よびＶＳＩＤにそれぞれ書き込む。前記「置換えポイン
タ」は次に、該置換えポインタの前のロケーションにか
かわりなく、選択されたエントリに続くエントリへと進
められる。この手順は選択されたエントリの内容の置換
えをできるだけ長く遅延させる。

【００８０】セグメントレジスタ読出し動作において
は、プログラム命令はＳＬＢ１２６の最初の１６のエン
トリの１つのＶＳＩＤを命令オペランドのソースとして
特定する。命令フェッチユニット１８は前記制御信号
「２進」を肯定しかつ前記制御信号を肯定する。命令フ
ェッチユニット１８はまたレジスタ番号をマルチプレク
サ１４０へ送る。１つのワード線制御回路１５０のみが
そのＶＳＩＤビットセルを出力ビット線に接続する。前
記命令オペランドはこの１つのエントリから供給され
る。この１つのエントリはそのＥＳＩＤが入力レジスタ
番号と整合するエントリである。この１つのエントリの
整合ラインはプリチャージされた状態に留まっている。
前の例で説明を続けると、第５のエントリのワード線制
御回路１５０はそのＶＳＩＤビットセルを出力ビット線
に接続するが、そのＥＳＩＤの内容、“０１０１”、
（１０進の５）が入力レジスタ番号、５（１０進）、と
整合するからである。ここに述べられている、セグメン
ト読出し動作はＳＬＢ読出し動作の性能に影響を与えな
い。ＳＬＢ読出し動作は、一般に、前記２つの読出し動
作のうちのより低速のものである。したがって、ＳＬＢ
１２６はクリティカルなＳＬＢ読出しスピードパスへの
付加的な遅延を制限する。

【００８１】本発明が特定の実施例を参照して説明され
たが、当業者にはさらに他の修正および改善を成すこと
ができる。例えば、開示された発明は伝統的にコンプレ
クス命令セットコンピュータまたはＣＩＳＣマシンとし
て分類されるデータプロセッサに導入することができ
る。また、ある機能ユニットはある実施例では省略する
ことができ、あるいはデータプロセッサ１０の他の領域
に配置換えすることができる。したがって、本発明は添
付の特許請求の範囲に規定されている発明の精神および
範囲から離れることのない全てのそのような修正を含む
ことが理解されるべきである。

【００８２】

【発明の効果】以上のように、本発明によれば、従来の
アドレス変換器の不都合を実質的に除去するレイアウト
を有するアドレス変換器が実現できる。

【図面の簡単な説明】

【図１】本発明にしたがって構成されたデータプロセッ
サを示すブロック図である。

【図２】図１に示されるデータキャッシュを示すブロッ
ク図である。

【図３】図２に示されるブロックアドレス変換器を示す
ブロック図である。

【図４】図３に示されるブロックアドレス変換器の第１
の部分の回路図である。

【図５】図３に示されるブロックアドレス変換器の第２
の部分の回路図である。

【図６】図３に示されるブロックアドレス変換器の第３
の部分の回路図である。

【図７】図２に示されるブロックアドレス変換器のビッ
トセルのレイアウトを示すブロック図である。

【図８】図２に示される実効−実アドレス変換器を示す
ブロック図である。

【図９】図１に示される２次アドレス変換ユニットを示
すブロック図である。

【図１０】図９に示されるセグメントルックアサイドバ
ッファを示すブロック図である。

【図１１】図１０に示されるセグメントルックアサイド
バッファの第１の部分の論理図である。

【図１２】図１１に示されるセグメントルックアサイド
バッファの第２の部分の論理図である。

【符号の説明】

１０ データプロセッサ １２ バスインタフェースユニット １４ 命令キャッシュ １６ データキャッシュ １８ 命令フェッチユニット ２０ 分岐ユニット ２２ 固定小数点実行ユニットＡ ２４ 固定小数点実行ユニットＢ ２６ コンプレクス固定小数点実行ユニット ２８ ロード／ストアユニット ３０ 浮動小数点実行ユニット ３２ 汎用目的アーキテクチャレジスタ（ＧＰＲ）ファ
イル ３４ 第１のリネームバッファ ３６ 浮動小数点アーキテクチャレジスタ（ＦＰＲ）フ
ァイル ３８ 第２のリネームバッファ ４０ ２次アドレス変換ユニット ４２ ブロック−アドレス変換器 ４４ 実効−実アドレス変換器 ４６ データアレイ ４８ ２：１マルチプレクサ ５０ 比較器

Claims (5)

【特許請求の範囲】
1. 【請求項１】 受信した実効アドレスを実アドレスに変
   換するアドレス変換回路（４２）であって、 複数のエントリ（ＥＮＴＲＹ０〜ＥＮＴＲＹ３）を具備
   し、該複数のエントリの各々の１つは、 ほぼ第１のライン（上部：ＵＰＰＥＲ）に沿って整列さ
   れた第１の行の回路セルであって、該第１の行の回路セ
   ルは、 Ｊのマスクビット−タグビットセル対であって、Ｊは整
   数であり、前記Ｊのマスクビット−タグビットセル対の
   各々の１つは前記第１のラインに沿って整列され、前記
   Ｊのマスクビット−タグビットセル対の各々の１つは、 マスクビットセル（ＢＬ０〜ＢＬ１０）であって、Ｉ番
   目のマスクビット−タグビットセル対のマスクビットセ
   ルはＩ番目の論理状態を格納し、この場合Ｉは１〜Ｊに
   およぶ整数指数であるもの、そして第１の連想メモリビ
   ットセル（ＢＥＰＩ３６〜ＢＥＰＩ４６）であって、前
   記Ｉ番目のマスクビット−タグビットセル対の前記第１
   の連想ビットセルは前記Ｉ番目のマスクビット−タグビ
   ットセル対のマスクビットセルに結合され、前記Ｉ番目
   のマスクビット−タグビットセル対の前記第１の連想ビ
   ットセルは複数のタグビットのうちのＩ番目のものを格
   納し、前記Ｉ番目のマスクビット−タグビットセル対の
   前記第１の連想ビットセルは複数の実効アドレスビット
   のうちのＩ番目のものを受信し、前記Ｉ番目のマスクビ
   ット−タグビットセル対の前記第１の連想ビットセルは
   前記Ｉ番目の論理状態が第１の状態に対応するかまたは
   前記複数のタグビットのうちのＩ番目のものが前記複数
   の実効アドレスビットのうちのＩ番目のものと論理的に
   等価であればＪの第１の制御信号のうちのＩ番目のもの
   を否定するもの、を具備するＪのマスクビット−タグビ
   ットセル対、 を具備する前記第１の行の回路セル、 前記Ｊのマスクビット−タグビットセル対の各々の第１
   の連想メモリビットセルに結合されたワード線ドライバ
   （１２４）であって、該ワード線ドライバは前記Ｊの第
   １の制御信号の各々が否定された場合に整合ライン信号
   を肯定するもの、 ほぼ第２のライン（下部）に沿って整列された第２の行
   の回路セルであって、該第２のラインはほぼ前記第１の
   ラインに平行であり、前記第２の行の回路セルは、 Ｊのデータビット−マルチプレクサ回路対であって、該
   Ｊのデータビット−マルチプレクサ回路対の各々の１つ
   は前記第２のラインに沿って整列され、前記Ｊのデータ
   ビット−マルチプレクサ回路対の各々の１つは、 データビットセル（ＢＲＰＮ３６〜ＢＲＰＮ４６）であ
   って、Ｉ番目のデータビット−マルチプレクサ回路対の
   前記データビットセルはＩ番目のマスクビット−タグビ
   ットセル対に隣接し、Ｉ番目のデータビット−マルチプ
   レクサ回路対の前記データビットセルは複数の実アドレ
   スビットのうちのＩ番目のものを格納するもの、そして
   マルチプレクサ回路（９６，１００）であって、前記Ｉ
   番目のデータビット−マルチプレクサ回路対の前記マル
   チプレクサ回路は前記Ｉ番目のマスクビット−タグビッ
   トセル対にかつ前記Ｉ番目のデータビット−マルチプレ
   クサ回路対のデータビットセルに隣接し、前記Ｉ番目の
   データビット−マルチプレクサ回路対の前記マルチプレ
   クサ回路は前記ワード線ドライバに、前記Ｉ番目のマス
   クビット−タグビットセル対の前記マスクビットセル
   に、および前記Ｉ番目のデータビット−マルチプレクサ
   回路対のデータビットセルに隣接し、前記Ｉ番目のデー
   タビット−マルチプレクサ回路対の前記マルチプレクサ
   回路は前記ワード線ドライバが前記整合ライン信号を肯
   定すればおよび前記Ｉ番目の論理状態が第２の論理状態
   に対応すれば前記複数の実アドレスビットのうちのＩ番
   目のものを出力し、前記Ｉ番目のデータビット−マルチ
   プレクサ回路対の前記マルチプレクサ回路はもし前記ワ
   ード線ドライバが前記整合ライン信号を肯定すればおよ
   びもし前記Ｉ番目の論理状態が前記第１の論理状態に対
   応すれば複数の実効アドレスビットのうちのＩ番目のも
   のを出力するもの、 を具備する前記Ｊのデータビット−マルチプレクサ回路
   対、を具備する前記第２の行の回路セル、 を具備することを特徴とする受信した実効アドレスを実
   アドレスに変換するアドレス変換回路（４２）。
2. 【請求項２】 前記Ｉ番目のデータビット−マルチプレ
   クサ回路対のマルチプレクサ回路は、 ｐ形装置の制御電極、ｎ形装置の制御電極、第１の電流
   電極および第２の電流電極を具備する第１のパスゲート
   （９６）であって、前記ｐ形装置の制御電極はＩ番目の
   論理状態を受信し、前記ｎ形装置の制御電極は前記Ｉ番
   目の論理状態の論理的補信号を受信し、前記第１の電流
   電極はＩ番目のデータビット−マルチプレクサ回路対の
   データビットセルに結合されているもの、 ｐ形装置の制御電極、ｎ形装置の制御電極、第１の電流
   電極および第２の電流電極を具備する第２のパスゲート
   （１００）であって、前記ｐ形装置の制御電極は前記Ｉ
   番目の論理状態の論理的補信号を受信し、前記ｎ形装置
   の制御電極はＩ番目の論理状態を受信し、前記第１の電
   流電極は前記複数の実効アドレスビットのうちのＩ番目
   のものを受信するもの、 制御電極、第１の電流電極および第２の電流電極を具備
   する第１のトランジスタ（１０２）であって、前記制御
   電極は前記第１のパスゲートの前記第２の電流電極およ
   び前記第２のパスゲートの前記第２の電流電極に結合さ
   れ、前記第１の電流電極は第１の電源電圧を受けるも
   の、そして制御電極、第１の電流電極および第２の電流
   電極を具備する第２のトランジスタ（１０４）であっ
   て、前記制御電極は前記整合ライン信号を受信し、前記
   第１の電流電極は前記第１のトランジスタの前記第２の
   電流電極に結合され、前記第２の電流電極は前記Ｉ番目
   のデータビット−マルチプレクサ回路対の出力を発生す
   るもの、 を具備することを特徴とする請求項１に記載のアドレス
   変換回路。
3. 【請求項３】 前記第１の行の回路セルはさらに、 Ｋの第２の連想メモリビットセル（ＢＥＰＩ０〜ＢＥＰ
   Ｉ３５）であって、この場合Ｋは整数であり、Ｌ番目の
   第２の連想ビットセルは前記複数のタグビットのうちの
   Ｌ番目のものを格納し、この場合ＬはＪ＋１からＪ＋１
   ＋Ｋにおよぶ整数指数であり、前記Ｌ番目の第２の連想
   ビットセルは前記複数の実効アドレスビットのうちのＬ
   番目のものを受信し、前記Ｌ番目の第２の連想ビットセ
   ルはもし前記複数のタグビットのうちのＬ番目のものが
   論理的に前記複数の実効アドレスビットのうちのＬ番目
   のものと等価であればＫの第２の制御信号のうちのＬ番
   目のものを否定するもの、 を具備し、前記ワード線ドライバは前記Ｊのマスクビッ
   ト−タグビットセル対の各々の第１の連想メモリビット
   セルにおよび前記Ｋの第２の連想メモリビットセルに結
   合され、前記ワード線ドライバはもし前記Ｊの第１の制
   御信号の各々および前記Ｋの第２の制御信号の各々が否
   定されれば整合ライン信号を肯定し、そして前記第２の
   行のビットセルはさらに、 Ｍのデータビットセル（ＢＲＰＮ２５〜ＢＲＰＮ３５）
   であって、この場合Ｍは整数であり、Ｍのデータビット
   セルのうちのＮ番目のものは前記複数の実アドレスビッ
   トのうちのＮ番目のものを格納し、この場合ＮはＪ＋１
   からＪ＋１＋Ｍにおよぶ整数指数であり、前記Ｍのデー
   タビットセルのうちのＮ番目のものはもし前記ワード線
   ドライバが前記整合ライン信号を肯定すれば前記複数の
   実アドレスビットのうちのＮ番目のものを出力するも
   の、 を具備することを特徴とする請求項２に記載のアドレス
   変換回路。
4. 【請求項４】 前記Ｉ番目のマスクビット−タグビット
   セル対の前記第１の連想メモリビットセルは、 Ｉ番目のタグビットおよび該Ｉ番目のタグビットの論理
   的補信号を記憶しかつ出力する第１のタグビットセル
   （５８）、 前記第１のタグビットセルに結合された第３のパスゲー
   ト（７６）であって、該第３のパスゲートはｐ形装置の
   制御電極、ｎ形装置の制御電極、第１の電流電極および
   第２の電流電極を具備し、前記ｐ形装置の制御電極は前
   記Ｉ番目のタグビットの論理的補信号を受信し、前記ｎ
   形装置の制御電極は前記Ｉ番目のタグビットを受信し、
   前記第１の電流電極は前記複数の実効アドレスビットの
   うちのＩ番目のものの論理的補信号を受信するもの、 前記第１のタグビットセルに結合された第４のパスゲー
   ト（７８）であって、該第４のパスゲートはｐ形装置の
   制御電極、ｎ形装置の制御電極、第１の電流電極および
   第２の電流電極を具備し、前記ｐ形装置の制御電極はＩ
   番目のタグビットを受信し、前記ｎ形装置の制御電極は
   前記Ｉ番目のタグビットの論理的補信号を受信し、前記
   第１の電流電極は前記複数の実効アドレスビットのうち
   のＩ番目のものを受信するもの、 第１の入力、第２の入力および出力を具備するＮＯＲゲ
   ート（８６）であって、前記第１の入力は前記第３のパ
   スゲートの第２の電流電極および前記第４のパスゲート
   の第２の電流電極に結合され、前記第２の入力は前記Ｉ
   番目の論理状態を受信するもの、そして制御電極、第１
   の電流電極および第２の電流電極を具備する第３のトラ
   ンジスタ（８８）であって、前記制御電極は前記ＮＯＲ
   ゲートの出力を受信し、前記第１の電流電極は前記第１
   の電源を受け、前記第２の電流電極はＪの第１の制御信
   号のうちのＩ番目のものを発生するもの、 を具備し、前記Ｌ番目の第２の連想ビットセルは、 前記Ｌ番目のタグビットおよび前記Ｌ番目のタグビット
   の論理的補信号を記憶しかつ出力する第２のタグビット
   セル（５４）、 前記第２のタグビットセルに結合された第５のパスゲー
   ト（６０）であって、該第５のパスゲートはｐ形装置の
   制御電極、ｎ形装置の制御電極、第１の電流電極および
   第２の電流電極を具備し、前記ｐ形装置の制御電極は前
   記Ｌ番目のタグビットの論理的補信号を受信し、前記ｎ
   形装置の制御電極は前記Ｌ番面のタグビットを受信し、
   前記第１の電流電極は前記複数の実効アドレスビットの
   うちのＬ番目のものを受信するもの、 前記第２のタグビットセルに結合された第６のパスゲー
   ト（６２）であって、該第６のパスゲートはｐ形装置の
   制御電極、ｎ形装置の制御電極、第１の電流電極および
   第２の電流電極を具備し、前記ｐ形装置の制御電極はＬ
   番目のタグビットを受信し、前記ｎ形装置の制御電極は
   前記Ｌ番目のタグビットの論理的補信号を受信し、前記
   第１の電流電極は前記複数の実効アドレスビットのうち
   のＬ番目のものの論理的補信号を受信するもの、そして
   制御電極、第１の電流電極および第２の電流電極を具備
   する第４のトランジスタ（７４）であって、前記制御電
   極は前記第５のパスゲートの第２の電流電極および前記
   第６のパスゲートの第２の電流電極に結合され、前記第
   １の電流電極は前記第１の電源を受け、前記第２の電流
   電極はＫの第２の制御信号のうちの前記Ｌ番目のものを
   発生するもの、 を具備することを特徴とする請求項３に記載のアドレス
   変換回路。
5. 【請求項５】 受信した実効アドレスを実アドレスに変
   換するアドレス変換回路であって、 複数のエントリを具備し、該複数のエントリの各々の１
   つは、 ほぼ第１のラインに沿って整列された第１の行の回路セ
   ル（上部）であって、該第１の行の回路セルは連想メモ
   リビットセルおよびブロック長ビットセルの交互のシー
   ケンスを具備し、前記連想メモリビットセルはタグを格
   納し、前記ブロック長ビットセルはブロック長フィール
   ドを格納し、前記連想メモリビットセルはもし受信した
   実効アドレスが前記格納されたタグの一部と論理的に等
   価であれば整合ラインを肯定し、前記格納されたタグの
   一部のサイズは前記ブロック長フィールドに応じている
   もの、そしてほぼ第２のラインに沿って整列された第２
   の行の回路セル（下部）であって、該第２のラインはほ
   ぼ前記第１のラインと平行であり、前記第２の行の回路
   セルはデータビットセルおよびマルチプレクサ回路の交
   互のシーケンスを具備し、前記データビットセルのうち
   のＩ番目のものはほぼ前記連想メモリビットセルのうち
   のＩ番目のものと隣接し、この場合Ｉは整数指数であ
   り、前記データビットセルは実アドレスを格納し、前記
   マルチプレクサ回路はもし前記連想メモリビットセルが
   前記整合ラインを肯定すれば前記実アドレスの一部およ
   び前記受信した実効アドレスの一部を出力し、前記実ア
   ドレスの一部のサイズおよび前記受信した実効アドレス
   の一部のサイズは前記ブロック長フィールドに応じてい
   るもの、 を具備することを特徴とする受信した実効アドレスを実
   アドレスへと変換するアドレス変換回路。