JPH07296580A - メモリ・デバイスの制御動作機能の初期化および再プログラミングする方法と制御動作機能の初期化および再プログラミングをする回路を備えるメモリ・デバイス - Google Patents
メモリ・デバイスの制御動作機能の初期化および再プログラミングする方法と制御動作機能の初期化および再プログラミングをする回路を備えるメモリ・デバイスInfo
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- JPH07296580A JPH07296580A JP7115116A JP11511695A JPH07296580A JP H07296580 A JPH07296580 A JP H07296580A JP 7115116 A JP7115116 A JP 7115116A JP 11511695 A JP11511695 A JP 11511695A JP H07296580 A JPH07296580 A JP H07296580A
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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Abstract
(57)【要約】
【目的】 マスタ・コントロール回路および初期化・再
プログラミング回路により、モード・レジスタの再プロ
グラミング時間を短縮し処理速度を向上させる。 【構成】 最初、第１のコマンドに応答して、ＳＤＲＡ
Ｍ（ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）デバイス３０に
第１の制御動作オプションをプログラミングし、第２の
コマンドに応答して、ＳＤＲＡＭデバイスに第２の制御
動作オプションを再プログラミングする方法とＳＤＲＡ
Ｍデバイス３０。ＳＤＲＡＭデバイスは、第１のコマン
ドと第２のコマンドを受け取るマスタ・コントロール回
路３７と初期化・再プログラミング回路３５を内蔵して
いる。マスタ・コントロール回路３７は、第１のコマン
ドに応答して信号の発生と初期化を行い第２のコマンド
に応答して再プログラミング信号を発生する。初期化・
再プログラミング回路３５は、初期化信号に応答して制
御動作機能の初期プログラミングを制御し、再プログラ
ミング信号に応答して制御動作機能の再プログラミング
を制御する。
プログラミング回路により、モード・レジスタの再プロ
グラミング時間を短縮し処理速度を向上させる。 【構成】 最初、第１のコマンドに応答して、ＳＤＲＡ
Ｍ（ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）デバイス３０に
第１の制御動作オプションをプログラミングし、第２の
コマンドに応答して、ＳＤＲＡＭデバイスに第２の制御
動作オプションを再プログラミングする方法とＳＤＲＡ
Ｍデバイス３０。ＳＤＲＡＭデバイスは、第１のコマン
ドと第２のコマンドを受け取るマスタ・コントロール回
路３７と初期化・再プログラミング回路３５を内蔵して
いる。マスタ・コントロール回路３７は、第１のコマン
ドに応答して信号の発生と初期化を行い第２のコマンド
に応答して再プログラミング信号を発生する。初期化・
再プログラミング回路３５は、初期化信号に応答して制
御動作機能の初期プログラミングを制御し、再プログラ
ミング信号に応答して制御動作機能の再プログラミング
を制御する。
Description
【０００１】
【産業上の利用分野】この発明は、ランダム・アクセス
・メモリ・デバイス、特に、ＳＤＲＡＭ（ｓｙｎｃｈｒ
ｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅ
ｓｓ ｍｅｍｏｒｙ）デバイスのプログラマブル制御動
作機能を所望の制御動作オプションに初期化および再プ
ログラミングする回路と方法に関する。
・メモリ・デバイス、特に、ＳＤＲＡＭ（ｓｙｎｃｈｒ
ｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅ
ｓｓ ｍｅｍｏｒｙ）デバイスのプログラマブル制御動
作機能を所望の制御動作オプションに初期化および再プ
ログラミングする回路と方法に関する。
【０００２】
【従来の技術】以下の従来の技術は、１６Ｍ×８ビット
のＳＤＲＡＭ ＭＴ４８ＬＣ２Ｍ８Ｓ１の説明である。
ＭＴ４８ＬＣ２Ｍ８Ｓ１は、内部的に同期インタフェー
スと制御ロジックを内蔵するデュアル１Ｍ×８ビットの
ＳＤＲＡＭとして構成されている。デュアル１Ｍ×８ビ
ットのＳＤＲＡＭは２つのバンクを備え、各バンクは８
つのメモリアレイを含み、各メモリアレイは、ローとコ
ラムが電気的に交差するマトリックス状に配置された１
Ｍ（１，０４８，５７６）ビットのメモリセルを内蔵し
ている。ＳＤＲＡＭは、ダイナミック・メモリの動作性
能に大きな前進をもたらす。
のＳＤＲＡＭ ＭＴ４８ＬＣ２Ｍ８Ｓ１の説明である。
ＭＴ４８ＬＣ２Ｍ８Ｓ１は、内部的に同期インタフェー
スと制御ロジックを内蔵するデュアル１Ｍ×８ビットの
ＳＤＲＡＭとして構成されている。デュアル１Ｍ×８ビ
ットのＳＤＲＡＭは２つのバンクを備え、各バンクは８
つのメモリアレイを含み、各メモリアレイは、ローとコ
ラムが電気的に交差するマトリックス状に配置された１
Ｍ（１，０４８，５７６）ビットのメモリセルを内蔵し
ている。ＳＤＲＡＭは、ダイナミック・メモリの動作性
能に大きな前進をもたらす。
【０００３】ＳＤＲＡＭの２つの主要な進歩といえるの
が、自動コラム・アドレス生成により、高速のデータ転
送速度で同期してデータをバースト転送する機能とプリ
チャージ時間をヒドンする内部バンク間のインタリーブ
をする機能である。２つのオープン・バンク間でインタ
リーブすると、「ページヒット」発生の可能性が増す。
高速バースト・モードに結合したオープン・バンク間の
インタリーブは、多くの場合、「連続した」データ・フ
ローの転送ができる。
が、自動コラム・アドレス生成により、高速のデータ転
送速度で同期してデータをバースト転送する機能とプリ
チャージ時間をヒドンする内部バンク間のインタリーブ
をする機能である。２つのオープン・バンク間でインタ
リーブすると、「ページヒット」発生の可能性が増す。
高速バースト・モードに結合したオープン・バンク間の
インタリーブは、多くの場合、「連続した」データ・フ
ローの転送ができる。
【０００４】ＳＤＲＡＭにアクセスするときは、制御回
路が動作してメモリの内部バンクの１つにアクセスす
る。代表的な同期設計は、低電圧（通常３．３Ｖ）メモ
リ・システムへ最適なメモリ性能を提供する。ＣＫＥ
（ｃｌｏｃｋ ｅｎａｂｌｅ）信号を除き、すべての入
出力信号は、システムのクロックに同期している。ＣＬ
Ｋ（ｓｙｓｔｅｍ ｃｌｏｃｋ）信号の立ち上がりエッ
ジで、ＳＤＲＡＭを同期させる入力トリガを供給する。
路が動作してメモリの内部バンクの１つにアクセスす
る。代表的な同期設計は、低電圧（通常３．３Ｖ）メモ
リ・システムへ最適なメモリ性能を提供する。ＣＫＥ
（ｃｌｏｃｋ ｅｎａｂｌｅ）信号を除き、すべての入
出力信号は、システムのクロックに同期している。ＣＬ
Ｋ（ｓｙｓｔｅｍ ｃｌｏｃｋ）信号の立ち上がりエッ
ジで、ＳＤＲＡＭを同期させる入力トリガを供給する。
【０００５】ＳＤＲＡＭは多くのプログラマブルな制御
動作機能を装備している。所望の制御動作オプション
（制御動作モードともいう）により各プログラマブル制
御動作機能を働かせるため、最初に初期化し、モード・
レジスタを設定する必要がある。モード・レジスタを設
定するとＳＤＲＡＭにアクセスできるようになる。
動作機能を装備している。所望の制御動作オプション
（制御動作モードともいう）により各プログラマブル制
御動作機能を働かせるため、最初に初期化し、モード・
レジスタを設定する必要がある。モード・レジスタを設
定するとＳＤＲＡＭにアクセスできるようになる。
【０００６】Ａｃｔｉｖｅコマンドによる１１のロー・
アドレス・ビット（Ａ０−Ａ１０）の入力に続き、ＲＥ
ＡＤ／ＷＲＩＴＥコマンドにより９つのコラム・アドレ
ス・ビット（Ａ０−Ａ８）を入力して、各バイトに一意
にアクセスする。内部バンク選択は、バンクへのリード
／ライト動作を実行できるようにバンクへのアクセスを
可能にするＲＡＳ（ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒｏ
ｂｅ）信号とＣＡＳ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ
ｓｔｒｏｂｅ）信号の入力時、ＢＡ（ｂａｎｋａｃｔｉ
ｖａｔｅ）信号により制御される。このバンク選択は、
バンクアクティベーションとも呼ばれている。選択され
たバンクはアクティブまたはアクティブになったバンク
という。
アドレス・ビット（Ａ０−Ａ１０）の入力に続き、ＲＥ
ＡＤ／ＷＲＩＴＥコマンドにより９つのコラム・アドレ
ス・ビット（Ａ０−Ａ８）を入力して、各バイトに一意
にアクセスする。内部バンク選択は、バンクへのリード
／ライト動作を実行できるようにバンクへのアクセスを
可能にするＲＡＳ（ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒｏ
ｂｅ）信号とＣＡＳ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ
ｓｔｒｏｂｅ）信号の入力時、ＢＡ（ｂａｎｋａｃｔｉ
ｖａｔｅ）信号により制御される。このバンク選択は、
バンクアクティベーションとも呼ばれている。選択され
たバンクはアクティブまたはアクティブになったバンク
という。
【０００７】ＳＤＲＡＭにはローをアクセスするコマン
ドとプリチャージをする個別のコマンドが必要である。
ＳＤＲＡＭのローが選択されるとバンクはアクティブ状
態になりその状態を保持する。すなわち、内部的に発生
したＲＡＳ＊信号はアクティブ状態のままで、プリチャ
ージ（ｐｒｅｃｈａｒｇｅ）コマンドによりプリチャー
ジされるまで、選択されたローはオープンのままであ
る。この明細書全体を通じ、ＲＡＳ＊などのアスタリス
クが付いた信号は、対応する信号の反転を表す。この例
で対応する信号はＲＡＳである。直前のローがまだアク
ティブ状態の間、同じバンクの他のローへの不注意によ
るアクセスは許可されておらず、違反しているバンクの
メモリのデータを破壊する。
ドとプリチャージをする個別のコマンドが必要である。
ＳＤＲＡＭのローが選択されるとバンクはアクティブ状
態になりその状態を保持する。すなわち、内部的に発生
したＲＡＳ＊信号はアクティブ状態のままで、プリチャ
ージ（ｐｒｅｃｈａｒｇｅ）コマンドによりプリチャー
ジされるまで、選択されたローはオープンのままであ
る。この明細書全体を通じ、ＲＡＳ＊などのアスタリス
クが付いた信号は、対応する信号の反転を表す。この例
で対応する信号はＲＡＳである。直前のローがまだアク
ティブ状態の間、同じバンクの他のローへの不注意によ
るアクセスは許可されておらず、違反しているバンクの
メモリのデータを破壊する。
【０００８】ＳＤＲＡＭは規定の方法で電源投入と初期
化をしなければばらない。規定以外の動作順序で行う
と、不要で再現不能なスタートアップ・モードになって
しまう。電源（ＶＣＣとＶＣＣＱ）が主要ロジックとＤ
Ｑバッファの電源ピンへそれぞれ同時に供給されると、
信号が反転する前に、ＳＤＲＡＭを１００マイクロ秒遅
延させる必要がある。電源投入時は、すべての入力をＨ
レベルに保持することが推奨される。
化をしなければばらない。規定以外の動作順序で行う
と、不要で再現不能なスタートアップ・モードになって
しまう。電源（ＶＣＣとＶＣＣＱ）が主要ロジックとＤ
Ｑバッファの電源ピンへそれぞれ同時に供給されると、
信号が反転する前に、ＳＤＲＡＭを１００マイクロ秒遅
延させる必要がある。電源投入時は、すべての入力をＨ
レベルに保持することが推奨される。
【０００９】ＳＤＲＡＭは未知の状態にあるモード・レ
ジスタによって、電源投入されるとみなすべきである。
初期化時、ＤＱピンへの信号は、プログラミング回路へ
の入力として用いられる。各プログラマブル制御動作機
能のためプログラミング回路とモード・レジスタの出力
に応答して、ＳＤＲＡＭを所望の制御動作オプションに
プログラムするプログラミング回路がある。したがっ
て、動作コマンドを実行する前に、ＳＤＡＲＭのモード
・レジスタを設定しなければならない。
ジスタによって、電源投入されるとみなすべきである。
初期化時、ＤＱピンへの信号は、プログラミング回路へ
の入力として用いられる。各プログラマブル制御動作機
能のためプログラミング回路とモード・レジスタの出力
に応答して、ＳＤＲＡＭを所望の制御動作オプションに
プログラムするプログラミング回路がある。したがっ
て、動作コマンドを実行する前に、ＳＤＡＲＭのモード
・レジスタを設定しなければならない。
【００１０】モード・レジスタは常駐レジスタである。
すなわち、いったん設定されるとリセットされるか、デ
バイスの電源を断にするまで、データをその出力へラッ
チし続ける。
すなわち、いったん設定されるとリセットされるか、デ
バイスの電源を断にするまで、データをその出力へラッ
チし続ける。
【００１１】図２は関連技術のＳＤＲＡＭ一部であり、
マスタ・コントロール回路で生成されるＳＭＲＣととも
に、アドレス・バス５のアドレス入力Ａ０−Ａ１０とＡ
ＢＡを経由してオペコードを供給することにより、プロ
グラムされるモード・レジスタ３を備えている。モード
・レジスタ３は、ＳＭＲＣによりモード・レジスタがイ
ネーブルされたとき、ＣＬＫ（ｓｙｓｔｅｍ ｃｌｏｃ
ｋ）の立ち上がりエッジでオペコードをモード・レジス
タにラッチする１１のＤフリップフロップ回路を備えて
いる。プログラミング回路８は、ＳＤＲＡＭの各プログ
ラマブル制御動作機能の制御動作オプションを選択す
る。
マスタ・コントロール回路で生成されるＳＭＲＣととも
に、アドレス・バス５のアドレス入力Ａ０−Ａ１０とＡ
ＢＡを経由してオペコードを供給することにより、プロ
グラムされるモード・レジスタ３を備えている。モード
・レジスタ３は、ＳＭＲＣによりモード・レジスタがイ
ネーブルされたとき、ＣＬＫ（ｓｙｓｔｅｍ ｃｌｏｃ
ｋ）の立ち上がりエッジでオペコードをモード・レジス
タにラッチする１１のＤフリップフロップ回路を備えて
いる。プログラミング回路８は、ＳＤＲＡＭの各プログ
ラマブル制御動作機能の制御動作オプションを選択す
る。
【００１２】図３に所望の制御動作オプションの生成に
用いるオペコードに関する各プログラマブル制御動作機
能の制御動作オプションが示されている。オペコード９
は、ビットＭ０−Ｍ１１により表される。プログラマブ
ル制御動作機能には、バースト長、バースト型、リード
待ち時間があり、それぞれ図表１０、図表１５と図表２
０に示されている。その他のプログラマブル制御動作機
能は図表２５に示されている。図表１０、図表１５と図
表２０に示すプログラマブル制御動作機能は、ＪＥＤＥ
Ｃ（ｊｏｉｎｔ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅ ｅ
ｎｇｉｎｅｅｒｉｎｇ ｃｏｕｎｓｅｌｓ）規格に準拠
している。図表２５に示す他のプログラマブル制御動作
機能は、「テストモード・エントリ」を除き、ベンダと
アプリケーションに固有のものでありＪＥＤＥＣに承認
されている。
用いるオペコードに関する各プログラマブル制御動作機
能の制御動作オプションが示されている。オペコード９
は、ビットＭ０−Ｍ１１により表される。プログラマブ
ル制御動作機能には、バースト長、バースト型、リード
待ち時間があり、それぞれ図表１０、図表１５と図表２
０に示されている。その他のプログラマブル制御動作機
能は図表２５に示されている。図表１０、図表１５と図
表２０に示すプログラマブル制御動作機能は、ＪＥＤＥ
Ｃ（ｊｏｉｎｔ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅ ｅ
ｎｇｉｎｅｅｒｉｎｇ ｃｏｕｎｓｅｌｓ）規格に準拠
している。図表２５に示す他のプログラマブル制御動作
機能は、「テストモード・エントリ」を除き、ベンダと
アプリケーションに固有のものでありＪＥＤＥＣに承認
されている。
【００１３】図表２０に示すリード待ち時間機能の選択
した制御動作オプションは、Ｍ４−Ｍ６のオペコードに
より決定される。図表１５に示すバースト型機能のシー
ケンシャル動作オプションまたはインタリーブ動作オプ
ションは、ビット３により決定される。図表１０に示す
バースト長機能の動作オプションは、ビットＭ０−Ｍ２
で決定される。
した制御動作オプションは、Ｍ４−Ｍ６のオペコードに
より決定される。図表１５に示すバースト型機能のシー
ケンシャル動作オプションまたはインタリーブ動作オプ
ションは、ビット３により決定される。図表１０に示す
バースト長機能の動作オプションは、ビットＭ０−Ｍ２
で決定される。
【００１４】図４はＳＤＲＡＭ ＭＴ４８ＬＣ２Ｍ８Ｓ
１を示す関連技術のブロック図で、援用文献としてあげ
たＭｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇｙ社が刊行したＤ
ＲＡＭデータブック（１９９３年）にも記載されてい
る。ＳＭＲＣは、ＣＳ＊（ｃｈｉｐ ｓｅｌｅｃｔ）信
号、ＲＡＳ＊（ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒｏｂ
ｅ）信号、ＣＡＳ＊（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ
ｓｔｒｏｂｅ）信号およびＷＥ（ｗｒｉｔｅ ｅｎａｂ
ｌｅ）信号をアイドル状態のとき、Ｌレベルにすること
により生成される。すべての内部ＲＡＳ信号が非アクテ
ィブ状態、通常Ｈレベルのときにアイドル状態になる。
ＳＭＲＣはマスタ・コントロール回路１９で生成され
る。ＳＭＲＣ、ＣＬＫ、アドレス入力ピンＡ０−Ａ１０
とピンＡＢＡから入力するオペコードはすべてモード・
レジスタ２１により受け取られる。
１を示す関連技術のブロック図で、援用文献としてあげ
たＭｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇｙ社が刊行したＤ
ＲＡＭデータブック（１９９３年）にも記載されてい
る。ＳＭＲＣは、ＣＳ＊（ｃｈｉｐ ｓｅｌｅｃｔ）信
号、ＲＡＳ＊（ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒｏｂ
ｅ）信号、ＣＡＳ＊（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ
ｓｔｒｏｂｅ）信号およびＷＥ（ｗｒｉｔｅ ｅｎａｂ
ｌｅ）信号をアイドル状態のとき、Ｌレベルにすること
により生成される。すべての内部ＲＡＳ信号が非アクテ
ィブ状態、通常Ｈレベルのときにアイドル状態になる。
ＳＭＲＣはマスタ・コントロール回路１９で生成され
る。ＳＭＲＣ、ＣＬＫ、アドレス入力ピンＡ０−Ａ１０
とピンＡＢＡから入力するオペコードはすべてモード・
レジスタ２１により受け取られる。
【００１５】リード待ち時間は、ＳＭＲＣとともに、ア
ドレス入力ピンＡ４−Ａ６から入力するオペコードによ
り定義されるプログラマブルな制御動作機能である。ア
ドレス・ビットＡ４−Ａ６は、クロック・サイクル数を
定義し、リード・サイクル時に、データ出力が遅延する
か対応するＣＡＳ入力からずれる。図３の図表２０に示
すように、１、２または３クロックの待ち時間が設定可
能である。リード待ち時間は、ＴＣＫ（ｃｌｏｃｋ ｒ
ａｔｅ）にかかわらず、どのクロックでデータが利用可
能になるか保証する。
ドレス入力ピンＡ４−Ａ６から入力するオペコードによ
り定義されるプログラマブルな制御動作機能である。ア
ドレス・ビットＡ４−Ａ６は、クロック・サイクル数を
定義し、リード・サイクル時に、データ出力が遅延する
か対応するＣＡＳ入力からずれる。図３の図表２０に示
すように、１、２または３クロックの待ち時間が設定可
能である。リード待ち時間は、ＴＣＫ（ｃｌｏｃｋ ｒ
ａｔｅ）にかかわらず、どのクロックでデータが利用可
能になるか保証する。
【００１６】バースト型は、ＳＭＲＣとともにアドレス
入力ピンＡ３から入力するオペコードにより定義される
プログラマブルな制御動作機能である。アドレス入力ビ
ットＡ３は、図３の図表１５に示すように、どのバース
ト型オプションを呼び出すか定義する。
入力ピンＡ３から入力するオペコードにより定義される
プログラマブルな制御動作機能である。アドレス入力ビ
ットＡ３は、図３の図表１５に示すように、どのバース
ト型オプションを呼び出すか定義する。
【００１７】シーケンシャル・バースト型とインタリー
ブ・バースト型の、２つのタイプのバースト型が設定可
能である。シーケンシャル・バースト型およびインタリ
ーブ・バースト型両方とも、２、４、８サイクルのバー
スト長をサポートしている。さらに、シーケンシャル・
バースト型は、全ページ・オプションをサポートしてい
る。
ブ・バースト型の、２つのタイプのバースト型が設定可
能である。シーケンシャル・バースト型およびインタリ
ーブ・バースト型両方とも、２、４、８サイクルのバー
スト長をサポートしている。さらに、シーケンシャル・
バースト型は、全ページ・オプションをサポートしてい
る。
【００１８】バースト長は、ＳＭＲＣとともに、アドレ
ス入力ピンＡ０−Ａ２から入力するオペコードにより定
義されるプログラマブルな制御動作機能である。アドレ
ス・ビット２−０はバースト長を定義し、図３の図表１
０に示されている。
ス入力ピンＡ０−Ａ２から入力するオペコードにより定
義されるプログラマブルな制御動作機能である。アドレ
ス・ビット２−０はバースト長を定義し、図３の図表１
０に示されている。
【００１９】バースト長は、リードまたはライト・アク
セス時に、指定した位置から開始する連続したデータ・
フローである。２、４、８のバースト長オプションまた
は全ページのサイクルをプログラムできる。
セス時に、指定した位置から開始する連続したデータ・
フローである。２、４、８のバースト長オプションまた
は全ページのサイクルをプログラムできる。
【００２０】
【発明が解決しようとする課題】代表的なＳＤＲＡＭの
モード・レジスタがプログラムされると、メモリ・バン
クのすべてを非アクティブ状態にする必要があるので、
モード・レジスタを再プログラムするのに多くのクロッ
ク・サイクルがかかる。たとえば、初期化時に、ＭＴ４
８ＬＣ２Ｍ８Ｓ１のモード・レジスタがシーケンシャル
・バースト型にプログラムされている場合、モード・レ
ジスタをインタリーブ・バースト型に再プログラムする
のに１１クロック・サイクルかかる。関連技術のＭＴ４
８ＬＣ２Ｍ８Ｓ１の再プログラムに必要なクロック・サ
イクルを示す図５のタイミング図を参照されたい。同様
の問題は、モード・レジスタの別の制御動作機能を再プ
ログラムするときにも遭遇する。
モード・レジスタがプログラムされると、メモリ・バン
クのすべてを非アクティブ状態にする必要があるので、
モード・レジスタを再プログラムするのに多くのクロッ
ク・サイクルがかかる。たとえば、初期化時に、ＭＴ４
８ＬＣ２Ｍ８Ｓ１のモード・レジスタがシーケンシャル
・バースト型にプログラムされている場合、モード・レ
ジスタをインタリーブ・バースト型に再プログラムする
のに１１クロック・サイクルかかる。関連技術のＭＴ４
８ＬＣ２Ｍ８Ｓ１の再プログラムに必要なクロック・サ
イクルを示す図５のタイミング図を参照されたい。同様
の問題は、モード・レジスタの別の制御動作機能を再プ
ログラムするときにも遭遇する。
【００２１】ＪＥＤＥＣ規定の規格は、モード・レジス
タにプログラムする順序種別の設定を要求している。順
序種別を変更するたびごとにプログラム・レジスタを再
プログラムしなければならない。プログラム・レジスタ
を再プログラムするごとに数サイクルのオーバヘッドが
必要になってくる。したがって、動作時にプログラムの
順序種別を変更すると、著しい時間のロスになる。それ
ゆえ、モード・レジスタの再プログラムに必要な時間を
最小化する必要性が存在するわけで、これにより、処理
速度を増大させる。
タにプログラムする順序種別の設定を要求している。順
序種別を変更するたびごとにプログラム・レジスタを再
プログラムしなければならない。プログラム・レジスタ
を再プログラムするごとに数サイクルのオーバヘッドが
必要になってくる。したがって、動作時にプログラムの
順序種別を変更すると、著しい時間のロスになる。それ
ゆえ、モード・レジスタの再プログラムに必要な時間を
最小化する必要性が存在するわけで、これにより、処理
速度を増大させる。
【００２２】
【課題を解決するための手段および作用】１つの実施例
において、この発明は第１のコマンドと第２のコマンド
を受け取るマスタ・コントロール回路と初期化・再プロ
グラミング回路を内蔵するメモリ・デバイスである。マ
スタ・コントロール回路は、第１のコマンドに応答して
初期化信号を発生し、第２のコマンドに応答して再プロ
グラミングを発生する。初期化・再プログラミング回路
は、初期化信号に応答して制御動作機能の初期プログラ
ミングを制御し、再プログラミング信号に応答して制御
動作機能の再プログラミングを制御する。
において、この発明は第１のコマンドと第２のコマンド
を受け取るマスタ・コントロール回路と初期化・再プロ
グラミング回路を内蔵するメモリ・デバイスである。マ
スタ・コントロール回路は、第１のコマンドに応答して
初期化信号を発生し、第２のコマンドに応答して再プロ
グラミングを発生する。初期化・再プログラミング回路
は、初期化信号に応答して制御動作機能の初期プログラ
ミングを制御し、再プログラミング信号に応答して制御
動作機能の再プログラミングを制御する。
【００２３】別の実施例において、初期化・再プログラ
ミング回路は、第１の入力ノードと第２の入力ノードを
備えており、第１の入力ノードの電位は制御動作機能の
初期プログラミング時、選択された制御動作オプション
を決定し、第２の入力ノードの電位は再プログラミング
時、選択された制御動作オプションを決定する。
ミング回路は、第１の入力ノードと第２の入力ノードを
備えており、第１の入力ノードの電位は制御動作機能の
初期プログラミング時、選択された制御動作オプション
を決定し、第２の入力ノードの電位は再プログラミング
時、選択された制御動作オプションを決定する。
【００２４】初期化・再プログラミング回路のプログラ
ミング回路が、制御動作機能の実際のプログラミングを
行っている。１つの実施例において、初期プログラミン
グ時、プログラミング回路への入力信号は、再プログラ
ミング時に反転する。
ミング回路が、制御動作機能の実際のプログラミングを
行っている。１つの実施例において、初期プログラミン
グ時、プログラミング回路への入力信号は、再プログラ
ミング時に反転する。
【００２５】さらに別の実施例において、初期化・再プ
ログラミング回路は、第１の情報ビットを受け取る第１
の入力ピンと第２の情報ビットを受け取る第２の入力ピ
ンを備えている。ラッチ回路は、初期プログラミング時
に、第１の情報ビットをラッチ出力ノードにラッチし、
再プログラミング時に、第２の情報ビットをラッチ出力
ノードにラッチする。マルチプレクサ回路は、第１の情
報ビットと第２の情報ビットをラッチ回路の入力ノード
にマルチプレクスする。プログラミング回路は、ラッチ
回路の出力に応答して制御動作機能をプログラムする。
ログラミング回路は、第１の情報ビットを受け取る第１
の入力ピンと第２の情報ビットを受け取る第２の入力ピ
ンを備えている。ラッチ回路は、初期プログラミング時
に、第１の情報ビットをラッチ出力ノードにラッチし、
再プログラミング時に、第２の情報ビットをラッチ出力
ノードにラッチする。マルチプレクサ回路は、第１の情
報ビットと第２の情報ビットをラッチ回路の入力ノード
にマルチプレクスする。プログラミング回路は、ラッチ
回路の出力に応答して制御動作機能をプログラムする。
【００２６】マスタ・コントロール回路の内部コントロ
ール・ステート・マシーンがコマンド信号を監視し、Ｂ
Ａコマンドに応答して、アクティブ状態の信号を発生
し、ＢＡコマンドが存在しないとき、アイドル状態の信
号を発生する。少なくとも１つの実施例において、アク
ティブ状態の信号に応答して再プログラミングを実行す
る。
ール・ステート・マシーンがコマンド信号を監視し、Ｂ
Ａコマンドに応答して、アクティブ状態の信号を発生
し、ＢＡコマンドが存在しないとき、アイドル状態の信
号を発生する。少なくとも１つの実施例において、アク
ティブ状態の信号に応答して再プログラミングを実行す
る。
【００２７】この発明の回路は、再プログラミングをす
る前に、メモリ・デバイスはもとの状態に戻る必要がな
いため、モード・レジスタの再プログラムに必要な時間
を最小化できる。初期プログラミングを制御するコマン
ドを除き、別のコマンドが再ログラミングを制御する。
る前に、メモリ・デバイスはもとの状態に戻る必要がな
いため、モード・レジスタの再プログラムに必要な時間
を最小化できる。初期プログラミングを制御するコマン
ドを除き、別のコマンドが再ログラミングを制御する。
【００２８】別の実施例において、この発明は、第１の
コマンドに応答してメモリ・デバイスに第１の制御動作
オプションをプログラミングし、第２のコマンドに応答
してメモリ・デバイスに第２の制御動作オプションを再
プログラミングする方法である。
コマンドに応答してメモリ・デバイスに第１の制御動作
オプションをプログラミングし、第２のコマンドに応答
してメモリ・デバイスに第２の制御動作オプションを再
プログラミングする方法である。
【００２９】また別の実施例において、ＢＡ信号が存在
するとき再プログラミングされる。
するとき再プログラミングされる。
【００３０】また別の実施例において、初期プログラミ
ング時に、第１の情報ビットがラッチ回路の出力ノード
にラッチされ、再プログラミング時に、第２の情報ビッ
トがラッチ出力ノードにラッチされる。初期プログラミ
ング時と再プログラミング時、選択された制御動作オプ
ションは、第１の情報ビットと第２の情報ビット値から
それぞれ決定される。
ング時に、第１の情報ビットがラッチ回路の出力ノード
にラッチされ、再プログラミング時に、第２の情報ビッ
トがラッチ出力ノードにラッチされる。初期プログラミ
ング時と再プログラミング時、選択された制御動作オプ
ションは、第１の情報ビットと第２の情報ビット値から
それぞれ決定される。
【００３１】さらに別の実施例において、情報ビットに
応答して第１のプログラミング信号を発生して、初期プ
ログラミング時に選択した制御動作オプションを決定
し、第１のプログラミング信号の値を反転して、第２の
プログラミング信号を発生し、再プログラミング時に選
択した選択した制御動作オプションを決定する。
応答して第１のプログラミング信号を発生して、初期プ
ログラミング時に選択した制御動作オプションを決定
し、第１のプログラミング信号の値を反転して、第２の
プログラミング信号を発生し、再プログラミング時に選
択した選択した制御動作オプションを決定する。
【００３２】この発明の方法は、再プログラミングする
前に、もとの状態へ戻るのにメモリ・デバイスを必要と
しないため。モード・レジスタの再プログラム時間を最
小限にできる。初期プログラミングを制御するコマンド
を除き、別のコマンドで再プログラミングを制御してい
る。したがって、この発明の方法は、メモリ・デバイス
の処理速度を向上させる。
前に、もとの状態へ戻るのにメモリ・デバイスを必要と
しないため。モード・レジスタの再プログラム時間を最
小限にできる。初期プログラミングを制御するコマンド
を除き、別のコマンドで再プログラミングを制御してい
る。したがって、この発明の方法は、メモリ・デバイス
の処理速度を向上させる。
【００３３】
【実施例】実施例では電気的機能と接続を説明してい
る。この発明の範囲から逸脱することなく、説明した機
能の実行に等価回路を用いることができる。同様に、接
続された２つの電子部品は、２つの部品を物理的に分離
する部品を介在させることができる。それゆえ、「接続
された」とは、間に部品が介在していても電気的やりと
り中の部品も含むことを意図している。
る。この発明の範囲から逸脱することなく、説明した機
能の実行に等価回路を用いることができる。同様に、接
続された２つの電子部品は、２つの部品を物理的に分離
する部品を介在させることができる。それゆえ、「接続
された」とは、間に部品が介在していても電気的やりと
り中の部品も含むことを意図している。
【００３４】この発明は、スタートアップ時のＳＤＲＡ
Ｍの初期化時に、制御動作機能をＳＤＡＲＡＭへプログ
ラミングする回路とＳＤＲＡＭの通常動作時に、制御動
作機能を再プログラミングする回路を内蔵するＳＤＲＡ
Ｍである。再プログラミングは、ＡＲＣ（ａｃｔｉｖｅ
ｒｏｗ ｃｏｍｍａｎｄ）に応答して、またはＡＢＡ
（ａｔｉｖｅ ｂａｎｋ ａｃｔｉｖａｔｅ）信号が存
在するとき、アクティブ・サイクル時のアイドル状態に
行われる。通常、ＡＢＡ信号は、ＡＲＣに応答して内部
的に発生される。この発明のＳＤＲＡＭにおいては、Ａ
ＢＡ信号は、内部ＲＡＳ＊信号がＬレベルのときに発生
される。この説明において、アクティブ・サイクルは、
アクティブ状態の少なくとも１つのメモリ・バンクがあ
るか、またはＡＢＡ信号により少なくとも１つのメモリ
・バンクがアクティブ状態になっているＳＤＲＡＭに関
する。
Ｍの初期化時に、制御動作機能をＳＤＡＲＡＭへプログ
ラミングする回路とＳＤＲＡＭの通常動作時に、制御動
作機能を再プログラミングする回路を内蔵するＳＤＲＡ
Ｍである。再プログラミングは、ＡＲＣ（ａｃｔｉｖｅ
ｒｏｗ ｃｏｍｍａｎｄ）に応答して、またはＡＢＡ
（ａｔｉｖｅ ｂａｎｋ ａｃｔｉｖａｔｅ）信号が存
在するとき、アクティブ・サイクル時のアイドル状態に
行われる。通常、ＡＢＡ信号は、ＡＲＣに応答して内部
的に発生される。この発明のＳＤＲＡＭにおいては、Ａ
ＢＡ信号は、内部ＲＡＳ＊信号がＬレベルのときに発生
される。この説明において、アクティブ・サイクルは、
アクティブ状態の少なくとも１つのメモリ・バンクがあ
るか、またはＡＢＡ信号により少なくとも１つのメモリ
・バンクがアクティブ状態になっているＳＤＲＡＭに関
する。
【００３５】図６はこの発明の１つのＳＤＲＡＭ３０の
簡略化したブロック図である。ＳＤＲＡＭ３０は、２つ
のメモリ・バンク３１と３１を内蔵する２Ｍ×８ビット
のメモリである。各メモリ・バンク３１と３３は、８つ
のメモリ・アレイを備えている。各メモリ・アレイは、
電子データを記録する１，０４８，５７６ビットのメモ
リ記憶セルから構成されている。初期化・再プログラミ
ング回路３５は、マスタ・コントロール回路３７から少
なくとも２つの制御信号を受け取る。マスタ・コントロ
ール回路３７は、メモリ・コマンドを受け取り、メモリ
・コマンドに応答して内部制御信号を発生し、メモリ・
デバイスの動作を制御する。マスタ・コントロール回路
３７が発生した制御信号は、初期化・再プログラミング
回路３５が受け取り、制御動作機能の初期化と再プログ
ラミングを制御し、所望の制御動作オプション（制御動
作モード）を設定する。最初に選択された動作モード
は、命令コード（オペコード）またはアドレス入力ピン
Ａ０−Ａ１０およびＡＢＡの少なくとも１つの電位に依
存する。
簡略化したブロック図である。ＳＤＲＡＭ３０は、２つ
のメモリ・バンク３１と３１を内蔵する２Ｍ×８ビット
のメモリである。各メモリ・バンク３１と３３は、８つ
のメモリ・アレイを備えている。各メモリ・アレイは、
電子データを記録する１，０４８，５７６ビットのメモ
リ記憶セルから構成されている。初期化・再プログラミ
ング回路３５は、マスタ・コントロール回路３７から少
なくとも２つの制御信号を受け取る。マスタ・コントロ
ール回路３７は、メモリ・コマンドを受け取り、メモリ
・コマンドに応答して内部制御信号を発生し、メモリ・
デバイスの動作を制御する。マスタ・コントロール回路
３７が発生した制御信号は、初期化・再プログラミング
回路３５が受け取り、制御動作機能の初期化と再プログ
ラミングを制御し、所望の制御動作オプション（制御動
作モード）を設定する。最初に選択された動作モード
は、命令コード（オペコード）またはアドレス入力ピン
Ａ０−Ａ１０およびＡＢＡの少なくとも１つの電位に依
存する。
【００３６】図６のＳＤＲＡＭにおいて、ＣＫＥ（ｃｌ
ｏｃｋ ｅｎａｂｌｅ）信号を除き、すべての入出力信
号は、システムのＣＬＫ（ｃｌｏｃｋ）に同期してい
る。ＣＬＫの立ち上がりエッジで、ＳＤＲＡＭを同期さ
せる入力トリガを供給する。
ｏｃｋ ｅｎａｂｌｅ）信号を除き、すべての入出力信
号は、システムのＣＬＫ（ｃｌｏｃｋ）に同期してい
る。ＣＬＫの立ち上がりエッジで、ＳＤＲＡＭを同期さ
せる入力トリガを供給する。
【００３７】ＳＤＲＡＭが初期化されるとアクセスでき
るようになる。各バイトは、ＡＲＣにより１１のロー・
アドレス・ビット（Ａ０−Ａ１０）の入力に続き、ｒｅ
ａｄ／ｗｒｉｔｅコマンドにより９つのコラム・アドレ
ス・ビット（Ａ０−Ａ８）を入力することにより一意に
アクセスされる。内部バンク選択は、マスタ・コントロ
ール回路３７で発生した内部ＡＢＡ信号で制御される。
内部バンク選択は、バンクへのリード／ライト動作を実
行するためバンクへのアクセスを可能にするＲＡＳ（ｒ
ｏｗ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）信号入力時に行
われる、ＣＡＳ信号が入力すると、実際のリード／ライ
ト・アクセスを開始する。バンク選択はバンクのアクテ
ィベーションと呼ばれる。また、選択されたバンクはア
クティブバンクと呼ばれる。
るようになる。各バイトは、ＡＲＣにより１１のロー・
アドレス・ビット（Ａ０−Ａ１０）の入力に続き、ｒｅ
ａｄ／ｗｒｉｔｅコマンドにより９つのコラム・アドレ
ス・ビット（Ａ０−Ａ８）を入力することにより一意に
アクセスされる。内部バンク選択は、マスタ・コントロ
ール回路３７で発生した内部ＡＢＡ信号で制御される。
内部バンク選択は、バンクへのリード／ライト動作を実
行するためバンクへのアクセスを可能にするＲＡＳ（ｒ
ｏｗ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）信号入力時に行
われる、ＣＡＳ信号が入力すると、実際のリード／ライ
ト・アクセスを開始する。バンク選択はバンクのアクテ
ィベーションと呼ばれる。また、選択されたバンクはア
クティブバンクと呼ばれる。
【００３８】ＳＤＲＡＭ３０はバンクがアクティブ状態
のときか、実際のリード／ライト・アクセス時に再プロ
グラムされる。再プログラミングは、マスタ・コントロ
ール回路３７の出力ノード３８と３９で発生した、少な
くとも２つの制御信号に応答して行われる。
のときか、実際のリード／ライト・アクセス時に再プロ
グラムされる。再プログラミングは、マスタ・コントロ
ール回路３７の出力ノード３８と３９で発生した、少な
くとも２つの制御信号に応答して行われる。
【００３９】出力ノード３８の制御信号がアクティブ状
態のとき、ＳＭＲＣ（ｓｅｔ ｍｏｄｅ ｒｅｇｉｓｔ
ｅｒ ｃｏｍｍａｎｄ）は、クロックがイネーブルにな
ったとき、アイドル状態時に、ＬレベルになるＣＳ＊
（ｃｈｉｐ ｓｅｌｅｃｔ）信号、ＲＡＳ＊（ｒｏｗ
ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）信号、ＣＡＳ＊（ｃｏ
ｌｕｍｎ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）信号および
ＷＥ＊（ｗｒｉｔｅ ｅｎａｂｌｅ）信号により形成さ
れる外部ＳＭＲＣにより、マスタ・コントロール回路３
７で生成される。アイドル状態のとき、アクティブ状態
のメモリ・バンクはなくＢＡ信号は、非アクティブ状態
になる。アイドル状態のとき、ＳＭＲＣに応答して初期
化される。
態のとき、ＳＭＲＣ（ｓｅｔ ｍｏｄｅ ｒｅｇｉｓｔ
ｅｒ ｃｏｍｍａｎｄ）は、クロックがイネーブルにな
ったとき、アイドル状態時に、ＬレベルになるＣＳ＊
（ｃｈｉｐ ｓｅｌｅｃｔ）信号、ＲＡＳ＊（ｒｏｗ
ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）信号、ＣＡＳ＊（ｃｏ
ｌｕｍｎ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）信号および
ＷＥ＊（ｗｒｉｔｅ ｅｎａｂｌｅ）信号により形成さ
れる外部ＳＭＲＣにより、マスタ・コントロール回路３
７で生成される。アイドル状態のとき、アクティブ状態
のメモリ・バンクはなくＢＡ信号は、非アクティブ状態
になる。アイドル状態のとき、ＳＭＲＣに応答して初期
化される。
【００４０】図６の回路の実施例は少なくとも３つあ
る。３つの実施例のすべてにおいて、バースト型は、こ
の発明の回路と方法により、初期化と再プログラムされ
る制御動作機能である。３つの実施例のすべてにおい
て、バースト型動作オプションは、シーケンシャル・オ
プションとインタリーブ・オプションである。所望のバ
ースト型動作オプションは、初期化時に、アドレス・ビ
ットＡ３のオペコードにより決定される。シーケンシャ
ル・バースト型とインタリーブ・バースト型は、２、４
および８サイクルのバーストをサポートしている。その
うえ、シーケンシャル・バースト型は全ページ長オプシ
ョンもサポートしている。
る。３つの実施例のすべてにおいて、バースト型は、こ
の発明の回路と方法により、初期化と再プログラムされ
る制御動作機能である。３つの実施例のすべてにおい
て、バースト型動作オプションは、シーケンシャル・オ
プションとインタリーブ・オプションである。所望のバ
ースト型動作オプションは、初期化時に、アドレス・ビ
ットＡ３のオペコードにより決定される。シーケンシャ
ル・バースト型とインタリーブ・バースト型は、２、４
および８サイクルのバーストをサポートしている。その
うえ、シーケンシャル・バースト型は全ページ長オプシ
ョンもサポートしている。
【００４１】３つのすべての実施例において、マスタ・
コントロール回路３７の内部ステート・ステート・マシ
ーンは、制御コマンドを監視し、いつすべてのメモリ・
バンクがアイドル状態または非アクティブ状態になる
か、およびいつ少なくとも１つのメモリ・バンクがアク
ティブ状態またはＢＡ信号がアクティブ状態になるか決
定する。すべてのメモリ・バンクが非アクティブ状態に
なったとき、内部コントロール・ステート・マシーン
は、第１の内部コントロール・ステート・マシーンから
出力ノードでアイドル状態の信号を出力し、ＢＡ信号が
アクティブ状態のとき、内部コントロール・ステート・
マシーンは、第２の内部コントロール・ステート・マシ
ーン出力ノードからアクティブ状態の信号を出力する。
内部コントロール・ステート・マシーンとして機能する
回路は、当業者にとって周知の技術である。
コントロール回路３７の内部ステート・ステート・マシ
ーンは、制御コマンドを監視し、いつすべてのメモリ・
バンクがアイドル状態または非アクティブ状態になる
か、およびいつ少なくとも１つのメモリ・バンクがアク
ティブ状態またはＢＡ信号がアクティブ状態になるか決
定する。すべてのメモリ・バンクが非アクティブ状態に
なったとき、内部コントロール・ステート・マシーン
は、第１の内部コントロール・ステート・マシーンから
出力ノードでアイドル状態の信号を出力し、ＢＡ信号が
アクティブ状態のとき、内部コントロール・ステート・
マシーンは、第２の内部コントロール・ステート・マシ
ーン出力ノードからアクティブ状態の信号を出力する。
内部コントロール・ステート・マシーンとして機能する
回路は、当業者にとって周知の技術である。
【００４２】第１の実施例において再プログラミングの
値は保存される。ＣＳ＊信号、ＲＡＳ＊信号、ＣＡＳ＊
信号がＬレベル、ＷＥ＊信号がＨレベルであるｒｅｐｒ
ｏｇｒａｍｍｉｎｇコマンドは、リード／ライト・サイ
クルの前に発行される。制御動作機能は、ｒｅｐｒｏｇ
ｒａｍｍｉｎｇコマンドに応答して再プログラムされ
る。値が保持される再プログラミング時、制御動作機能
の第１の動作オプションから第２の動作オプションへ再
プログラムされると、ＳＤＲＡＭは、ｒｅｐｒｏｇｒａ
ｍｍｉｎｇコマンドにより再プログラムされるまで、第
２の動作オプションにより動作する。
値は保存される。ＣＳ＊信号、ＲＡＳ＊信号、ＣＡＳ＊
信号がＬレベル、ＷＥ＊信号がＨレベルであるｒｅｐｒ
ｏｇｒａｍｍｉｎｇコマンドは、リード／ライト・サイ
クルの前に発行される。制御動作機能は、ｒｅｐｒｏｇ
ｒａｍｍｉｎｇコマンドに応答して再プログラムされ
る。値が保持される再プログラミング時、制御動作機能
の第１の動作オプションから第２の動作オプションへ再
プログラムされると、ＳＤＲＡＭは、ｒｅｐｒｏｇｒａ
ｍｍｉｎｇコマンドにより再プログラムされるまで、第
２の動作オプションにより動作する。
【００４３】第２の実施例において、再プログラミング
の値は保持されない。すなわち、制御動作機能が第１の
動作オプションから第２の動作オプションへ再プログラ
ムされると、制御動作機能は、カレント・アクセス・サ
イクルの後に、第２の動作オプションから第１の動作オ
プションへ自動的に戻る。第２の実施例の再プログラミ
ング時に選択された動作オプションは、カレント・アク
セス・サイクル時のみ、すなわち別のＣＡＳ＊信号が入
力するときまで有効である。再プログラミング動作は、
１バースト・シーケンスの間のみ持続し、アドレスとは
無関係である。複数のバースト・シーケンスの間、変化
を持続させたい場合は、ｒｅｐｒｏｇｒａｍｍｉｎｇコ
マンド、ＬレベルのＣＡＳ＊信号、ＲＡＳ＊信号、ＣＡ
Ｓ＊信号およびＨレベルのＷＥ＊信号をそれぞれ新しい
コラム・アドレスが発行される前に、発行しなければな
らない。
の値は保持されない。すなわち、制御動作機能が第１の
動作オプションから第２の動作オプションへ再プログラ
ムされると、制御動作機能は、カレント・アクセス・サ
イクルの後に、第２の動作オプションから第１の動作オ
プションへ自動的に戻る。第２の実施例の再プログラミ
ング時に選択された動作オプションは、カレント・アク
セス・サイクル時のみ、すなわち別のＣＡＳ＊信号が入
力するときまで有効である。再プログラミング動作は、
１バースト・シーケンスの間のみ持続し、アドレスとは
無関係である。複数のバースト・シーケンスの間、変化
を持続させたい場合は、ｒｅｐｒｏｇｒａｍｍｉｎｇコ
マンド、ＬレベルのＣＡＳ＊信号、ＲＡＳ＊信号、ＣＡ
Ｓ＊信号およびＨレベルのＷＥ＊信号をそれぞれ新しい
コラム・アドレスが発行される前に、発行しなければな
らない。
【００４４】第３の実施例において、未使用アドレス入
力ピンこの場合Ａ９ピンは、ＣＡＳ期間時、オペコード
を受け取る。オペコードは、再プログラミング時、制御
動作機能の動作オプションを決定する。
力ピンこの場合Ａ９ピンは、ＣＡＳ期間時、オペコード
を受け取る。オペコードは、再プログラミング時、制御
動作機能の動作オプションを決定する。
【００４５】図７−図１１は、前述した実施例に対する
図６に示すＳＤＲＡＭの一部の詳細図である。図７−図
１１の回路は類似した構成要素と機能を備えている。次
に、これらの類似性について説明する。共通部品は、図
７−図１１で同じ番号が割り当てられている。マスタ・
コントロール回路３７の詳細な回路は、マスタ・コント
ロール回路３７の全回路の一部であり、この発明の回路
に関係している。初期化・再プログラミング回路３５
は、モード・レジスタ５１を構成している１２のＤフリ
ップフロップ回路Ｄ０−Ｄ１１を備えている。内部コン
トロール・ステート・マシーン５３が第１の内部コント
ロール・ステート・マシーンの出力ノード５５からアイ
ドル状態の信号を出力したとき、およびＣＫＥ信号がＨ
レベル、ＣＳ＊信号、ＷＥ＊信号、ＣＡＳ＊信号および
ＲＡＳ＊信号がＬレベルのとき、マスタ・コントロール
回路３７は、ＮＡＮＤ論理ゲート５９の出力ノード３８
からＳＭＲＣを出力する。ＳＭＲＣは、モード・レジス
タ５１に入力するイネーブル信号であり、Ｄフリップフ
ロップＤ０−Ｄ１１をイネーブルする。Ｄフリップフロ
ップがイネーブルされたとき、各アドレス入力ピンＡ０
−Ａ１１とＡＢＡの電位は、ＣＬＫがＨレベルに遷移す
るのに応答して、対応するＤフリップフロップ出力ノー
ドにラッチされる。３つの実施例のすべてにおいて、Ｄ
３の出力は、バースト型プログラミング回路６１におい
て、シーケンシャル動作オプションまたはインタリーブ
動作オプションのどちらがプログラムされているか決定
するのに用いられる。
図６に示すＳＤＲＡＭの一部の詳細図である。図７−図
１１の回路は類似した構成要素と機能を備えている。次
に、これらの類似性について説明する。共通部品は、図
７−図１１で同じ番号が割り当てられている。マスタ・
コントロール回路３７の詳細な回路は、マスタ・コント
ロール回路３７の全回路の一部であり、この発明の回路
に関係している。初期化・再プログラミング回路３５
は、モード・レジスタ５１を構成している１２のＤフリ
ップフロップ回路Ｄ０−Ｄ１１を備えている。内部コン
トロール・ステート・マシーン５３が第１の内部コント
ロール・ステート・マシーンの出力ノード５５からアイ
ドル状態の信号を出力したとき、およびＣＫＥ信号がＨ
レベル、ＣＳ＊信号、ＷＥ＊信号、ＣＡＳ＊信号および
ＲＡＳ＊信号がＬレベルのとき、マスタ・コントロール
回路３７は、ＮＡＮＤ論理ゲート５９の出力ノード３８
からＳＭＲＣを出力する。ＳＭＲＣは、モード・レジス
タ５１に入力するイネーブル信号であり、Ｄフリップフ
ロップＤ０−Ｄ１１をイネーブルする。Ｄフリップフロ
ップがイネーブルされたとき、各アドレス入力ピンＡ０
−Ａ１１とＡＢＡの電位は、ＣＬＫがＨレベルに遷移す
るのに応答して、対応するＤフリップフロップ出力ノー
ドにラッチされる。３つの実施例のすべてにおいて、Ｄ
３の出力は、バースト型プログラミング回路６１におい
て、シーケンシャル動作オプションまたはインタリーブ
動作オプションのどちらがプログラムされているか決定
するのに用いられる。
【００４６】図７と図８の回路において、Ｄ３の出力
は、排他的ＯＲ論理ゲート６３への入力であり、一方、
図９の回路において、Ｄ３の出力は、バースト型プログ
ラミング回路６１の入力ノードに直接接続されている。
再び図７と図８とを参照すると、排他的ＯＲ論理ゲート
６３の出力は、バースト型プログラミング回路６１の入
力ノード６４へ接続されてる。初期化時、排他的ＯＲ論
理ゲート６３がイネーブルされ、排他的ＯＲ論理ゲート
６３の出力電位は、Ｄ３の出力電位と同じである。
は、排他的ＯＲ論理ゲート６３への入力であり、一方、
図９の回路において、Ｄ３の出力は、バースト型プログ
ラミング回路６１の入力ノードに直接接続されている。
再び図７と図８とを参照すると、排他的ＯＲ論理ゲート
６３の出力は、バースト型プログラミング回路６１の入
力ノード６４へ接続されてる。初期化時、排他的ＯＲ論
理ゲート６３がイネーブルされ、排他的ＯＲ論理ゲート
６３の出力電位は、Ｄ３の出力電位と同じである。
【００４７】おそらく、図７と図８のＳＤＲＡＭの初期
化は、例示されたとき最もよく理解できる。ピンＡ３の
電位がＨレベルであるとすると、Ｈレベルの電位がＤ３
の出力ノードと排他的ＯＲ論理ゲート６３の入力ノード
６５にラッチされる。排他的ＯＲ論理ゲート６３は、入
力ノード６６のＬレベルの電位によってイネーブルされ
るので、それゆえ、排他的ＯＲ論理ゲート６３の出力ノ
ード６７の電位は、入力ノード６５の電位と同じであ
る。例において、出力ノード６７の出力電位はＨレベル
である。バースト型プログラミング回路は、Ｈレベルの
電位に応答して、ＳＤＲＡＭをインタリーブ・バースト
型にプログラムする。逆に、ピンＡ３の電位がＬレベル
のとき、Ｌレベルの電位が出力ノード６７に現れ、バー
スト型機能は、バースト型プログラミング回路６１によ
りシーケンシャル・バースト型に設定される。
化は、例示されたとき最もよく理解できる。ピンＡ３の
電位がＨレベルであるとすると、Ｈレベルの電位がＤ３
の出力ノードと排他的ＯＲ論理ゲート６３の入力ノード
６５にラッチされる。排他的ＯＲ論理ゲート６３は、入
力ノード６６のＬレベルの電位によってイネーブルされ
るので、それゆえ、排他的ＯＲ論理ゲート６３の出力ノ
ード６７の電位は、入力ノード６５の電位と同じであ
る。例において、出力ノード６７の出力電位はＨレベル
である。バースト型プログラミング回路は、Ｈレベルの
電位に応答して、ＳＤＲＡＭをインタリーブ・バースト
型にプログラムする。逆に、ピンＡ３の電位がＬレベル
のとき、Ｌレベルの電位が出力ノード６７に現れ、バー
スト型機能は、バースト型プログラミング回路６１によ
りシーケンシャル・バースト型に設定される。
【００４８】図９の回路において、Ｄ３の出力ノード
は、バースト型プログラミング回路６１の入力ノード６
４に直接接続されている。ピンＡ３とピンＡ９の電位
は、初期化時ピンＡ３はＤ３の入力に、再プログラミン
グ時ピンＡ９はＤ３の入力になるように、Ｄ３の入力に
マルチプレクスしている。したがって、ピンＡ３の電位
は初期化時にバースト型機能を決定し、Ａ９の電位は再
プログラミング時にバースト型機能を決定する。
は、バースト型プログラミング回路６１の入力ノード６
４に直接接続されている。ピンＡ３とピンＡ９の電位
は、初期化時ピンＡ３はＤ３の入力に、再プログラミン
グ時ピンＡ９はＤ３の入力になるように、Ｄ３の入力に
マルチプレクスしている。したがって、ピンＡ３の電位
は初期化時にバースト型機能を決定し、Ａ９の電位は再
プログラミング時にバースト型機能を決定する。
【００４９】図７と図８の回路は、この発明のバースト
型機能の再プログラミングに関しある共通性をもって
る。いずれの場合においても、排他的ＯＲ論理ゲート６
３の入力ノード６６に入力するイネーブル信号は、再プ
ログラミング時の状態を変更する。これにより排他的Ｏ
Ｒ論理ゲート６３の出力電位を逆の論理状態に反転す
る。出力ノード６７の出力電位が反転したとき、バース
ト型プログラミング回路は、逆の動作オプションをバー
スト型機能にプログラミングすることにより応答する。
それゆえ、ＳＤＲＡＭがシーケンシャル・バースト型に
初期化されている場合、ＳＤＲＡＭはインタリーブ・バ
ースト型またはこの逆のバースト型に再プログラムされ
る。図７の回路で実行した再プログラミングの値は保持
される。すなわち、ＳＤＲＡＭは再プログラムされるま
で、再プログラムしたバースト型機能により動作を続け
る。図８の回路で実行された再プログラミングの値は保
持されない。すなわち、ＳＤＲＡＭはカレント・アクセ
ス・サイクル後、初期動作オプションへ戻る。いずれの
場合においても、ＩＴＣ（ｉｎｔｅｒｎａｌ ｔｏｇｇ
ｌｅ ｃｏｍｍａｎｄ）は、排他的ＯＲ論理ゲート６３
の入力ノード６６のイネーブル信号の状態の変更を行う
コマンドで、マスタ・コントロール回路３７のＡＮＤ論
理ゲート７５から出力される。両方の場合において、Ａ
ＮＤ論理ゲート７５は、ＬレベルのＣＳ＊信号、ＲＡＳ
＊信号とＣＡＳ＊信号、ＷＥ＊信号、ＣＫＥ信号および
Ｈレベルのアクティブ状態の信号に応答してＩＴＣを生
成する。ＩＴＣは中間論理回路８０への入力であり、Ｃ
ＬＫにより排他的ＯＲ論理ゲートの入力へ入力する。Ｌ
レベルのＣＳ＊信号、ＲＡＳ＊信号、ＣＡＳ＊信号およ
びＨレベルのＷＥ＊信号およびＣＫＥ信号の組み合せに
より外部ｔｏｇｇｌｅコマンドを構成する。外部ｔｏｇ
ｇｌｅコマンドは、内部的に発生したアクティブ状態の
信号と組み合わせてＩＴＣを生成する。
型機能の再プログラミングに関しある共通性をもって
る。いずれの場合においても、排他的ＯＲ論理ゲート６
３の入力ノード６６に入力するイネーブル信号は、再プ
ログラミング時の状態を変更する。これにより排他的Ｏ
Ｒ論理ゲート６３の出力電位を逆の論理状態に反転す
る。出力ノード６７の出力電位が反転したとき、バース
ト型プログラミング回路は、逆の動作オプションをバー
スト型機能にプログラミングすることにより応答する。
それゆえ、ＳＤＲＡＭがシーケンシャル・バースト型に
初期化されている場合、ＳＤＲＡＭはインタリーブ・バ
ースト型またはこの逆のバースト型に再プログラムされ
る。図７の回路で実行した再プログラミングの値は保持
される。すなわち、ＳＤＲＡＭは再プログラムされるま
で、再プログラムしたバースト型機能により動作を続け
る。図８の回路で実行された再プログラミングの値は保
持されない。すなわち、ＳＤＲＡＭはカレント・アクセ
ス・サイクル後、初期動作オプションへ戻る。いずれの
場合においても、ＩＴＣ（ｉｎｔｅｒｎａｌ ｔｏｇｇ
ｌｅ ｃｏｍｍａｎｄ）は、排他的ＯＲ論理ゲート６３
の入力ノード６６のイネーブル信号の状態の変更を行う
コマンドで、マスタ・コントロール回路３７のＡＮＤ論
理ゲート７５から出力される。両方の場合において、Ａ
ＮＤ論理ゲート７５は、ＬレベルのＣＳ＊信号、ＲＡＳ
＊信号とＣＡＳ＊信号、ＷＥ＊信号、ＣＫＥ信号および
Ｈレベルのアクティブ状態の信号に応答してＩＴＣを生
成する。ＩＴＣは中間論理回路８０への入力であり、Ｃ
ＬＫにより排他的ＯＲ論理ゲートの入力へ入力する。Ｌ
レベルのＣＳ＊信号、ＲＡＳ＊信号、ＣＡＳ＊信号およ
びＨレベルのＷＥ＊信号およびＣＫＥ信号の組み合せに
より外部ｔｏｇｇｌｅコマンドを構成する。外部ｔｏｇ
ｇｌｅコマンドは、内部的に発生したアクティブ状態の
信号と組み合わせてＩＴＣを生成する。
【００５０】図１０は図７の中間論理回路８０の詳細図
である。ＣＬＫとＩＴＣは、ＡＮＤ論理ゲート８５へ入
力する。ＡＮＤ論理ゲート８５の出力は、ＬレベルのＳ
ＭＲＣに応答して、初期化時、最初出力ノード９０がＬ
レベル電位にリセットされるＤフリップフロップに入力
する。Ｄフリップフロップ８７の出力ノード９０の出力
電位は、図７の排他的ＯＲ論理ゲートの入力ノード６６
へ接続している。Ｄフリップフロップ８７の出力ノード
９０の出力電位は、ＡＮＤ論理ゲート８５の出力により
Ｄフリップフロップが同期されたとき、排他的ＯＲ論理
ゲートの出力ノード９０の出力電位が状態を変え、排他
的ＯＲ論理ゲート６３の出力ノード６７の電位値も変化
するように、インバータ９５により反転される。排他的
ＯＲ論理ゲート６３の出力ノード６７の電位値は、外部
ｔｏｇｇｌｅコマンドが次の再プログラミングを開始す
るまで変化しない。したがって、再プログラミングの値
は保持される。
である。ＣＬＫとＩＴＣは、ＡＮＤ論理ゲート８５へ入
力する。ＡＮＤ論理ゲート８５の出力は、ＬレベルのＳ
ＭＲＣに応答して、初期化時、最初出力ノード９０がＬ
レベル電位にリセットされるＤフリップフロップに入力
する。Ｄフリップフロップ８７の出力ノード９０の出力
電位は、図７の排他的ＯＲ論理ゲートの入力ノード６６
へ接続している。Ｄフリップフロップ８７の出力ノード
９０の出力電位は、ＡＮＤ論理ゲート８５の出力により
Ｄフリップフロップが同期されたとき、排他的ＯＲ論理
ゲートの出力ノード９０の出力電位が状態を変え、排他
的ＯＲ論理ゲート６３の出力ノード６７の電位値も変化
するように、インバータ９５により反転される。排他的
ＯＲ論理ゲート６３の出力ノード６７の電位値は、外部
ｔｏｇｇｌｅコマンドが次の再プログラミングを開始す
るまで変化しない。したがって、再プログラミングの値
は保持される。
【００５１】再び図８を参照すると、マスタ・コントロ
ール回路３７のＡＮＤ論理ゲート１００は、中間論理ゲ
ート８０のＣＡＳ＊ＲＣ（ＣＡＳ ｒｅｇｉｓｔｒａｔ
ｉｏｎ ｃｏｍｍａｎｄ）を中間論理回路８０へ供給す
る。中間論理回路８０は本来、初期化時に、プログラム
された動作オプションをプログラミングするバースト型
プログラミング回路６１から得られる信号を発生してＣ
ＡＳ＊ＲＣに応答する。ＣＡＳ＊ＲＣは、リード／ライ
ト・コマンドのためのコラム・アドレスとＷＥ＊状態の
ラッチにも用いられる。ＡＮＤ論理ゲート１００は、外
部で制御したＣＫＥ信号、ＣＡＳ＊信号、ＲＡＳ＊信号
およびＣＳ＊信号とともに、内部コントロール・ステー
ト・マシーン５３の内部で発生したアクティブ状態の信
号に応答して、ＣＡＳ＊ＲＣを生成する。ＣＫＥ信号、
ＲＡＳ＊信号、ＣＳ＊信号およびＣＡＳ＊信号の状態
は、それぞれＨレベル、Ｈレベル、ＬレベルおよびＬレ
ベルでなければならない。
ール回路３７のＡＮＤ論理ゲート１００は、中間論理ゲ
ート８０のＣＡＳ＊ＲＣ（ＣＡＳ ｒｅｇｉｓｔｒａｔ
ｉｏｎ ｃｏｍｍａｎｄ）を中間論理回路８０へ供給す
る。中間論理回路８０は本来、初期化時に、プログラム
された動作オプションをプログラミングするバースト型
プログラミング回路６１から得られる信号を発生してＣ
ＡＳ＊ＲＣに応答する。ＣＡＳ＊ＲＣは、リード／ライ
ト・コマンドのためのコラム・アドレスとＷＥ＊状態の
ラッチにも用いられる。ＡＮＤ論理ゲート１００は、外
部で制御したＣＫＥ信号、ＣＡＳ＊信号、ＲＡＳ＊信号
およびＣＳ＊信号とともに、内部コントロール・ステー
ト・マシーン５３の内部で発生したアクティブ状態の信
号に応答して、ＣＡＳ＊ＲＣを生成する。ＣＫＥ信号、
ＲＡＳ＊信号、ＣＳ＊信号およびＣＡＳ＊信号の状態
は、それぞれＨレベル、Ｈレベル、ＬレベルおよびＬレ
ベルでなければならない。
【００５２】図１１は図８の中間論理回路の詳細図であ
る。中間論理回路８０は、ＣＬＫが１入力信号として入
力する２つのＡＮＤ論理ゲート１０５と１１０、２つの
Ｄフリップフロップ１１５と１２０、ＮＡＮＤ論理ゲー
ト１２５および負ＮＯＲ論理ゲートからなる。ＡＮＤ論
理ゲート１０５は、ＩＴＣを第２の入力信号として受け
取り、Ｄフリップフロップ１１５ヘクロック信号を供給
する。Ｄフリップフロップ１１５の入力ノードは、電源
（通常、Ｖｃｃ）へ接続している。Ｄフリップフロップ
１１５の出力信号はＤフリップフロップ１２０への入力
信号である。ＡＮＤ論理ゲート１１０は、ＣＡＳ＊ＲＣ
を第２の入力信号として受け取り、Ｄフリップフロップ
１２０へクロック信号を供給する。Ｄフリップフロップ
１２０の出力信号は、排他的ＯＲ論理ゲート６３の入力
ノード６６の入力信号である。Ｄフリップフロップ１１
５と１２０は、ＳＭＲＣに応答して最初リセットされ、
初期化のため排他的ＯＲ論理ゲート６３をイネーブルす
る。Ｄフリップフロップ１２０の出力信号とＡＮＤ論理
ゲート１１０の出力信号は、ＮＡＮＤ論理ゲート１２５
への入力信号である。
る。中間論理回路８０は、ＣＬＫが１入力信号として入
力する２つのＡＮＤ論理ゲート１０５と１１０、２つの
Ｄフリップフロップ１１５と１２０、ＮＡＮＤ論理ゲー
ト１２５および負ＮＯＲ論理ゲートからなる。ＡＮＤ論
理ゲート１０５は、ＩＴＣを第２の入力信号として受け
取り、Ｄフリップフロップ１１５ヘクロック信号を供給
する。Ｄフリップフロップ１１５の入力ノードは、電源
（通常、Ｖｃｃ）へ接続している。Ｄフリップフロップ
１１５の出力信号はＤフリップフロップ１２０への入力
信号である。ＡＮＤ論理ゲート１１０は、ＣＡＳ＊ＲＣ
を第２の入力信号として受け取り、Ｄフリップフロップ
１２０へクロック信号を供給する。Ｄフリップフロップ
１２０の出力信号は、排他的ＯＲ論理ゲート６３の入力
ノード６６の入力信号である。Ｄフリップフロップ１１
５と１２０は、ＳＭＲＣに応答して最初リセットされ、
初期化のため排他的ＯＲ論理ゲート６３をイネーブルす
る。Ｄフリップフロップ１２０の出力信号とＡＮＤ論理
ゲート１１０の出力信号は、ＮＡＮＤ論理ゲート１２５
への入力信号である。
【００５３】ｔｏｇｇｌｅコマンドは、バースト・リー
ドまたはバースト・ライト動作中に生成するため、Ｄフ
リップフロップ１１５は、ｔｏｇｇｌｅコマンドが入力
したことを示すため用いられる。Ｄフリップフロップ１
２０は、引き続くリード／ライト動作のために、バース
ト型の反転をするかどうかを決定する入力として、Ｄフ
リップフロップ１１５（ｔｏｇｇｌｅコマンドが生成）
の出力を用いる。ｔｏｇｇｌｅコマンドは、次のＣＡＳ
＊ＲＣにより定義される、次のリード／ライト動作のみ
に影響を与える。これはｔｏｇｇｌｅコマンドが、バー
スト・シーケンスをフル・バースト・シーケンスに１回
設定できるようにする。Ｄフリッフロップ１１５は、最
後のＣＡＳ＊ＲＣからｔｏｇｇｌｅコマンドが入力した
ことを回路に記憶させることができる。Ｄフリップフロ
ップ１１５は、カレント動作中、次のリード／ライト動
作のバースト型をセットアップする。
ドまたはバースト・ライト動作中に生成するため、Ｄフ
リップフロップ１１５は、ｔｏｇｇｌｅコマンドが入力
したことを示すため用いられる。Ｄフリップフロップ１
２０は、引き続くリード／ライト動作のために、バース
ト型の反転をするかどうかを決定する入力として、Ｄフ
リップフロップ１１５（ｔｏｇｇｌｅコマンドが生成）
の出力を用いる。ｔｏｇｇｌｅコマンドは、次のＣＡＳ
＊ＲＣにより定義される、次のリード／ライト動作のみ
に影響を与える。これはｔｏｇｇｌｅコマンドが、バー
スト・シーケンスをフル・バースト・シーケンスに１回
設定できるようにする。Ｄフリッフロップ１１５は、最
後のＣＡＳ＊ＲＣからｔｏｇｇｌｅコマンドが入力した
ことを回路に記憶させることができる。Ｄフリップフロ
ップ１１５は、カレント動作中、次のリード／ライト動
作のバースト型をセットアップする。
【００５４】初期化時、Ｄフリップフロップ１２０とＡ
ＮＤ論理ゲート１１０両方の出力電位はＬレベル、ＮＡ
ＮＤ論理ゲート１２５の出力電位はＨレベルである。外
部ｔｏｇｇｌｅコマンドが、マスタ・コントロール回路
３７のＡＮＤ論理ゲート７５へ入力したとき、ＡＮＤ論
理ゲート１０５の入力の１つにＩＴＣが入力する。次
に、ＡＮＤ論理ゲート１０５の出力は、Ｄフリップフロ
ップ１１５へ供給されるＣＬＫがＨレベルになったとき
Ｈレベルになる。Ｄフリップフロップ１１５は、次に、
その出力に対しＨレベルの電位をラッチする。Ｄフリッ
プフロップ１２０へクロックが供給されたとき、Ｄフリ
ップフロップ１２０の出力ノード１２６のＨレベルの電
位がＤフリップフロップ１２０の出力へ転送され、排他
的ＯＲ論理ゲート６３の出力が逆の状態に反転する。バ
ースト型プログラミング回路は、ｔｏｇｇｌｅコマンド
に応答して、ＳＡＲＡＭを逆の動作オプションに再プロ
グラムする。ここでＨレベルの電位がＮＡＮＤ論理ゲー
ト１２５の入力と出力両方に現れ、Ｄフリップフロップ
１１５をリセットする電位がＬレベルになり、Ｄフリッ
プフロップ１１５の出力ノード１２６をＬレベルの電位
にする。この状態は、「ｎｏ ｐｅｎｄｉｎｇ ｔｏｇ
ｇｌｅ」状態に相当する。Ｄフリップフロップ出力ノー
ド１２６のＬレベルの電位は、次のＣＡＳ＊ＲＣ入力
時、Ｄフリップフロップ１２０の出力へ転送され、排他
的ＯＲ論理ゲート６３の出力をもとの論理状態に反転
し、バースト型プログラミング回路６１がＳＤＲＡＭを
初期化時にプログラムされる動作状態にプログラムす
る。外部ｔｏｇｇｌｅコマンドが再びバースト型機能を
再プログラムするまで、ＳＤＡＲＭは最初にプログラム
された動作オプションを保持する。図８の回路の再プロ
グラミング後、次のＣＡＳ＊ＲＣ入力で、バースト型機
能モードを初期化時にプログラムされた動作モードに戻
す。したがって、図８のＳＤＲＡＭのバースト型機能の
再プログラミングの値は、１バースト動作の間しか持続
しないので保持されない。しかし、回路はバースト動作
の実行中、ｒｅｐｒｏｇｒａｍｍｉｎｇコマンドの発行
ができる。これは、ＳＤＲＡＭからのデータ・フローの
中断も排除する。
ＮＤ論理ゲート１１０両方の出力電位はＬレベル、ＮＡ
ＮＤ論理ゲート１２５の出力電位はＨレベルである。外
部ｔｏｇｇｌｅコマンドが、マスタ・コントロール回路
３７のＡＮＤ論理ゲート７５へ入力したとき、ＡＮＤ論
理ゲート１０５の入力の１つにＩＴＣが入力する。次
に、ＡＮＤ論理ゲート１０５の出力は、Ｄフリップフロ
ップ１１５へ供給されるＣＬＫがＨレベルになったとき
Ｈレベルになる。Ｄフリップフロップ１１５は、次に、
その出力に対しＨレベルの電位をラッチする。Ｄフリッ
プフロップ１２０へクロックが供給されたとき、Ｄフリ
ップフロップ１２０の出力ノード１２６のＨレベルの電
位がＤフリップフロップ１２０の出力へ転送され、排他
的ＯＲ論理ゲート６３の出力が逆の状態に反転する。バ
ースト型プログラミング回路は、ｔｏｇｇｌｅコマンド
に応答して、ＳＡＲＡＭを逆の動作オプションに再プロ
グラムする。ここでＨレベルの電位がＮＡＮＤ論理ゲー
ト１２５の入力と出力両方に現れ、Ｄフリップフロップ
１１５をリセットする電位がＬレベルになり、Ｄフリッ
プフロップ１１５の出力ノード１２６をＬレベルの電位
にする。この状態は、「ｎｏ ｐｅｎｄｉｎｇ ｔｏｇ
ｇｌｅ」状態に相当する。Ｄフリップフロップ出力ノー
ド１２６のＬレベルの電位は、次のＣＡＳ＊ＲＣ入力
時、Ｄフリップフロップ１２０の出力へ転送され、排他
的ＯＲ論理ゲート６３の出力をもとの論理状態に反転
し、バースト型プログラミング回路６１がＳＤＲＡＭを
初期化時にプログラムされる動作状態にプログラムす
る。外部ｔｏｇｇｌｅコマンドが再びバースト型機能を
再プログラムするまで、ＳＤＡＲＭは最初にプログラム
された動作オプションを保持する。図８の回路の再プロ
グラミング後、次のＣＡＳ＊ＲＣ入力で、バースト型機
能モードを初期化時にプログラムされた動作モードに戻
す。したがって、図８のＳＤＲＡＭのバースト型機能の
再プログラミングの値は、１バースト動作の間しか持続
しないので保持されない。しかし、回路はバースト動作
の実行中、ｒｅｐｒｏｇｒａｍｍｉｎｇコマンドの発行
ができる。これは、ＳＤＲＡＭからのデータ・フローの
中断も排除する。
【００５５】図１２はライト・サイクル時、図８の回路
の制御動作機能の再プログラムに必要なクロック・サイ
クルを示すタイミング図である。
の制御動作機能の再プログラムに必要なクロック・サイ
クルを示すタイミング図である。
【００５６】図１３はリード・サイクル時、図８の回路
の制御動作機能の再プログラムに必要なクロック・サイ
クルを示すタイミング図である。
の制御動作機能の再プログラムに必要なクロック・サイ
クルを示すタイミング図である。
【００５７】図９の回路において、初期化時には、モー
ド・レジスタ５１へオペコードが、初期化後には、各Ｃ
ＡＳ＊ＲＣが与えられる。外部アドレス・ビットＡ３と
Ａ９からＤ３の入力へオペコードがマルチプレクスされ
る。前述したように、ＮＡＮＤ論理ゲート５９は、ＳＭ
ＲＣによりモード・レジスタ５１をイネーブルする。さ
らに、ＮＡＮＤ論理ゲート５９の出力はマルチプレクサ
１４９を制御する。初期化時、ＬレベルのＮＡＮＤゲー
ト出力が外部アドレスＡ３のオペコードをＤ３の入力へ
マルチプレクスし、ＣＡＳ＊ＲＣ入力時、ＨレベルのＮ
ＡＮＤゲート出力が外部アドレスＡ９のオペコードをＤ
３の入力へマルチプレクスする。ＳＭＲＣはＤ３を除
き、すべてのＤフリップフロップを直接イネーブルす
る。イネーブルされたＮＯＲ論理ゲート１５５の入力へ
接続しているインバータ１５０によりＳＭＲＣが反転さ
れたとき、初期化時Ｄ３がイネーブルされる。ＮＯＲ論
理ゲート１５５は、最初のＳＭＲＣ入力時、インバータ
１５０からのＨレベルの電位をＤフリップフロップＤ３
をイネーブルする出力のＬレベルの電位へ変換する。ア
イドル状態時以外、ＮＡＮＤ論理ゲート５９の出力はＨ
レベルに遷移し、Ｄ３以外のモード・レジスタ５１のす
べてのＤフリップフロップをディセーブルする。Ｈレベ
ルの電位はインバータ１５０により反転され、ＮＯＲ論
理ゲート１５５をイネーブルする。各ＣＡＳ＊ＲＣ入力
時、ＡＮＤ論理ゲート１００の出力電位はＨレベルであ
る。イネーブルされたＮＯＲ論理ゲート１５５は、Ｈレ
ベルを反転し、各ＣＡＳ＊ＲＣ入力時、Ｄ３をイネーブ
ルする。ＣＡＳ＊ＲＣ入力時、Ａ９のオペコードがＤ３
へマルチプレクスされるので、各ＣＡＳ＊ＲＣに対する
バースト型機能はＡ９のオペコードの値により決定され
る。したがって、図９の回路は各ＣＡＳ＊ＲＣ入力時、
Ａ９のオペコードの値を変えることによって再プログラ
ムできる。Ａ３のオペコードは、初期化時にのみバース
ト型機能を決定する。
ド・レジスタ５１へオペコードが、初期化後には、各Ｃ
ＡＳ＊ＲＣが与えられる。外部アドレス・ビットＡ３と
Ａ９からＤ３の入力へオペコードがマルチプレクスされ
る。前述したように、ＮＡＮＤ論理ゲート５９は、ＳＭ
ＲＣによりモード・レジスタ５１をイネーブルする。さ
らに、ＮＡＮＤ論理ゲート５９の出力はマルチプレクサ
１４９を制御する。初期化時、ＬレベルのＮＡＮＤゲー
ト出力が外部アドレスＡ３のオペコードをＤ３の入力へ
マルチプレクスし、ＣＡＳ＊ＲＣ入力時、ＨレベルのＮ
ＡＮＤゲート出力が外部アドレスＡ９のオペコードをＤ
３の入力へマルチプレクスする。ＳＭＲＣはＤ３を除
き、すべてのＤフリップフロップを直接イネーブルす
る。イネーブルされたＮＯＲ論理ゲート１５５の入力へ
接続しているインバータ１５０によりＳＭＲＣが反転さ
れたとき、初期化時Ｄ３がイネーブルされる。ＮＯＲ論
理ゲート１５５は、最初のＳＭＲＣ入力時、インバータ
１５０からのＨレベルの電位をＤフリップフロップＤ３
をイネーブルする出力のＬレベルの電位へ変換する。ア
イドル状態時以外、ＮＡＮＤ論理ゲート５９の出力はＨ
レベルに遷移し、Ｄ３以外のモード・レジスタ５１のす
べてのＤフリップフロップをディセーブルする。Ｈレベ
ルの電位はインバータ１５０により反転され、ＮＯＲ論
理ゲート１５５をイネーブルする。各ＣＡＳ＊ＲＣ入力
時、ＡＮＤ論理ゲート１００の出力電位はＨレベルであ
る。イネーブルされたＮＯＲ論理ゲート１５５は、Ｈレ
ベルを反転し、各ＣＡＳ＊ＲＣ入力時、Ｄ３をイネーブ
ルする。ＣＡＳ＊ＲＣ入力時、Ａ９のオペコードがＤ３
へマルチプレクスされるので、各ＣＡＳ＊ＲＣに対する
バースト型機能はＡ９のオペコードの値により決定され
る。したがって、図９の回路は各ＣＡＳ＊ＲＣ入力時、
Ａ９のオペコードの値を変えることによって再プログラ
ムできる。Ａ３のオペコードは、初期化時にのみバース
ト型機能を決定する。
【００５８】図１４はこの発明のＳＤＲＡＭ２００の簡
略化されたブロック図である。ＳＤＲＡＭ２００は１つ
のメモリ・バンク２１０をもつ２Ｍ×８ビット構成のメ
モリである。メモリ・バンクは、８つのメモリ・アレイ
を備えている。各メモリ・アレイは、電子データを記憶
する２，０９７，１５２ビットのメモリ記憶セルからな
る。初期化・再プログラミング回路２２０は、マスタ・
コントロール回路２３０で発生した少なくとも２つの内
部制御信号を受け取る。マスタ・コントロール回路２３
０は、ｍｅｍｏｒｙコマンドを受け取り内部制御信号を
発生し、ｍｅｍｏｒｙコマンドに応答して、ＳＤＲＡＭ
の動作を制御する。マスタ・コントロール回路２３０が
発生した２つの内部制御信号は、動作機能の初期化と再
プログラミングを制御して、所望の動作オプションを設
定する初期化・再プログラミング回路２２０に入力す
る。この実施例の回路と方法は、特にバースト型動作機
能の初期化と再プログラミングに関する。最初に選択さ
れた動作オプションは、少なくともアドレス入力ピンＡ
０−Ａ１０の１つから入力するオペコードまたは電位に
依存する。
略化されたブロック図である。ＳＤＲＡＭ２００は１つ
のメモリ・バンク２１０をもつ２Ｍ×８ビット構成のメ
モリである。メモリ・バンクは、８つのメモリ・アレイ
を備えている。各メモリ・アレイは、電子データを記憶
する２，０９７，１５２ビットのメモリ記憶セルからな
る。初期化・再プログラミング回路２２０は、マスタ・
コントロール回路２３０で発生した少なくとも２つの内
部制御信号を受け取る。マスタ・コントロール回路２３
０は、ｍｅｍｏｒｙコマンドを受け取り内部制御信号を
発生し、ｍｅｍｏｒｙコマンドに応答して、ＳＤＲＡＭ
の動作を制御する。マスタ・コントロール回路２３０が
発生した２つの内部制御信号は、動作機能の初期化と再
プログラミングを制御して、所望の動作オプションを設
定する初期化・再プログラミング回路２２０に入力す
る。この実施例の回路と方法は、特にバースト型動作機
能の初期化と再プログラミングに関する。最初に選択さ
れた動作オプションは、少なくともアドレス入力ピンＡ
０−Ａ１０の１つから入力するオペコードまたは電位に
依存する。
【００５９】図１４のＳＤＲＡＭにおいて、ＣＫＥ信号
を除きすべての入出力信号はＣＬＫに同期している。Ｃ
ＬＫの立ち上がりエッジで、ＳＤＲＡＭを同期させる入
力トリガを与える。
を除きすべての入出力信号はＣＬＫに同期している。Ｃ
ＬＫの立ち上がりエッジで、ＳＤＲＡＭを同期させる入
力トリガを与える。
【００６０】ＳＤＲＡＭが初期化されるとアクセスでき
る。ａｃｔｉｖｅコマンドによる１１のローアドレス・
ビット（Ａ０−Ａ１１）の入力に続き、ｒｅａｄ／ｗｒ
ｉｔｅコマンドにより９つのコラム・アドレス・ビット
（Ａ０−Ａ８）を入力して各バイトを一意にアクセスす
る。ＣＡＳ＊信号を入力すると実際のリード／ライト・
アクセスを開始する。メモリ・バンクはＬレベルのＲＡ
Ｓ＊信号に応答してアクセスされる。
る。ａｃｔｉｖｅコマンドによる１１のローアドレス・
ビット（Ａ０−Ａ１１）の入力に続き、ｒｅａｄ／ｗｒ
ｉｔｅコマンドにより９つのコラム・アドレス・ビット
（Ａ０−Ａ８）を入力して各バイトを一意にアクセスす
る。ＣＡＳ＊信号を入力すると実際のリード／ライト・
アクセスを開始する。メモリ・バンクはＬレベルのＲＡ
Ｓ＊信号に応答してアクセスされる。
【００６１】図１５は図１４のＳＤＲＡＭの一部の詳細
回路図である。マスタ・コントロール回路２３０に示す
回路は、マスタ・コントロール回路２３０の全回路の一
部であり、この発明の回路に関連している。初期化・再
プログラミング回路２２０は、モード・レジスタ２５０
を構成する１２のＤフリップフロップ（Ｄ０−Ｄ１１）
を備えている。内部コントロール・ステート・マシーン
２６０が内部コントロール・ステート・マシーンの出力
ノード２６５からアイドル状態信号を出力したときおよ
びＣＫＥ信号がＨレベルおよびＣＳ＊信号、ＷＥ＊信
号、ＣＡＳ＊信号、ＲＡＳ＊信号がＬレベルのとき、マ
スタ・コントロール回路２３０は、ＮＡＮＤ論理ゲート
２７５の出力ノード２７０からＳＭＲＣを出力する。内
部コントロール・ステート・マシーン２６０は、第１の
３つの実施例に関し説明されている内部コントロール・
ステート・マシーン５３と類似している。ＳＭＲＣは、
モード・レジスタ２５０に入力するイネーブル信号であ
り、すべてのＤフリップフロップ（Ｄ０−Ｄ１１）をイ
ネーブルする。Ｄフリップフロップがイネーブルされた
とき、各アドレス入力ピンＡ０−Ａ１０の電位は、シス
テム・クロックがＨレベルに遷移するのに応答して、対
応するＤフリップフロップの出力ノードにラッチされ
る。
回路図である。マスタ・コントロール回路２３０に示す
回路は、マスタ・コントロール回路２３０の全回路の一
部であり、この発明の回路に関連している。初期化・再
プログラミング回路２２０は、モード・レジスタ２５０
を構成する１２のＤフリップフロップ（Ｄ０−Ｄ１１）
を備えている。内部コントロール・ステート・マシーン
２６０が内部コントロール・ステート・マシーンの出力
ノード２６５からアイドル状態信号を出力したときおよ
びＣＫＥ信号がＨレベルおよびＣＳ＊信号、ＷＥ＊信
号、ＣＡＳ＊信号、ＲＡＳ＊信号がＬレベルのとき、マ
スタ・コントロール回路２３０は、ＮＡＮＤ論理ゲート
２７５の出力ノード２７０からＳＭＲＣを出力する。内
部コントロール・ステート・マシーン２６０は、第１の
３つの実施例に関し説明されている内部コントロール・
ステート・マシーン５３と類似している。ＳＭＲＣは、
モード・レジスタ２５０に入力するイネーブル信号であ
り、すべてのＤフリップフロップ（Ｄ０−Ｄ１１）をイ
ネーブルする。Ｄフリップフロップがイネーブルされた
とき、各アドレス入力ピンＡ０−Ａ１０の電位は、シス
テム・クロックがＨレベルに遷移するのに応答して、対
応するＤフリップフロップの出力ノードにラッチされ
る。
【００６２】Ｄ３の出力信号は、排他的ＯＲ論理ゲート
２９０の第１の入力ノード２８５にラッチされる。排他
的ＯＲ論理ゲート２９０は、初期化時、入力ノード２９
５のＬレベルの電位によりイネーブルされる。それゆ
え、Ｄ３の出力信号は、バースト型プログラミング回路
３０５の入力ノード３００へ渡される。バースト型プロ
グラミング回路３０５は、入力ノード３００から入力す
る信号に応答して、バースト型動作機能のシーケンシャ
ル・オプションまたはインタリーブ・オプションのどち
らがプログラムされているか決定する。
２９０の第１の入力ノード２８５にラッチされる。排他
的ＯＲ論理ゲート２９０は、初期化時、入力ノード２９
５のＬレベルの電位によりイネーブルされる。それゆ
え、Ｄ３の出力信号は、バースト型プログラミング回路
３０５の入力ノード３００へ渡される。バースト型プロ
グラミング回路３０５は、入力ノード３００から入力す
る信号に応答して、バースト型動作機能のシーケンシャ
ル・オプションまたはインタリーブ・オプションのどち
らがプログラムされているか決定する。
【００６３】中間論理回路３０７は、Ｄフリップフロッ
プ３１０とＡＮＤゲート３１５からなる。初期化時、Ｄ
フリップフロップ３１０は、ＮＡＮＤゲート２７０の出
力ノード２７０からＳＭＲＣに応答して、リセットさ
れ、排他的ＯＲ論理ゲート２９０の入力ノード２９５に
排他的ＯＲ論理ゲート・イネーブル信号を供給する。
プ３１０とＡＮＤゲート３１５からなる。初期化時、Ｄ
フリップフロップ３１０は、ＮＡＮＤゲート２７０の出
力ノード２７０からＳＭＲＣに応答して、リセットさ
れ、排他的ＯＲ論理ゲート２９０の入力ノード２９５に
排他的ＯＲ論理ゲート・イネーブル信号を供給する。
【００６４】ｒｅａｄ／ｗｒｉｔｅコマンドの開始時に
再プログラムされうる回路の前の３つの実施例と異な
り、この実施例の回路は、ＣＫＥ信号、ＣＡＳ＊信号お
よびＷＥ信号がＨレベルのとき、ＣＳ＊信号とＲＡＳ＊
信号がＬレベルのとき、および内部コントロール・ステ
ート・マシーンの出力ノード２６５にアイドル状態信
号、この場合Ｈレベルが存在するとき生成されるＡＲＣ
に応答してのみ再プログラムできる。ＡＮＤゲート３１
５は、論理ゲート３１６で生成されたＡＲＣとＨレベル
のＣＬＫに応答して、Ｄフリップフロップ３１０へＨレ
ベルの信号を供給する。なお、図１２から図１４におい
て、ＤＱは入出力データの入出力ピンを示し、ＤＱＭは
ＤＱマスクと呼ばれる制御ピンを示している。ＤＱＭは
同期型ＤＲＡＭの再プログラミングを制御する信号を入
力するために使用されている。
再プログラムされうる回路の前の３つの実施例と異な
り、この実施例の回路は、ＣＫＥ信号、ＣＡＳ＊信号お
よびＷＥ信号がＨレベルのとき、ＣＳ＊信号とＲＡＳ＊
信号がＬレベルのとき、および内部コントロール・ステ
ート・マシーンの出力ノード２６５にアイドル状態信
号、この場合Ｈレベルが存在するとき生成されるＡＲＣ
に応答してのみ再プログラムできる。ＡＮＤゲート３１
５は、論理ゲート３１６で生成されたＡＲＣとＨレベル
のＣＬＫに応答して、Ｄフリップフロップ３１０へＨレ
ベルの信号を供給する。なお、図１２から図１４におい
て、ＤＱは入出力データの入出力ピンを示し、ＤＱＭは
ＤＱマスクと呼ばれる制御ピンを示している。ＤＱＭは
同期型ＤＲＡＭの再プログラミングを制御する信号を入
力するために使用されている。
【００６５】ＡＮＤゲート３１５からの出力信号がＨレ
ベルに遷移したとき、Ｄフリップフロップ３１０へクロ
ックが供給される。ＤＱＭ入力３２０へ印可された信号
がＤフリップフロップ３１０への入力信号になり、排他
的ＯＲ論理ゲート２９０の入力ノード２９５へ接続して
いるＱ出力へ送られたとき、ＳＤＲＡＭの制御動作機能
を再プログラミングする。
ベルに遷移したとき、Ｄフリップフロップ３１０へクロ
ックが供給される。ＤＱＭ入力３２０へ印可された信号
がＤフリップフロップ３１０への入力信号になり、排他
的ＯＲ論理ゲート２９０の入力ノード２９５へ接続して
いるＱ出力へ送られたとき、ＳＤＲＡＭの制御動作機能
を再プログラミングする。
【００６６】ＤＱＭ入力３２０の信号値は、外部から制
御されＳＤＲＡＭを所望の設定に再プログラミングをす
る。ＤＱＭ信号がＬレベルのとき、排他的ＯＲ論理ゲー
ト２９０はイネーブルされたままになり、初期化時にプ
ログラムされた制御動作オプションによりＳＤＲＡＭが
動作する。バースト動作形機能の初期化時に選択されな
い動作オプションをプログラムするには、Ｄフリップフ
ロップ３１０へクロックが供給されたとき、ＤＱＭ信号
をＨレベルの電位にしなければならない。次に、Ｄフリ
ップフロップ３１０の入力３２０へ入力したＨレベルの
ＤＱＭ信号は、Ｑ出力へ転送され排他的ＯＲ論理ゲート
２９０の入力２９５へ入る。排他的ＯＲ論理ゲート２９
０の入力２９５へＨレベルの信号が入力すると、排他的
ＯＲゲートの出力電位を逆の論理状態へ反転する。それ
ゆえ、バースト型プログラミング回路３０５の入力ノー
ド３００の入力電位を反転させバースト型プログラミン
グ回路は、バースト型機能を逆の動作オプションにプロ
グラミングすることにより応答する。それゆえ、ＳＤＲ
ＡＭがシーケンシャル・バースト型に初期化されている
場合、ＤＱＭ信号がＨレベル、およびＡＮＤゲート３１
５からＤフリップフロップ３１０へクロックが供給され
たとき、ＳＤＲＡＭはインタリーブ・バースト型に再プ
ログラムされる。ＤＱＭ信号がＬレベルのとき、動作オ
プションは、アクティブ状態のＡＲＣに応答して、初期
化時に選択したオプションに戻る。
御されＳＤＲＡＭを所望の設定に再プログラミングをす
る。ＤＱＭ信号がＬレベルのとき、排他的ＯＲ論理ゲー
ト２９０はイネーブルされたままになり、初期化時にプ
ログラムされた制御動作オプションによりＳＤＲＡＭが
動作する。バースト動作形機能の初期化時に選択されな
い動作オプションをプログラムするには、Ｄフリップフ
ロップ３１０へクロックが供給されたとき、ＤＱＭ信号
をＨレベルの電位にしなければならない。次に、Ｄフリ
ップフロップ３１０の入力３２０へ入力したＨレベルの
ＤＱＭ信号は、Ｑ出力へ転送され排他的ＯＲ論理ゲート
２９０の入力２９５へ入る。排他的ＯＲ論理ゲート２９
０の入力２９５へＨレベルの信号が入力すると、排他的
ＯＲゲートの出力電位を逆の論理状態へ反転する。それ
ゆえ、バースト型プログラミング回路３０５の入力ノー
ド３００の入力電位を反転させバースト型プログラミン
グ回路は、バースト型機能を逆の動作オプションにプロ
グラミングすることにより応答する。それゆえ、ＳＤＲ
ＡＭがシーケンシャル・バースト型に初期化されている
場合、ＤＱＭ信号がＨレベル、およびＡＮＤゲート３１
５からＤフリップフロップ３１０へクロックが供給され
たとき、ＳＤＲＡＭはインタリーブ・バースト型に再プ
ログラムされる。ＤＱＭ信号がＬレベルのとき、動作オ
プションは、アクティブ状態のＡＲＣに応答して、初期
化時に選択したオプションに戻る。
【００６７】この発明のＳＤＲＡＭに存在する実際のメ
モリ・バンク数は、引用した例に限定されない。たとえ
ば、図６に示されているＳＤＲＡＭ３０が２つのメモリ
・バンク３１と３３をもっていても、図６に関し記載し
たこの発明の実施例は、さらに多くのメモリ・バンク
か、１つのメモリ・バンクをもつことができる。また図
１４に示されているＳＤＲＡＭ２００は１つのメモリ・
バンクしかもっていないが、図１４に関し記載したこの
発明は、複数のメモリ・バンクをもつことができる。
モリ・バンク数は、引用した例に限定されない。たとえ
ば、図６に示されているＳＤＲＡＭ３０が２つのメモリ
・バンク３１と３３をもっていても、図６に関し記載し
たこの発明の実施例は、さらに多くのメモリ・バンク
か、１つのメモリ・バンクをもつことができる。また図
１４に示されているＳＤＲＡＭ２００は１つのメモリ・
バンクしかもっていないが、図１４に関し記載したこの
発明は、複数のメモリ・バンクをもつことができる。
【００６８】
【発明の効果】この発明は、ＣＡＳ＊ＲＣまたはＡＲＣ
入力時に、制御動作機能をメモリ・デバイスへ再プログ
ラミングする手段であり、これにより以前、メモリ・デ
バイスを再初期化するためメモリ・デバイスをアイドル
状態にするのに必要だった時間を短縮する。ここで説明
しているように、この発明の説明は、ＳＤＲＡＭのバー
スト型動作機能の再プログラミングに関するものである
が、この発明は、スタートアップ時に初期化して、ＳＤ
ＲＡＭのもとのアイドル状態に戻ることなく、再プログ
ラムする他の制御動作機能にも同様に適用可能である。
この発明はまた、最初に所望の制御動作機能にプログラ
ムして、通常動作時に再プログラムするＳＤＲＡＭ以外
のメモリ・デバイスにも適用可能である。
入力時に、制御動作機能をメモリ・デバイスへ再プログ
ラミングする手段であり、これにより以前、メモリ・デ
バイスを再初期化するためメモリ・デバイスをアイドル
状態にするのに必要だった時間を短縮する。ここで説明
しているように、この発明の説明は、ＳＤＲＡＭのバー
スト型動作機能の再プログラミングに関するものである
が、この発明は、スタートアップ時に初期化して、ＳＤ
ＲＡＭのもとのアイドル状態に戻ることなく、再プログ
ラムする他の制御動作機能にも同様に適用可能である。
この発明はまた、最初に所望の制御動作機能にプログラ
ムして、通常動作時に再プログラムするＳＤＲＡＭ以外
のメモリ・デバイスにも適用可能である。
【００６９】この発明の多くの実施例から、この発明の
再プログラミング回路と方法は、再プログラミングを行
うのが実際の回路である限り、変化しうることがわかっ
た。また値が保持および保持されない再プログラミング
について設定可能な各種オプションがあることもわかっ
た。したがって、この発明はクレームによってのみ制約
されると考えるべきでる。
再プログラミング回路と方法は、再プログラミングを行
うのが実際の回路である限り、変化しうることがわかっ
た。また値が保持および保持されない再プログラミング
について設定可能な各種オプションがあることもわかっ
た。したがって、この発明はクレームによってのみ制約
されると考えるべきでる。
【図１】この発明のＳＤＲＡＭのブロック図である。
【図２】関連技術のモード・レジスタとプログラミング
回路を示すブロック図である。
回路を示すブロック図である。
【図３】関連技術のプログラマブル制御動作機能に対す
るモード・レジスタのビット設定値表図である。各表は
各プログラマブル制御動作機能に設定可能な制御動作オ
プションの記載であり、それぞれの制御動作オプション
の選択に必要なモード・レジスタの設定値を示してい
る。
るモード・レジスタのビット設定値表図である。各表は
各プログラマブル制御動作機能に設定可能な制御動作オ
プションの記載であり、それぞれの制御動作オプション
の選択に必要なモード・レジスタの設定値を示してい
る。
【図４】関連技術のＳＤＲＡＭのブロック図である。
【図５】関連技術のモード・レジスタの再プログラムに
必要なクロック・サイクルを示すタイミング図である。
必要なクロック・サイクルを示すタイミング図である。
【図６】この発明のＳＤＲＡＭのブロック図である。
【図７】この発明の第１の実施例のマスタ・コントロー
ル回路の一部と初期化・再プログラミング回路を示すブ
ロック図である。
ル回路の一部と初期化・再プログラミング回路を示すブ
ロック図である。
【図８】この発明の第３の実施例のマスタ・コントロー
ル回路の一部と初期化・再プログラミング回路を示すブ
ロック図である。
ル回路の一部と初期化・再プログラミング回路を示すブ
ロック図である。
【図９】この発明の第３の実施例のマスタ・コントロー
ル回路の一部と初期化・再プログラミング回路を示すブ
ロック図である。
ル回路の一部と初期化・再プログラミング回路を示すブ
ロック図である。
【図１０】図７の論理回路の詳細図である。
【図１１】図８の論理回路の詳細図である。
【図１２】ライト・サイクル時に、図８の回路の制御動
作再プログラミング機能を用いた、クロック・サイクル
を示すタイミング図である。
作再プログラミング機能を用いた、クロック・サイクル
を示すタイミング図である。
【図１３】リード・サイクル時に、図８の回路の制御動
作再プログラミング機能を用いた、クロツク・サイクル
を示すタイミング図である。
作再プログラミング機能を用いた、クロツク・サイクル
を示すタイミング図である。
【図１４】この発明の第４の実施例のＳＤＲＡＭのブロ
ック図である。
ック図である。
【図１５】図１４のマスタ・コントロール回路の一部と
図１４の回路の初期化・再プログラミング回路を示すブ
ロック図である。
図１４の回路の初期化・再プログラミング回路を示すブ
ロック図である。
【符号の説明】 ３，２１，５１，２５０ モード・レジスタ ５ アドレス・バス ７，１９，３７，２３０ マスタ・コントロール回路 ８ プログラミング回路 ９ オペコード １０ バースト長図表 １５ バースト型図表 １５，１７ バンクＡメモリ・アレイ ２０ リード待ち時間図表 ２５ オプション・コード図表 ３０，２００ ＳＤＲＡＭ ３１，３３，２１０ メモリバンク ３５，２２０ 初期化・再プログラミング回路 ３８，３９，６７，９０，１２６，２７０ 出力ノード ５３，２６０ 内部コントロール・ステート・マシーン ５５ 第１の内部コントロール・ステート・マシーン出
力ノード ５９，１２５，２７５ ＮＡＮＤ論理ゲート ６１，３０５ プログラミング回路 ６３，２９０ 排他的ＯＲ論理ゲート ６４，６５，６６，２８５，２９５，３００ 入力ノー
ド ７５，８５，１００，１０５，１１０，３１５，３１６
ＡＮＤ論理ゲート ８０，３０７ 中間論理回路 ８７，１１５，１２０，３１０ Ｄフリップフロップ ９５，１５０ インバータ １２７ 負ＮＯＲ論理ゲート １４９ マルチプレクサ １５５ ＮＯＲ論理ゲート ２６５ 内部コントロール・ステート・マシーン出力ノ
ード ３２０ ＤＱＭ入力
力ノード ５９，１２５，２７５ ＮＡＮＤ論理ゲート ６１，３０５ プログラミング回路 ６３，２９０ 排他的ＯＲ論理ゲート ６４，６５，６６，２８５，２９５，３００ 入力ノー
ド ７５，８５，１００，１０５，１１０，３１５，３１６
ＡＮＤ論理ゲート ８０，３０７ 中間論理回路 ８７，１１５，１２０，３１０ Ｄフリップフロップ ９５，１５０ インバータ １２７ 負ＮＯＲ論理ゲート １４９ マルチプレクサ １５５ ＮＯＲ論理ゲート ２６５ 内部コントロール・ステート・マシーン出力ノ
ード ３２０ ＤＱＭ入力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スコット・イー・シェーファー アメリカ合衆国、83706−5280 アイダホ 州、ボイーズ、イースト・フェアブルッ ク・ウェイ 301
Claims (11)
- 【請求項１】 メモリ・デバイス（３０）において、 ａ）第１のコマンドと第２のコマンドを受け取るマスタ
・コントロール回路（３７）を備え、前記マスタ・コン
トロール回路（３７）は、前記第１のコマンドに応答し
て初期化信号を発生し、また前記第２のコマンドに応答
して再プログラミング信号を発生し、前記初期化信号と
再プログラミング信号が、メモリ・デバイス（３０）の
制御動作機能のプログラミングを制御し、 ｂ）前記マスタ・コントロール回路（３７）と電気的や
りとりを行う初期化・再プログラミング回路（３５）を
備え、前記初期化・再プログラミング回路（３５）は、
前記初期化信号に応答して前記制御動作機能の初期プロ
グラミングを制御し、また前記再プログラミング信号に
応答して前記制御動作機能の再プログラミングを制御
し、前記制御動作機能は、複数の制御動作オプションを
有し、前記メモリ・デバイス（３０）は、最初前記制御
動作オプションの１つにより動作し、再プログラミング
後、さらに前記制御動作オプションの１つにより動作す
る、ことを特徴とするメモリ・デバイス。 - 【請求項２】 請求項１記載のメモリ・デバイス（３
０）において、前記第１のコマンドと前記第２のコマン
ドが異なることを特徴とするメモリ・デバイス。 - 【請求項３】 請求項１記載のメモリ・デバイス（３
０）において、前記第１のコマンドと前記第２のコマン
ドは複数の入力信号からなり、前記第１のコマンドの前
記入力信号の少なくとも１つが対応する前記第２のコマ
ンドの前記入力信号の１つと異なることを特徴とするメ
モリ・デバイス。 - 【請求項４】 請求項１記載のメモリ・デバイス（３
０）において、前記第１のコマンドが外部ＳＭＲＣであ
ることを特徴とするメモリ・デバイス。 - 【請求項５】 請求項１記載のメモリ・デバイス（３
０）において、前記第２のコマンドがＣＡＳ＊ＲＣ（ｃ
ｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｔｒｏｂｅｒｅｇｉｓ
ｔｒａｔｉｏｎ ｃｏｍｍａｎｄ）とＡＲＣ（ａｃｔｉ
ｖｅ ｒｏｗｃｏｍｍａｎｄ）から構成されるコマンド
群から選択されることを特徴とするメモリ・デバイス。 - 【請求項６】 複数のメモリ・バンク（３１，３３）を
備えるメモリ・デバイス（３０）の制御動作機能をプロ
グラミングする方法において、 ａ）複数のメモリ・バンク（３１，３３）が非アクティ
ブのとき、制御動作機能の第１の動作オプションをメモ
リ・デバイス（３０）にプログラミングするステップ
と、 ｂ）前記複数のメモリ・バンク（３１，３３）の少なく
とも１つをアクティベーティングできるＢＡ（ｂａｎｋ
ａｃｔｉｖａｔｅ）信号を発生するステップと、 ｃ）前記ＢＡ信号が存在するとき、制御動作機能の第２
の動作オプションをメモリ・デバイス（３０）に再プロ
グラミングするステップと、を含むことを特徴とするメ
モリ・デバイス（３０）の制御動作機能をプログラミン
グする方法。 - 【請求項７】 請求項６記載のメモリ・デバイス（３
０）の制御動作機能を再プログラミングする方法におい
て、 ａ）第１の論理状態と第２の論理状態をもつことができ
る制御信号を発生するステップと、 ｂ）マルチプレクサ回路（１４９）の第１の入力ノード
に第１の情報ビットを供給するステップと、 ｃ）前記マルチプレクサ回路（１４９）の第２の入力ノ
ードに第２の情報ビットを供給するステップと、 ｄ）前記制御信号の前記第１の論理状態に応答して、前
記第１の情報ビットを前記マルチプレクサ回路（１４
９）の出力ノードへマルチプレクスするステップと、 ｅ）前記制御信号の前記第２の論理状態に応答して、前
記第２の情報ビットを前記マルチプレクサ出力ノードへ
マルチプレクスするステップと、 ｆ）前記プログラミングのステップ時、前記制御信号の
前記第１の論理状態に応答して、前記第１の情報ビット
をラッチ出力ノードにラッチするステップと、 ｇ）前記再プログラミングのステップ時、前記制御信号
の前記第２の論理状態に応答して、前記第２の情報ビッ
トを前記ラッチ出力ノードにラッチするステップと、を
さらに含むことを特徴とするメモリ・デバイス（３０）
の制御動作機能を再プログラミングする方法。 - 【請求項８】 請求項７記載のメモリ・デバイス（３
０）の制御動作機能を再プログラミングする方法におい
て、 ａ）前記第１の情報ビットの論理状態から前記第１の動
作オプションを決定するステップと、 ｂ）前記第２の情報ビットの論理状態から前記第２の動
作オプションを決定するステップと、をさらに含むこと
を特徴とするメモリ・デバイス（３０）の制御動作機能
を再プログラミングする方法。 - 【請求項９】 請求項６記載のメモリ・デバイス（３
０）の制御動作機能を再プログラミングする方法におい
て、プログラミングをするステップは、複数のすべての
メモリバンク（３１，３３）が非アクティブのとき、ア
ドレス・ピンに現れる情報ビットに応答して、前記メモ
リ・デバイス（３０）をプログラミングするステップを
含むことを特徴とするメモリ・デバイス（３０）の制御
動作機能を再プログラミングする方法。 - 【請求項１０】 請求項９記載のメモリ・デバイス（３
０）の制御動作機能を再プログラミングする方法におい
て、前記再プログラミングを実行するため、プログラミ
ング回路（６１）へ入力する信号を反転するステップを
さらに含むことを特徴とするメモリ・デバイス（３０）
の制御動作機能を再プログラミングする方法。 - 【請求項１１】 請求項６記載のメモリ・デバイス（３
０）の制御動作機能を再プログラミングする方法におい
て、前記再プログラミングのステップ後、前記第２の動
作オプションを前記第１のオプションに再設定するステ
ップをさらに含むことを特徴とするメモリ・デバイス
（３０）の制御動作機能を再プログラミングする方法。
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Family Applications (1)
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