JPH07297831A - 入力バッファ型ａｔｍスイッチ回路 - Google Patents

Abstract

(57)【要約】 【目的】 セル廃棄およびセル遅延に厳しいマルチメデ
ィアネットワークにも適用でき、小規模，高性能で高速
動作可能な入力バッファ型ＡＴＭスイッチ回路を提供す
る。 【構成】 セルの遅延量をシステムセルと音声セルとデ
ータセルに分け、入力バッファ１１にセルが入力される
と、ヘッダ付替回路１１６によってヘッダを付替え、ス
イッチング情報メモリ１１２からバッファ内蓄積可能時
間と出力先情報と遅延レベルを読出し、システムセルキ
ュー１１９，音声セルキュー１２０およびデータセルキ
ュー１２１のいずれかに記憶させる。セルキューから出
力されたセルの遅延量とバッファ内蓄積可能時間と入力
バッファ内セル数とに基づいて競合調停情報を競合調停
情報生成回路１２４で生成し、競合調停回路３０に与え
る。競合調整回路３０は複数の入力バッファから同じ出
力先にセルの出力が要求されていれば、競合調停情報の
うち最も重みの重い入力バッファからのセルをマトリッ
クススイッチ２０から出力させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は入力バッファ型ＡＴＭ
スイッチ回路に関し、特に、ＡＴＭ−ＬＡＮなどの小規
模なマルチメディアネットワークに使用され、ＡＴＭ方
式でセルを交換するような入力バッファ型ＡＴＭスイッ
チ回路に関する。

【０００２】

【従来の技術】ＡＴＭ網のＡＴＭ交換機では、ＡＴＭス
イッチが用いられているが、従来のＡＴＭスイッチは、
広域網の局用交換機などに用いられるような大規模であ
って、構成も複雑であり、非常に高価なものとなってい
た。また、これらのＡＴＭスイッチをＡＴＭ−ＬＡＮに
適用する場合、セル廃棄およびセル遅延に対する制御入
力が不十分であった。ＡＴＭスイッチをＡＴＭ−ＬＡＮ
などの小規模ネットワークに適用する場合には、ＡＴＭ
スイッチを小規模，高性能で、構成を単純にして低価格
としなければならない。小型化が可能なＡＴＭスイッチ
の構成方法として、たとえば特開平４−３３４１４５号
公報に示されているような、入力バッファ型ＡＴＭスイ
ッチが有利である。

【０００３】

【発明が解決しようとする課題】しかし、入力バッファ
型ＡＴＭスイッチでは、複数の入力線路からのセルが同
一の出力線路をめざした場合、入力バッファ内のキュー
の先頭に出力できないセルが停滞し、この結果、出力線
路の使用効率が６０％程度に低下してしまうといういわ
ゆるヘッド・オブ・ライン・ブロッキング（ＨＯＬ）が
生じる。このＨＯＬを回避するために、出力できなかっ
た入力バッファの先頭から１０セル程度まで出力候補と
し、出力可能な出力線路を見つけるような制御が必要に
なる。

【０００４】また、音声，動画像，データなどを通信す
るマルチメディアＡＴＭ−ＬＡＮでは、同時に通信する
ユーザ数が広域網に比べて少ないために、統計多重効果
による伝送路上でのトラフィック量の平坦化が少ない。
さらに、広域網ではネットワーク・トポロジーが決まっ
ており、エンド−エンド間通信で通過するＡＴＭスイッ
チの数が決まっており少ないが、ＬＡＮの場合には、様
々なトポロジーが考えられ、通過するＡＴＭスイッチの
数が多数の場合も考慮する必要がある。このため、ＡＴ
Ｍ−ＬＡＮでは、バーストデータが同時に伝送されると
きにＡＴＭスイッチで発生するセル廃棄およびセル遅延
をより強力に制御する必要がある。しかも、この制御を
単純化，小規模で高速動作可能な回路構成で実現する必
要がある。

【０００５】それゆえに、この発明の主たる目的は、構
成が単純かつ小規模であって、セル廃棄およびセル遅延
を制御でき、高速動作可能な入力バッファ型ＡＴＭスイ
ッチ回路を提供することである。

【０００６】

【課題を解決するための手段】請求項１に係る発明は、
ＡＴＭスイッチの入力側に複数の入力バッファを備えた
入力バッファ型ＡＴＭスイッチ回路であって、ＡＴＭス
イッチで扱うセルの遅延量によりセルを複数の遅延レベ
ルに分け、セルの識別子ごとにセルが入力バッファに蓄
積可能なバッファ内蓄積可能時間を記憶して出力し、遅
延レベルごとに設けられる複数のセルキューと、入力バ
ッファ内のセル数をカウントするセルカウンタと、セル
の遅延レベルとセルキューから出力されるバッファ内蓄
積可能時間とセルカウンタから出力される入力バッファ
内のセル数とに基づいて重みづけられた競合調停情報を
生成する競合調停情報生成手段と、複数の入力バッファ
から同じ出力先にセルの出力が要求されていれば、競合
調停情報生成手段によって生成された競合調停情報のう
ち最も重み付けの重い入力バッファからのセルを出力先
に出力させる競合調停手段を備えて構成される。なお、
ここでいう識別子とは、セルヘッダ内のＶＰＩ／ＶＣＩ
値を意味している。

【０００７】請求項２に係る発明では、請求項１のセル
キューからセルが溢れたとき、廃棄するセルを決定して
そのセルを廃棄する廃棄セル決定手段を含む。

【０００８】請求項３に係る発明では、請求項２の廃棄
セル決定手段は、第１にセルの廃棄優先順位を考慮して
セルキューに優先順位を付し、その優先順位を第２に考
慮し、第３にセルキューの先頭からの順番を考慮して行
ない、廃棄優先順位の高いセルがあれば優先順位の高い
セルキューの先頭に最も近いセル，廃棄優先順位の高い
セルがなければ廃棄優先度の低いセルのうち優先順位の
高いセルキューの先頭に最も近いセルの順序で廃棄す
る。

【０００９】

【作用】この発明に係る入力バッファ型ＡＴＭスイッチ
回路は、ＡＴＭスイッチで扱うセルの遅延量によりセル
を複数の遅延レベルに分け、セルの識別子ごとにセルが
入力バッファに蓄積可能なバッファ内蓄積可能時間を記
憶して出力し、セルの遅延レベルとセルキューから出力
されるバッファ内蓄積可能時間とセルカウンタから出力
される入力バッファ内のセル数とに基づいて重みづけら
れた競合調停情報を生成し、複数のセルキューから同じ
出力先にセルの出力が要求されていれば、競合調停情報
のうちの最も重み付けの重い入力バッファからのセルを
出力先に出力させる。

【００１０】さらに、セルキューからセルが溢れたと
き、廃棄するセルを決定してそのセルを廃棄する。廃棄
優先順位の高いセルがあれば優先順位の高いセルキュー
の先頭に最も近いセル，廃棄優先順位の高いセルがなけ
れば廃棄優先度の低いセルのうち優先順位の高いセルキ
ューの先頭に最も近いセルの順序で廃棄する。

【００１１】

【実施例】図１はこの発明の一実施例の全体のブロック
図であり、図２は図１で示した入力バッファの具体的な
ブロック図である。

【００１２】図１において、入力バッファ型ＡＴＭスイ
ッチは８個の入力バッファ１１〜１８と、マトリックス
スイッチ２０と、競合調停回路３０とを含む。入力バッ
ファ１１〜１８は後述の図２に示すように構成される。

【００１３】この発明の一実施例では、セルの遅延を次
の３種類にして取り扱われる。 システムセル：ＬＡＮ管理用セル，シグナリングセルな
どの最も重要で、早くマトリックススイッチ２０を通過
する必要のあるセル。

【００１４】音声セル：音声，動画像などの定時性デー
タ用のセルであって、システムセルの次に早くマトリッ
クススイッチ２０を通過する必要のあるセル。

【００１５】データセル：データ送信用の遅延に厳しく
ないセル。 図１に示した入力バッファ１１〜１８は、各入力線路ご
とに存在し、セルヘッダ情報の付替え，スイッチング情
報の抽出，セルデータ蓄積メモリへのセルの蓄積を行な
う。マトリックススイッチ２０は、８ビット×８入力の
入力セルデータを競合調停回路３０からのスイッチング
設定情報を基にして、所望の８出力線路に出力する。競
合調停回路３０は各入力バッファ１１〜１８からの入力
セルごとの競合調停情報および出力先情報から各出力線
路ごとの勝ち残りセル（出力可能セル）を決定する。ま
た、競合調停回路３０はマトリックススイッチ２０に対
して、各出力線路ごとのスイッチング設定情報を与え
る。

【００１６】次に、図２を参照して、入力バッファ１１
のより具体的な構成について説明する。なお、他の入力
バッファ１２〜１８も同様にして構成される。入力バッ
ファ１１はセルデータ蓄積メモリ１１１とスイッチング
情報メモリ１１２とを含む。セルデータ蓄積メモリ１１
１はセルデータを蓄積するためのメモリであって、スイ
ッチング情報メモリ１１２はセルヘッダのセル識別子
（ＶＰＩ／ＶＣＩ値）ごとのセルの遅延レベル，バッフ
ァ内蓄積可能時間および出力先情報からなるスイッチン
グ情報を蓄積する。このスイッチ情報メモリ１１２はス
イッチング情報メモリ制御回路１１３によって制御さ
れ、セルヘッダのＶＰＩ／ＶＣＩ値に応じてスイッチン
グ情報メモリ１１２を検索し、新たに付替えるＶＰＩ／
ＶＣＩ値，セルの遅延レベル，バッファ内蓄積可能時間
および出力先情報を読出す。スイッチング情報メモリ１
１２から読出されたバッファ内蓄積可能時間はバッファ
内蓄積可能時刻演算回路１１４に与えられる。バッファ
内蓄積可能時刻演算回路１１４はシステムタイマ１１５
からのタイマ出力のセル入力時刻により、バッファ内蓄
積可能時刻（セル入力時刻＋バッファ内蓄積可能時間）
を生成してデマルチプレクサ１１８に与える。スイッチ
ング情報メモリ１１２から読出された新たなＶＰＩ／Ｖ
ＣＩ値はヘッダ付替回路１１６に与えられ、セルヘッダ
の付替を行なう。また、スイッチング情報メモリ１１２
から読出された出力先情報と遅延レベルはデマルチプレ
クサ１１８に与えられる。

【００１７】セルデータ蓄積メモリ１１１はセルデータ
蓄積メモリ制御回路１１７によって制御され、空バッフ
ァアドレスキュー１２２から与えられるバッファアドレ
スに応じて、ヘッダ付替回路１１６によってヘッダの付
替の行なわれたセルをセルデータ蓄積メモリ１１１に書
込む。デマルチプレクサ１１８は、スイッチング情報メ
モリ１１２から読出された遅延レベルに応じて、出力先
情報とバッファ内蓄積可能時刻とセル廃棄優先度ビット
とを対応のセルキューに与える。セルキューはシステム
セルキュー１１９と音声セルキュー１２０とデータセル
キュー１２１とを含み、それぞれシステムセル，音声セ
ル，データセルを先頭から順に記憶する。空きバッファ
アドレスキュー１２２はセルデータ蓄積メモリ１１１の
バッファアドレスを記憶する。

【００１８】さらに、入力バッファ１１はＦＩＲＯ（先
入れランダム出力）制御回路１２３を含み、この制御回
路１２３は競合調停情報生成回路１２４とセル出力制御
回路１２５と廃棄セル決定回路１２６とを含む。競合調
停情報生成回路１２４はセル遅延レベルとバッファ内残
り蓄積可能時間とバッファ内蓄積セル数とに基づいて競
合調停情報を生成して競合調停回路３０に与える。セル
出力制御回路１２５は競合調停回路３０からセル出力許
可信号が与えられると、セルを出力するための制御を行
なう。廃棄セル決定回路１２６はシステムセルキュー１
１９，音声セルキュー１２０およびデータセルキュー１
２１がデータセルの溢れを起こした場合に、セルの廃棄
を決定する。また、入力バッファ１１はバッファ内セル
数カウンタ１２７を含む。バッファ内セル数カウンタ１
２７は、セル入力点，セル出力制御回路１２５および廃
棄セル決定回路１２６よりセル数の増減情報を得て、入
力バッファ１１内のセル数をカウントし、競合調停情報
生成回路１２４へ情報を与える。

【００１９】次に、図１および図２を参照して、この発
明の一実施例の具体的な動作について説明する。図１に
示した入力ポートからたとえば入力バッファ１１にセル
が入力されると、図２に示す入力バッファ１１のスイッ
チング情報メモリ制御回路１１３はそのセルのヘッダの
ＶＰＩ／ＶＣＩ値によってスイッチング情報メモリ１１
２を検索し、新たに付替えるＶＰＩ／ＶＣＩ値，セルの
遅延レベル，バッファ内蓄積可能時間および出力先情報
を読出す。セルの遅延レベルはデマルチプレクサ１１８
に与えられる。出力先情報はマルチキャストを実現する
ために、出力線路群の８ビットで構成され、出力要求線
路に対応するビットが“１”であり、その他が“０”で
あるようなビット列であって、この出力先情報もデマル
チプレクサ１１８に与えられる。バッファ内蓄積可能時
間はバッファ内蓄積可能時刻演算回路１１４に与えられ
る。バッファ内蓄積可能時刻演算回路１１４はシステム
タイマ１１５から与えられるセル入力時刻とバッファ内
蓄積可能時間とに基づいて、バッファ内蓄積可能時刻を
演算してデマルチプレクサ１１８に与える。

【００２０】空きバッファアドレスキュー１２２はセル
データ蓄積メモリ１１１のバッファアドレスを読出し、
デマルチプレクサ１１８とセルデータ蓄積メモリ制御回
路１１７とに与える。デマルチプレクサ１１８はバッフ
ァ内蓄積可能時刻と出力先情報とセル廃棄優先ビットと
バッファアドレスとをセル遅延レベルに対応するシステ
ムセルキュー１１９と音声セルキュー１２０とデータセ
ルキュー１２１のいずれかに入力する。セルデータは、
ヘッダ付替回路１１６によってスイッチング情報メモリ
１１１から読出した新ＶＰＩ／ＶＣＩ値により、セルヘ
ッダの付替が行なわれる。その後、セルデータ蓄積メモ
リ制御回路１１７によって、セルデータ蓄積メモリ１１
１内の空きバッファアドレスキュー１２２から読出され
たバッファアドレスにセルヘッダの付替えられたセルデ
ータが書込まれる。

【００２１】次に、ＨＯＬ回避動作について説明する。
競合調停情報生成回路１２４は、システムセルキュー１
１９，音声セルキュー１２０およびデータセルキュー１
２１のいずれかのキューの先頭セルを出力候補として、
そのセルのセル遅延レベル，バッファ内蓄積可能時刻お
よびバッファ内蓄積セル数から競合調停情報を作成す
る。ここで、入力バッファ内の３種類のキューの出力候
補優先順位は、 システムセルキュー＞音声セルキュー＞データセ
ルキュー の順序とされる。また、競合調停情報は以下の手順で作
成される。セルの遅延レベルは表１に示すようにコード
化される。

【００２２】

【表１】

【００２３】バッファ内残り蓄積可能時間（バッファ内
に蓄積可能な残り時間＝バッファ内蓄積可能時刻−入力
バッファの現在標準時刻）を次の表２に示すように３ビ
ットにコード化する。

【００２４】

【表２】

【００２５】バッファ内蓄積セル数は次の表３に示すよ
うにコード化される。

【００２６】

【表３】

【００２７】上述の３種類の情報ビットを次の表４に示
すようにマッピングされる。

【００２８】

【表４】

【００２９】上述のごとくして、入力バッファ１１で作
成された競合調停情報と出力先情報は競合調停回路３０
に与えられる。競合調停回路３０では、各入力バッファ
１１〜１８からの出力先情報を見て、１つの出力線路に
対して１つの入力線路のセルのみが出力要求していれ
ば、その入力線路に対応する入力バッファにセル出力許
可信号を与える。もし、複数の入力線路のセルが同一の
出力線路に出力要求していれば、それらの入力線路の競
合調停情報を表４に示すように重み付けを行なって、そ
の大小比較を行なう。ここで、最も重みの大きな入力線
路に対して、競合調停回路３０は出力線路分の８ビット
で構成され、許可出力線路に対応するビットが“１”で
あって、その他が“０”であるようなビット列のセル出
力許可信号を与える。この勝ち残り動作に負けた入力線
路の入力バッファは、システムセルキュー１１９，音声
セルキュー１２０およびデータセルキュー１２１のいず
れかの次の出力候補セルを決定し、競合調停情報と出力
先情報を作成して競合調停回路３０に与え、競合調停回
路３０は２回目の勝ち残り決定動作を行なう。このよう
に、各入力線路の出力候補セルがある限り、また１セル
を入出力する時間内でこのＨＯＬ回避動作を繰返す。

【００３０】各出力線路へ出力する入力線路が決定され
ると、競合調停回路３０はマトリックススイッチ２０へ
出力線路ごとのスイッチング設定情報を送り、マトリッ
クススイッチ２０は内部のスイッチング素子を切換え
る。それと同時に、入力バッファ１１は、セル出力制御
回路１２５からセルデータ蓄積メモリ制御回路１１７に
出力セルのバッファアドレスを通知する。セルデータ蓄
積メモリ制御回路１１７はセルデータ蓄積メモリ１１１
から出力すべきセルデータを読出し、マトリックススイ
ッチ２０へ送る。これによって、所望の出力線路にセル
を出力できる。

【００３１】また、セル出力制御回路１２５では、出力
先情報が“１”であるビットで、競合調停回路３０から
の出力許可信号が“１”であるビットを“０”にする。
この結果、出力先情報のすべてのビットが“０”であれ
ば、所望の出力線路すべてに出力されたとみなして、そ
のセルのキュー内のエントリを削除し、バッファアドレ
スを以降のセル入力に使用するために空きバッファアド
レスキュー１２２に書込む。もし、この出力先情報に
“１”のビットが残っていれば、まだ出力したい出力線
路があるものとして、この出力先情報をキュー内の該当
箇所に書込む。このセルは、次のＨＯＬ回避動作に参加
する。

【００３２】この実施例におけるＡＴＭスイッチは、入
力バッファ１１がバッファ溢れを起こした場合には、廃
棄優先度制御を行なう。すなわち、バッファ溢れを起こ
したとき、入力バッファ１１は廃棄セル決定回路１２６
によって、システムセルキュー１１９，音声セルキュー
１２０およびデータセルキュー１２１のいずれかのキュ
ー内のセル廃棄優先度ビットから以下の廃棄優先度制御
動作を行なう。

【００３３】 入力バッファ内に廃棄優先順位の高い
セルがあれば、廃棄優先順位の高いセルのうち、最も古
いセル（キューの先頭に最も近いセル）を廃棄する。

【００３４】 入力バッファ１１内のセルキュー１１
９，１２０および１２１のうちのセルの廃棄優先順位が
低いものしかない場合、音声セルキュー＞データセルキ
ュー＞システムセルキューの順序でそのキューの最も古
いセルを廃棄する。

【００３５】この廃棄優先度制御動作により廃棄される
セルが決定すると、セルキュー１１９，１２０および１
２１からそのセルのエントリを削除し、該当バッファア
ドレスを以降のセル入力に使用するために、空きバッフ
ァアドレスキュー１２２に書込まれる。

【００３６】

【発明の効果】以上のように、この発明によれば、複数
段階のセルの遅延レベルのそれぞれに応じて、セルが入
力バッファに蓄積可能なバッファ内蓄積可能時間を複数
のセルキューに記憶し、セルの遅延レベルとセルキュー
から出力されるバッファ内蓄積可能時間と入力バッファ
内のセル数とに基づいて重み付けられた競合調停情報を
生成し、複数の入力バッファから同じ出力先にセルの出
力が要求されていれば、競合調停情報のうちの最も重み
付けの重い入力バッファからのセルを出力先に出力する
ようにしたので、小規模かつ高性能で、高速動作を可能
にすることができ、セル遅延に厳しいマルチメディアネ
ットワークに適用することができる。

【００３７】すなわち、バッファのセル収容数を少なく
設計できるので、従来より小型化，低価格化が可能にな
り、重みづけにより時間に厳しいセルが優先処理され
る。したがって、利用者にとっては伝送の遅れ時間を実
質的に感じなくなり、また画像や音声の伝送による劣化
を最小限に抑えることができる。

【００３８】また、時間に厳しいセルが複数の入力線路
から１つの出力線路をめざした場合、より早く出力した
いセル（残り蓄積可能時間の少ないセル、すなわち早く
から入力バッファに蓄積されているセル）を出力させる
ことができ、すべてのセルに対して、伝送の遅れ時間を
一定値以内にすることができる。

【００３９】また、時間に厳しくないデータなどのセル
でも、待ち時間に長時間（たとえば１秒）ではあるが制
限がある。この制限時間を越えると、上位プロトコルに
よりセルが廃棄されたと見なされるが、このような場合
に、待ち時間が長くなったセル（残り蓄積可能時間がゼ
ロに近づいたセル）の競合調停情報の重みが大きくな
り、優先的に出力されるようになる。これによりセルの
廃棄を少なくできる。

【００４０】さらに、バッファ内の蓄積セル数が多い入
力バッファのセルも競合調停情報の重みが大きくなり、
優先的に出力され、セル廃棄が少なくなり、バッファ量
も少なくてすむ。このような廃棄優先順位をつけること
により、廃棄されることを嫌うデータセルを廃棄させる
ことなく、廃棄に強い音声セルを優先的に廃棄すること
ができる。さらに、最重要なシステムセルの廃棄率を著
しく低減させることができる。

【図面の簡単な説明】

【図１】この発明の一実施例の全体の構成を示すブロッ
ク図である。

【図２】入力バッファの具体的な構成を示すブロック図
である。

【符号の説明】

１１〜１８ 入力バッファ ２０ マトリックススイッチ ３０ 競合調停回路 １１１ セルデータ蓄積メモリ １１２ スイッチング情報メモリ １１３ スイッチング情報メモリ制御回路 １１４ バッファ内蓄積可能時刻演算回路 １１５ システムタイマ １１６ ヘッダ付替回路 １１７ セルデータ蓄積メモリ制御回路 １１８ デマルチプレクサ １１９ システムセルキュー １２０ 音声セルキュー １２１ データセルキュー １２２ 空きバッファアドレスキュー １２４ 競合調停情報生成回路 １２５ セル出力制御回路 １２６ 廃棄セル決定回路 １２７ バッファ内セル数カウンタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＡＴＭスイッチの入力側に複数の入力バ
   ッファを備えた入力バッファ型ＡＴＭスイッチ回路であ
   って、 前記ＡＴＭスイッチで扱うセルの遅延量によりセルを複
   数の遅延レベルに分け、セルの識別子ごとにセルが前記
   入力バッファに蓄積可能なバッファ内蓄積可能時間を記
   憶して出力し、 前記遅延レベルごとに設けられる複数のセルキュー、 前記入力バッファ内のセル数をカウントするセルカウン
   タ、 前記セルの遅延レベルと前記セルキューから出力される
   バッファ内蓄積可能時間と前記セルカウンタから出力さ
   れる入力バッファ内のセル数とに基づいて重みづけられ
   た競合調停情報を生成する競合調停情報生成手段、およ
   び前記複数の入力バッファから同じ出力先にセルの出力
   が要求されていれば、前記競合調停情報生成手段によっ
   て生成された競合調停情報のうち最も重み付けの重い入
   力バッファからのセルを前記出力先に出力させる競合調
   停手段を備えた、入力バッファ型ＡＴＭスイッチ回路。
2. 【請求項２】 前記セルキューからセルが溢れたとき、
   廃棄するセルを決定してそのセルを廃棄する廃棄セル決
   定手段を含む、請求項１の入力バッファ型ＡＴＭスイッ
   チ回路。
3. 【請求項３】 前記廃棄セル決定手段は、第１にセルの
   廃棄優先順位を考慮して前記セルキューに優先順位を付
   し、該優先順位を第２に考慮し、第３にセルキューの先
   頭からの順番を考慮して行ない、廃棄優先順位の高いセ
   ルがあれば、前記優先順位の高いセルキューの先頭に最
   も近いセル，廃棄優先順位の高いセルがなければ廃棄優
   先度の低いセルのうち前記優先順位の高いセルキューの
   先頭に最も近いセルの順序で廃棄することを特徴とす
   る、請求項２の入力バッファ型ＡＴＭスイッチ回路。