JPH0729996A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0729996A JPH0729996A JP5171814A JP17181493A JPH0729996A JP H0729996 A JPH0729996 A JP H0729996A JP 5171814 A JP5171814 A JP 5171814A JP 17181493 A JP17181493 A JP 17181493A JP H0729996 A JPH0729996 A JP H0729996A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000013500 data storage Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】ＳＲＡＭにおいて、低電圧での動作を保証し、
市場ニーズの電源電位３．０Ｖ±１０％を十分に対応で
きる半導体記憶装置を供給する。 【構成】ビット線負荷回路１１、カラムゲート１３、書
き込みゲート１４、メモリセルのデータ転送ゲート１
２、データバス負荷回路１７のしきい値電圧をその他の
ＮＭＯＳのしきい値電圧よりも低くする。なお低Ｖｔｈ
化するには、通常のＮＭＯＳチャンネルを形成するＮチ
ャンネルドープ工程の後、低Ｖｔｈ化するＮＭＯＳのチ
ャンネル部分のマスクを作成し、再度チャンネルドープ
工程を行なうことにより形成する。
市場ニーズの電源電位３．０Ｖ±１０％を十分に対応で
きる半導体記憶装置を供給する。 【構成】ビット線負荷回路１１、カラムゲート１３、書
き込みゲート１４、メモリセルのデータ転送ゲート１
２、データバス負荷回路１７のしきい値電圧をその他の
ＮＭＯＳのしきい値電圧よりも低くする。なお低Ｖｔｈ
化するには、通常のＮＭＯＳチャンネルを形成するＮチ
ャンネルドープ工程の後、低Ｖｔｈ化するＮＭＯＳのチ
ャンネル部分のマスクを作成し、再度チャンネルドープ
工程を行なうことにより形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置、特にＳ
ＲＡＭ（スタティック・ランダムアクセス・メモリ）の
低電圧での動作保証に関する。
ＲＡＭ（スタティック・ランダムアクセス・メモリ）の
低電圧での動作保証に関する。
【０００２】
【従来の技術】図２に従来の一実施例を示す。図２でＢ
Ｌ、ＸＢＬは１対のビット線、２１はＮＭＯＳ構成の１
対のビット線負荷回路で、そのソースは電源電位に接続
されドレインはビット線の一端に接続されゲートはビッ
ト線負荷制御信号ＬＤに接続されている。ＤＢ、ＸＤＢ
は１対のデータバス、２３はＮＭＯＳ構成の１対のカラ
ムゲートで、そのソースはビット線の他の一端に、ドレ
インはデータバスの一端に、ゲートはカラム選択信号Ｃ
Ｇにそれぞれ接続されている。１５はデータ記憶回路で
１対の高抵抗負荷素子１５１、１５２と１対のＮＭＯＳ
素子１５３、１５４で構成され、高抵抗負荷素子の一端
は電源電位に、他の一端はＮＭＯＳ素子のドレインＭ
Ｃ、ＸＭＣに接続され、ＮＭＯＳ素子のソースは接地さ
れ、１５３のゲートはＭＣに、１５４のゲートはＸＭＣ
に接続されている。２２はＮＭＯＳ構成の１対のデータ
転送ゲートで、そのソースは該ビット線に、ドレインは
該データ記憶回路のＮＭＯＳ素子のドレインＭＣ、ＸＭ
Ｃに、ゲートはワード線選択信号ＷＬにそれぞれ接続さ
れている。ＷＢ、ＸＷＢは１対のデータ書き込みバス、
２４はＮＭＯＳ構成の１対の書き込みゲートで、ソース
は該データ書き込みバスの一端に、ドレインは該データ
バスの他の一端に、ゲートはデータ書き込み制御信号Ｗ
Ｇにそれぞれ接続されている。１６は入出力回路で該デ
ータ書き込みバスの他の一端と接続している。２７はＮ
ＭＯＳ構成の１対のデータバス負荷回路でソースとゲー
トは電源電位に、ドレインは該データバスの一端にそれ
ぞれ接続されている。該ビット線対は１対のデータバス
にそれぞれ１対のカラムゲートを介して複数対接続され
ている。またデータ記憶回路は１対のビット線にそれぞ
れ１対のデータ転送ゲートを介して複数個接続されてい
る。
Ｌ、ＸＢＬは１対のビット線、２１はＮＭＯＳ構成の１
対のビット線負荷回路で、そのソースは電源電位に接続
されドレインはビット線の一端に接続されゲートはビッ
ト線負荷制御信号ＬＤに接続されている。ＤＢ、ＸＤＢ
は１対のデータバス、２３はＮＭＯＳ構成の１対のカラ
ムゲートで、そのソースはビット線の他の一端に、ドレ
インはデータバスの一端に、ゲートはカラム選択信号Ｃ
Ｇにそれぞれ接続されている。１５はデータ記憶回路で
１対の高抵抗負荷素子１５１、１５２と１対のＮＭＯＳ
素子１５３、１５４で構成され、高抵抗負荷素子の一端
は電源電位に、他の一端はＮＭＯＳ素子のドレインＭ
Ｃ、ＸＭＣに接続され、ＮＭＯＳ素子のソースは接地さ
れ、１５３のゲートはＭＣに、１５４のゲートはＸＭＣ
に接続されている。２２はＮＭＯＳ構成の１対のデータ
転送ゲートで、そのソースは該ビット線に、ドレインは
該データ記憶回路のＮＭＯＳ素子のドレインＭＣ、ＸＭ
Ｃに、ゲートはワード線選択信号ＷＬにそれぞれ接続さ
れている。ＷＢ、ＸＷＢは１対のデータ書き込みバス、
２４はＮＭＯＳ構成の１対の書き込みゲートで、ソース
は該データ書き込みバスの一端に、ドレインは該データ
バスの他の一端に、ゲートはデータ書き込み制御信号Ｗ
Ｇにそれぞれ接続されている。１６は入出力回路で該デ
ータ書き込みバスの他の一端と接続している。２７はＮ
ＭＯＳ構成の１対のデータバス負荷回路でソースとゲー
トは電源電位に、ドレインは該データバスの一端にそれ
ぞれ接続されている。該ビット線対は１対のデータバス
にそれぞれ１対のカラムゲートを介して複数対接続され
ている。またデータ記憶回路は１対のビット線にそれぞ
れ１対のデータ転送ゲートを介して複数個接続されてい
る。
【０００３】以上のような構成の半導体記憶装置に於い
て該データ記憶回路にデータを書き込む際の動作及び伝
搬されるデータ電位について図４を使って説明する。
て該データ記憶回路にデータを書き込む際の動作及び伝
搬されるデータ電位について図４を使って説明する。
【０００４】ＮＭＯＳ素子はソースからドレインに電位
が伝送される際、しきい値電圧ＶｔｈＮ分の電位が下が
る。つまりソース側に電源電位ＶＤＤが与えられた場
合、ドレイン側ではＶＤＤ―ＶｔｈＮの電位になる。以
下の説明ではビット線負荷回路２１、カラムゲート２
３、書き込みゲート２４のしきい値電位をＶｔｈＮ、デ
ータ転送ゲート２２、ＮＭＯＳ素子１５３、１５４のし
きい値電圧をＶｔｈＭとし、バックゲート効果などを無
視している。
が伝送される際、しきい値電圧ＶｔｈＮ分の電位が下が
る。つまりソース側に電源電位ＶＤＤが与えられた場
合、ドレイン側ではＶＤＤ―ＶｔｈＮの電位になる。以
下の説明ではビット線負荷回路２１、カラムゲート２
３、書き込みゲート２４のしきい値電位をＶｔｈＮ、デ
ータ転送ゲート２２、ＮＭＯＳ素子１５３、１５４のし
きい値電圧をＶｔｈＭとし、バックゲート効果などを無
視している。
【０００５】入出力回路１６からデータ書き込みバス対
ＷＢ、ＸＷＢにそれぞれＶＤＤと０Ｖが与えられる。デ
ータバスＤＢ、ＸＤＢの電位はデータバス負荷回路２７
が常時オンの状態にあるためＶＤＤ−ＶｔｈＮに保たれ
ている。データ書き込み制御信号ＷＧがＶＤＤ電位（以
下”Ｈ”と略す）になった時書き込みゲート２４がオン
となりデータ書き込みバスＷＢ、ＸＷＢの電位がデータ
バスＤＢ、ＸＤＢに電送される。この時データバスの電
位はそれぞれＶＤＤ―ＶｔｈＮと０Ｖになる。カラムゲ
ート選択信号ＣＧが接地電位（以下”Ｌ”と略す）の間
にビット線負荷制御信号ＬＤは”Ｈ”になり、ビット線
負荷回路２１がオンとなりビット線ＢＬ、ＸＢＬの電位
は共にＶＤＤ―ＶｔｈＮとなる。次にビット線負荷制御
信号ＬＤが”Ｌ”となりビット線負荷回路２１がオフ
し、カラムゲート選択信号ＣＧが”Ｈ”でカラムゲート
２３がオンとなりデータバスＤＢ、ＸＤＢの電位とビッ
ト線ＢＬ、ＸＢＬの電位がイコライズされる。この時ビ
ット線の電位はそれぞれＶＤＤ―ＶｔｈＮと０Ｖにな
る。次にワード線選択信号ＷＬが”Ｈ”でデータ転送ゲ
ート２２がオンとなりビット線ＢＬ、ＸＢＬの電位がデ
ータ記憶回路のＮＭＯＳ素子１５３、１５４のドレイン
ＭＣ、ＸＭＣに電送される。この時ＭＣ、ＸＭＣの電位
はＶＤＤ―ＶｔｈＮ―ＶｔｈＭと０Ｖになる。
ＷＢ、ＸＷＢにそれぞれＶＤＤと０Ｖが与えられる。デ
ータバスＤＢ、ＸＤＢの電位はデータバス負荷回路２７
が常時オンの状態にあるためＶＤＤ−ＶｔｈＮに保たれ
ている。データ書き込み制御信号ＷＧがＶＤＤ電位（以
下”Ｈ”と略す）になった時書き込みゲート２４がオン
となりデータ書き込みバスＷＢ、ＸＷＢの電位がデータ
バスＤＢ、ＸＤＢに電送される。この時データバスの電
位はそれぞれＶＤＤ―ＶｔｈＮと０Ｖになる。カラムゲ
ート選択信号ＣＧが接地電位（以下”Ｌ”と略す）の間
にビット線負荷制御信号ＬＤは”Ｈ”になり、ビット線
負荷回路２１がオンとなりビット線ＢＬ、ＸＢＬの電位
は共にＶＤＤ―ＶｔｈＮとなる。次にビット線負荷制御
信号ＬＤが”Ｌ”となりビット線負荷回路２１がオフ
し、カラムゲート選択信号ＣＧが”Ｈ”でカラムゲート
２３がオンとなりデータバスＤＢ、ＸＤＢの電位とビッ
ト線ＢＬ、ＸＢＬの電位がイコライズされる。この時ビ
ット線の電位はそれぞれＶＤＤ―ＶｔｈＮと０Ｖにな
る。次にワード線選択信号ＷＬが”Ｈ”でデータ転送ゲ
ート２２がオンとなりビット線ＢＬ、ＸＢＬの電位がデ
ータ記憶回路のＮＭＯＳ素子１５３、１５４のドレイン
ＭＣ、ＸＭＣに電送される。この時ＭＣ、ＸＭＣの電位
はＶＤＤ―ＶｔｈＮ―ＶｔｈＭと０Ｖになる。
【０００６】
【発明が解決しようとする課題】このデータ記憶回路に
この電位が保持されるためには、ＮＭＯＳ素子１５３、
１５４のしきい値電圧ＶｔｈＭが次のような関係になけ
ればならない。
この電位が保持されるためには、ＮＭＯＳ素子１５３、
１５４のしきい値電圧ＶｔｈＭが次のような関係になけ
ればならない。
【０００７】ＶｔｈＭ＜ＶＤＤ―ＶｔｈＮ―ＶｔｈＭ つまりこのデータ記憶回路にデータが保持できる動作下
限電源電位はＶｔｈＮ＋２×ＶｔｈＭ以上である。ここ
で仮にＶｔｈＮ＝０．９０Ｖ、ＶｔｈＭ＝１．００Ｖと
すると、動作下限電源電位は２．９０Ｖ以上となる。ま
た現実的にはバックゲート効果の影響も加味されるので
さらに高くなる。市場ニーズとして電源電位３．０Ｖ±
１０％での動作が求められる中で、この動作下限電源電
位では対応することはできない。
限電源電位はＶｔｈＮ＋２×ＶｔｈＭ以上である。ここ
で仮にＶｔｈＮ＝０．９０Ｖ、ＶｔｈＭ＝１．００Ｖと
すると、動作下限電源電位は２．９０Ｖ以上となる。ま
た現実的にはバックゲート効果の影響も加味されるので
さらに高くなる。市場ニーズとして電源電位３．０Ｖ±
１０％での動作が求められる中で、この動作下限電源電
位では対応することはできない。
【０００８】本発明はかかる点を改善し、低電圧での動
作を保証できる半導体記憶装置を提供しようとするもの
である。
作を保証できる半導体記憶装置を提供しようとするもの
である。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、１対のビット線と、該ビット線に接続されるＮチャ
ンネルＭＯＳ型ＦＥＴ（以下ＮＭＯＳと略す）で構成さ
れた１対のビット線負荷回路と、該ビット線と１対のデ
ータバスの間に接続されるＮＭＯＳで構成された１対の
カラムゲートと、該ビット線とデータ記憶回路の間に接
続されるＮＭＯＳで構成された１対のデータ転送ゲート
と、該データバスと１対のデータ書き込みバスの間に接
続されるＮＭＯＳで構成される１対の書き込みゲート
と、該データバスに接続されるＮＭＯＳで構成された１
対のデータバス負荷回路で構成される半導体記憶装置に
おいて、該ビット線負荷回路と該カラムゲートと該デー
タ転送ゲートと該書き込みゲートと該データバス負荷回
路のＮＭＯＳのしきい値電圧をその他のＮＭＯＳのしき
い値電圧よりも低くしたことを特徴とする。
は、１対のビット線と、該ビット線に接続されるＮチャ
ンネルＭＯＳ型ＦＥＴ（以下ＮＭＯＳと略す）で構成さ
れた１対のビット線負荷回路と、該ビット線と１対のデ
ータバスの間に接続されるＮＭＯＳで構成された１対の
カラムゲートと、該ビット線とデータ記憶回路の間に接
続されるＮＭＯＳで構成された１対のデータ転送ゲート
と、該データバスと１対のデータ書き込みバスの間に接
続されるＮＭＯＳで構成される１対の書き込みゲート
と、該データバスに接続されるＮＭＯＳで構成された１
対のデータバス負荷回路で構成される半導体記憶装置に
おいて、該ビット線負荷回路と該カラムゲートと該デー
タ転送ゲートと該書き込みゲートと該データバス負荷回
路のＮＭＯＳのしきい値電圧をその他のＮＭＯＳのしき
い値電圧よりも低くしたことを特徴とする。
【００１０】
【実施例】本発明の実施例を図１、図３を使って説明す
る。図１において図２と共通の記号については説明を省
く。図１で１１はＮＭＯＳ構成で「しきい値電圧をその
他のＮＭＯＳのしきい値電圧よりも低くした」（以下
「低Ｖｔｈ化した」と略す）１対のビット線負荷回路で
図２の２１に置き替わる。１２はＮＭＯＳ構成の低Ｖｔ
ｈ化した１対のデータ転送ゲートで図２の２２に置き替
わる。１３はＮＭＯＳ構成の低Ｖｔｈ化した１対のカラ
ムゲートで図２の２３に置き替わる。１４はＮＭＯＳ構
成の低Ｖｔｈ化した１対の書き込みゲートで図２の２４
に置き替わる。１７はＮＭＯＳ構成の低Ｖｔｈ化した１
対のデータバス負荷回路で図２の２７に置き替わる。１
１、１２、１３、１４、１７のしきい値電圧は図２の対
応する２１、２２、２３、２４、２７のしきい値電圧に
対しΔＶｔｈ低く設定されている。つまり１１、１３、
１４、１７のしきい値電圧はＶｔｈＮ―ΔＶｔｈ、１２
のしきい値電圧はＶｔｈＭ―ΔＶｔｈとなる。なお低Ｖ
ｔｈ化するには通常のＮＭＯＳチャンネルを形成するＮ
チャンネルドープ工程の後、低Ｖｔｈ化するＮＭＯＳの
チャンネル部分のマスクを作成し、再度チャンネルドー
プ工程を行なうことにより形成する。
る。図１において図２と共通の記号については説明を省
く。図１で１１はＮＭＯＳ構成で「しきい値電圧をその
他のＮＭＯＳのしきい値電圧よりも低くした」（以下
「低Ｖｔｈ化した」と略す）１対のビット線負荷回路で
図２の２１に置き替わる。１２はＮＭＯＳ構成の低Ｖｔ
ｈ化した１対のデータ転送ゲートで図２の２２に置き替
わる。１３はＮＭＯＳ構成の低Ｖｔｈ化した１対のカラ
ムゲートで図２の２３に置き替わる。１４はＮＭＯＳ構
成の低Ｖｔｈ化した１対の書き込みゲートで図２の２４
に置き替わる。１７はＮＭＯＳ構成の低Ｖｔｈ化した１
対のデータバス負荷回路で図２の２７に置き替わる。１
１、１２、１３、１４、１７のしきい値電圧は図２の対
応する２１、２２、２３、２４、２７のしきい値電圧に
対しΔＶｔｈ低く設定されている。つまり１１、１３、
１４、１７のしきい値電圧はＶｔｈＮ―ΔＶｔｈ、１２
のしきい値電圧はＶｔｈＭ―ΔＶｔｈとなる。なお低Ｖ
ｔｈ化するには通常のＮＭＯＳチャンネルを形成するＮ
チャンネルドープ工程の後、低Ｖｔｈ化するＮＭＯＳの
チャンネル部分のマスクを作成し、再度チャンネルドー
プ工程を行なうことにより形成する。
【００１１】以上のような構成の半導体記憶装置に於い
て該データ記憶回路にデータを書き込む際の動作及び伝
搬されるデータ電位について図３を使って説明する。
て該データ記憶回路にデータを書き込む際の動作及び伝
搬されるデータ電位について図３を使って説明する。
【００１２】低Ｖｔｈ化したＮＭＯＳ素子はソースから
ドレインに電位が伝送される際、しきい値電圧（Ｖｔｈ
Ｎ―ΔＶｔｈ）分の電位が下がる。つまりソース側に電
源電位ＶＤＤが与えられた場合、ドレイン側ではＶＤＤ
―ＶｔｈＮ＋ΔＶｔｈの電位になる。以下の説明ではビ
ット線負荷回路１１、カラムゲート１３、書き込みゲー
ト１４のしきい値電位をＶｔｈＮ―ΔＶｔｈ、データ転
送ゲート１２のしきい値電位をＶｔｈＭ―ΔＶｔｈ、Ｎ
ＭＯＳ素子１５３、１５４のしきい値電圧をＶｔｈＭと
し、バックゲート効果などを無視している。
ドレインに電位が伝送される際、しきい値電圧（Ｖｔｈ
Ｎ―ΔＶｔｈ）分の電位が下がる。つまりソース側に電
源電位ＶＤＤが与えられた場合、ドレイン側ではＶＤＤ
―ＶｔｈＮ＋ΔＶｔｈの電位になる。以下の説明ではビ
ット線負荷回路１１、カラムゲート１３、書き込みゲー
ト１４のしきい値電位をＶｔｈＮ―ΔＶｔｈ、データ転
送ゲート１２のしきい値電位をＶｔｈＭ―ΔＶｔｈ、Ｎ
ＭＯＳ素子１５３、１５４のしきい値電圧をＶｔｈＭと
し、バックゲート効果などを無視している。
【００１３】入出力回路１６からデータ書き込みバス対
ＷＢ、ＸＷＢにそれぞれＶＤＤと０Ｖが与えられる。デ
ータバスＤＢ、ＸＤＢの電位はデータバス負荷回路１７
が常時オンの状態にあるためＶＤＤ−ＶｔｈＮ＋ΔＶｔ
ｈに保たれている。データ書き込み制御信号ＷＧが”
Ｈ”になった時書き込みゲート１４がオンとなりデータ
書き込みバスＷＢ、ＸＷＢの電位がデータバスＤＢ、Ｘ
ＤＢに電送される。この時データバスの電位はそれぞれ
ＶＤＤ―ＶｔｈＮ＋ΔＶｔｈと０Ｖになる。カラムゲー
ト選択信号ＣＧが”Ｌ”の間にビット線負荷制御信号Ｌ
Ｄは”Ｈ”になり、ビット線負荷回路１１がオンとなり
ビット線ＢＬ、ＸＢＬの電位は共にＶＤＤ―ＶｔｈＮ＋
ΔＶｔｈとなる。次にビット線負荷制御信号ＬＤが”
Ｌ”となりビット線負荷回路１１がオフし、カラムゲー
ト選択信号ＣＧが”Ｈ”でカラムゲート１３がオンとな
りデータバスＤＢ、ＸＤＢの電位とビット線ＢＬ、ＸＢ
Ｌの電位がイコライズされる。この時ビット線の電位は
それぞれＶＤＤ―ＶｔｈＮ＋ΔＶｔｈと０Ｖになる。次
にワード線選択信号ＷＬが”Ｈ”でデータ転送ゲート１
２がオンとなりビット線ＢＬ、ＸＢＬの電位がデータ記
憶回路のＮＭＯＳ素子１５３、１５４のドレインＭＣ、
ＸＭＣに電送される。この時ＭＣ、ＸＭＣの電位はＶＤ
Ｄ―ＶｔｈＮ―ＶｔｈＭ＋２×ΔＶｔｈと０Ｖになる。
ＷＢ、ＸＷＢにそれぞれＶＤＤと０Ｖが与えられる。デ
ータバスＤＢ、ＸＤＢの電位はデータバス負荷回路１７
が常時オンの状態にあるためＶＤＤ−ＶｔｈＮ＋ΔＶｔ
ｈに保たれている。データ書き込み制御信号ＷＧが”
Ｈ”になった時書き込みゲート１４がオンとなりデータ
書き込みバスＷＢ、ＸＷＢの電位がデータバスＤＢ、Ｘ
ＤＢに電送される。この時データバスの電位はそれぞれ
ＶＤＤ―ＶｔｈＮ＋ΔＶｔｈと０Ｖになる。カラムゲー
ト選択信号ＣＧが”Ｌ”の間にビット線負荷制御信号Ｌ
Ｄは”Ｈ”になり、ビット線負荷回路１１がオンとなり
ビット線ＢＬ、ＸＢＬの電位は共にＶＤＤ―ＶｔｈＮ＋
ΔＶｔｈとなる。次にビット線負荷制御信号ＬＤが”
Ｌ”となりビット線負荷回路１１がオフし、カラムゲー
ト選択信号ＣＧが”Ｈ”でカラムゲート１３がオンとな
りデータバスＤＢ、ＸＤＢの電位とビット線ＢＬ、ＸＢ
Ｌの電位がイコライズされる。この時ビット線の電位は
それぞれＶＤＤ―ＶｔｈＮ＋ΔＶｔｈと０Ｖになる。次
にワード線選択信号ＷＬが”Ｈ”でデータ転送ゲート１
２がオンとなりビット線ＢＬ、ＸＢＬの電位がデータ記
憶回路のＮＭＯＳ素子１５３、１５４のドレインＭＣ、
ＸＭＣに電送される。この時ＭＣ、ＸＭＣの電位はＶＤ
Ｄ―ＶｔｈＮ―ＶｔｈＭ＋２×ΔＶｔｈと０Ｖになる。
【００１４】
【発明の効果】データ記憶回路のＭＣのノードに保持さ
れた電位を従来例と比較すると２×ΔＶｔｈ高く書き込
まれたことになる。すなわちこのデータ記憶回路にデー
タが保持できる動作下限電源電位はＶｔｈＮ＋２×Ｖｔ
ｈＭ―２×ΔＶｔｈとなり、従来例よりも２×ΔＶｔｈ
低い電源電位まで動作保証することができる。ここで仮
にＶｔｈ＝０．９０Ｖ、ＶｔｈＭ＝１．００Ｖ、ΔＶｔ
ｈ＝０．３０Ｖとすると、動作下限電位は２．３０Ｖ以
上となる。これにより市場ニーズの電源電位３．０Ｖ±
１０％を十分に保証できる半導体記憶装置を供給可能と
なる。
れた電位を従来例と比較すると２×ΔＶｔｈ高く書き込
まれたことになる。すなわちこのデータ記憶回路にデー
タが保持できる動作下限電源電位はＶｔｈＮ＋２×Ｖｔ
ｈＭ―２×ΔＶｔｈとなり、従来例よりも２×ΔＶｔｈ
低い電源電位まで動作保証することができる。ここで仮
にＶｔｈ＝０．９０Ｖ、ＶｔｈＭ＝１．００Ｖ、ΔＶｔ
ｈ＝０．３０Ｖとすると、動作下限電位は２．３０Ｖ以
上となる。これにより市場ニーズの電源電位３．０Ｖ±
１０％を十分に保証できる半導体記憶装置を供給可能と
なる。
【図１】本発明の実施例を示す回路図である。
【図２】従来の実施例を示す回路図である。
【図３】図１の動作説明用の波形図である。
【図４】図２の動作説明用の波形図である。
１１ 低Ｖｔｈ化したビット線負荷回路 １２ 低Ｖｔｈ化したデータ転送ゲート １３ 低Ｖｔｈ化したカラムゲート １４ 低Ｖｔｈ化した書き込みゲート １５ データ記憶回路 １５１、１５２ 高抵抗負荷素子 １５３、１５４ ＮＭＯＳ素子 １６ 入出力回路 １７ 低Ｖｔｈ化したデータバス負荷回路 ２１ ビット線負荷回路 ２２ データ転送ゲート ２３ カラムゲート ２４ 書き込みゲート ２７ データバス負荷回路 ＭＣ、ＸＭＣ データ記憶回路端子 ＢＬ、ＸＢＬ ビット線 ＤＢ、ＸＤＢ データバス ＷＢ、ＸＷＢ データ書き込みバス ＬＤ ビット線負荷制御信号 ＷＬ ワード線選択信号 ＣＧ カラムゲート選択信号 ＷＧ データ書き込み制御信号
Claims (1)
- 【請求項１】１対のビット線と、該ビット線に接続され
るＮチャンネルＭＯＳ型ＦＥＴ（以下ＮＭＯＳと略す）
で構成された１対のビット線負荷回路と、該ビット線と
１対のデータバスの間に接続されるＮＭＯＳで構成され
た１対のカラムゲートと、該ビット線とデータ記憶回路
の間に接続されるＮＭＯＳで構成された１対のデータ転
送ゲートと、該データバスと１対のデータ書き込みバス
の間に接続されるＮＭＯＳで構成される１対の書き込み
ゲートと、該データバスに接続されるＮＭＯＳで構成さ
れた１対のデータバス負荷回路で構成される半導体記憶
装置において、該ビット線負荷回路と該カラムゲートと
該データ転送ゲートと該書き込みゲートと該データバス
負荷回路のＮＭＯＳのしきい値電圧をその他のＮＭＯＳ
のしきい値電圧よりも低くしたことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171814A JPH0729996A (ja) | 1993-07-12 | 1993-07-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171814A JPH0729996A (ja) | 1993-07-12 | 1993-07-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729996A true JPH0729996A (ja) | 1995-01-31 |
Family
ID=15930231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5171814A Pending JPH0729996A (ja) | 1993-07-12 | 1993-07-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0729996A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005267837A (ja) * | 2004-02-20 | 2005-09-29 | Renesas Technology Corp | 半導体装置 |
| US7408231B2 (en) | 1999-06-29 | 2008-08-05 | Renesas Technology Corp. | SRAM memory semiconductor integrated circuit device |
| JP2010114705A (ja) * | 2008-11-07 | 2010-05-20 | Audio Technica Corp | 単一指向性ダイナミックマイクロホン |
| US20110142265A1 (en) * | 2009-12-16 | 2011-06-16 | Hiroshi Akino | Capacitor microphone unit and capacitor microphone |
-
1993
- 1993-07-12 JP JP5171814A patent/JPH0729996A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7408231B2 (en) | 1999-06-29 | 2008-08-05 | Renesas Technology Corp. | SRAM memory semiconductor integrated circuit device |
| JP2005267837A (ja) * | 2004-02-20 | 2005-09-29 | Renesas Technology Corp | 半導体装置 |
| JP2010114705A (ja) * | 2008-11-07 | 2010-05-20 | Audio Technica Corp | 単一指向性ダイナミックマイクロホン |
| US20110142265A1 (en) * | 2009-12-16 | 2011-06-16 | Hiroshi Akino | Capacitor microphone unit and capacitor microphone |
| US8526664B2 (en) | 2009-12-16 | 2013-09-03 | Kabushiki Kaisha Audio-Technica | Capacitor microphone unit and capacitor microphone |
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