JPH0730195A - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
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- JPH0730195A JPH0730195A JP19315493A JP19315493A JPH0730195A JP H0730195 A JPH0730195 A JP H0730195A JP 19315493 A JP19315493 A JP 19315493A JP 19315493 A JP19315493 A JP 19315493A JP H0730195 A JPH0730195 A JP H0730195A
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- refractive index
- semiconductor device
- dielectric film
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Abstract
(57)【要約】
【目的】各プロセスが容易に実施できて、作業時間が短
縮され、歩留まり、制御性が向上する屈折率導波型半導
体レーザ素子等の半導体素子の製造方法及びその半導体
素子である。 【構成】半導体基板２１上に、所望の屈折率導波路とな
る領域以外にマスク層２５を設け、この基板２１をエッ
チングして所望の屈折率導波路となる領域に溝部２１ａ
を形成する。更に、基板２１の溝部２１ａに底面を除い
て誘電体膜２６を形成し、溝部底面上に誘電体膜２６を
選択マスクとして、選択的に導波路構造２２、２３、２
４を形成する。
縮され、歩留まり、制御性が向上する屈折率導波型半導
体レーザ素子等の半導体素子の製造方法及びその半導体
素子である。 【構成】半導体基板２１上に、所望の屈折率導波路とな
る領域以外にマスク層２５を設け、この基板２１をエッ
チングして所望の屈折率導波路となる領域に溝部２１ａ
を形成する。更に、基板２１の溝部２１ａに底面を除い
て誘電体膜２６を形成し、溝部底面上に誘電体膜２６を
選択マスクとして、選択的に導波路構造２２、２３、２
４を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子及びその製造
方法に係り、特にリッジ型ないし埋め込み型半導体の形
成に好適に利用できる半導体素子の製造方法に関する。
方法に係り、特にリッジ型ないし埋め込み型半導体の形
成に好適に利用できる半導体素子の製造方法に関する。
【０００２】
【従来の技術】従来、リッジ型半導体レーザ素子の横方
向の光閉じ込め構造を形成するプロセスは、次のような
プロセスで行われていた。
向の光閉じ込め構造を形成するプロセスは、次のような
プロセスで行われていた。
【０００３】図６（ａ）〜（ｅ）は従来のリッジ型半導
体レーザ素子の製造方法を説明するための工程図であ
る。
体レーザ素子の製造方法を説明するための工程図であ
る。
【０００４】まず図６（ａ）に示すような平坦な半導体
基板１０１上に、図６（ｂ）に示すように、活性層１０
２、クラッド層１０３、キャップ層１０４を積層して、
平坦な半導体レーザウエハーを形成する。
基板１０１上に、図６（ｂ）に示すように、活性層１０
２、クラッド層１０３、キャップ層１０４を積層して、
平坦な半導体レーザウエハーを形成する。
【０００５】続いて、図６（ｃ）に示すように、フォト
リソグラフィー工程と反応性イオンビームエッチング
（ＲＩＢＥ）法等のエッチング工程で、キャップ層１０
４の下層であるクラッド層１０３の所定の深さの所まで
エッチングし、横方向の光閉じ込め構造を形成する。
リソグラフィー工程と反応性イオンビームエッチング
（ＲＩＢＥ）法等のエッチング工程で、キャップ層１０
４の下層であるクラッド層１０３の所定の深さの所まで
エッチングし、横方向の光閉じ込め構造を形成する。
【０００６】その後、図６（ｄ）、（ｅ）に示すよう
に、半導体レーザウエハーに絶縁膜１０５を成膜し、リ
ッジの頂き部の絶縁膜１０５を除去し、電流注入窓を形
成する。 このように従来のリッジ型半導体レーザ素子
の横方向の光閉じ込め構造を形成するプロセスは、半導
体基板１０１上へ所望の構造をエピタキシャル成長した
後、エッチングを行う工程が用いられていた。
に、半導体レーザウエハーに絶縁膜１０５を成膜し、リ
ッジの頂き部の絶縁膜１０５を除去し、電流注入窓を形
成する。 このように従来のリッジ型半導体レーザ素子
の横方向の光閉じ込め構造を形成するプロセスは、半導
体基板１０１上へ所望の構造をエピタキシャル成長した
後、エッチングを行う工程が用いられていた。
【０００７】また、従来、埋め込み型の半導体レーザ素
子の横方向の光閉じ込め構造を形成するプロセスは、図
７（ａ）〜（ｄ）に示すように、平坦な半導体基板上２
０１に活性層２０２、クラッド層２０３、キャップ層２
０４を積層して平坦な半導体レーザウエハーを構成した
後、フォトリソグラフィー工程と反応性イオンビームエ
ッチング法等のエッチング工程で、活性層２０２の下層
の基板２０１までエッチングし、さらに、光閉じ込めと
電流狭窄を行うための埋め込み層２０５を形成する。
子の横方向の光閉じ込め構造を形成するプロセスは、図
７（ａ）〜（ｄ）に示すように、平坦な半導体基板上２
０１に活性層２０２、クラッド層２０３、キャップ層２
０４を積層して平坦な半導体レーザウエハーを構成した
後、フォトリソグラフィー工程と反応性イオンビームエ
ッチング法等のエッチング工程で、活性層２０２の下層
の基板２０１までエッチングし、さらに、光閉じ込めと
電流狭窄を行うための埋め込み層２０５を形成する。
【０００８】この従来の埋め込み型の半導体レーザ構造
を形成するプロセスは、半導体基板２０１上へのエピタ
キシャル成長後、エッチングし、さらに再成長を行う工
程が用いられていた。
を形成するプロセスは、半導体基板２０１上へのエピタ
キシャル成長後、エッチングし、さらに再成長を行う工
程が用いられていた。
【０００９】
【発明が解決しようとしている課題】しかしながら、上
記従来のリッジ型半導体レーザ素子を形成するプロセス
では、次のような課題があった。
記従来のリッジ型半導体レーザ素子を形成するプロセス
では、次のような課題があった。
【００１０】・ドライエッチング工程を必要とするた
め、歩留まりが悪い。 ・ドライエッチングプロセスで半導体レーザの活性層近
くまでエッチングするため、活性層にダメージを与えて
しまい、半導体レーザ素子の寿命を縮めたり、電気的特
性に悪影響を及ぼしてしまう。 ・ドライエッチングプロセスでリッジを形成する場合、
深さ、幅の要求精度がきびしく（深さ精度２．０μｍ±
０．１μｍ、幅の精度３μｍ以下）、プロセス制御が困
難で再現性が悪い。
め、歩留まりが悪い。 ・ドライエッチングプロセスで半導体レーザの活性層近
くまでエッチングするため、活性層にダメージを与えて
しまい、半導体レーザ素子の寿命を縮めたり、電気的特
性に悪影響を及ぼしてしまう。 ・ドライエッチングプロセスでリッジを形成する場合、
深さ、幅の要求精度がきびしく（深さ精度２．０μｍ±
０．１μｍ、幅の精度３μｍ以下）、プロセス制御が困
難で再現性が悪い。
【００１１】また、埋め込み型の半導体レーザ素子を形
成するプロセスでは、次のような課題があった。
成するプロセスでは、次のような課題があった。
【００１２】まず、ドライエッチング工程を必要とする
ため、上記３つの課題がある。さらに、再成長プロセス
を必要とするため、非常にスループット、歩留まりが悪
い。
ため、上記３つの課題がある。さらに、再成長プロセス
を必要とするため、非常にスループット、歩留まりが悪
い。
【００１３】本発明は、上記の課題を解決するためにな
されたものであり、その目的は、各プロセスが容易に実
施できて、失敗がなく、作業時間が短縮され、しかも寿
命の長い、屈折率導波型半導体レーザ素子等の半導体素
子を製造することのできる方法及びその半導体素子を提
供することにある。
されたものであり、その目的は、各プロセスが容易に実
施できて、失敗がなく、作業時間が短縮され、しかも寿
命の長い、屈折率導波型半導体レーザ素子等の半導体素
子を製造することのできる方法及びその半導体素子を提
供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体素子ない
しその製造方法は、少なくとも半導体基板上に所望の屈
折率導波路となる領域以外にパターン状のマスク層を設
け、この基板を任意の深さエッチングして溝部を形成
し、この基板に誘電体膜を形成し、溝部の底面の誘電体
膜だけを除去し、さらに、この基板上に選択的に任意の
半導体層構成をエピタキシャル成長により形成すること
を特徴とする。
しその製造方法は、少なくとも半導体基板上に所望の屈
折率導波路となる領域以外にパターン状のマスク層を設
け、この基板を任意の深さエッチングして溝部を形成
し、この基板に誘電体膜を形成し、溝部の底面の誘電体
膜だけを除去し、さらに、この基板上に選択的に任意の
半導体層構成をエピタキシャル成長により形成すること
を特徴とする。
【００１５】詳細には、本発明の半導体素子の製造方法
では、半導体基板上に、所望の屈折率導波路となる領域
以外にマスク層を設け、この基板をエッチングして所望
の屈折率導波路となる領域に溝部を形成し、さらに前記
基板の溝部に底面を除いて誘電体膜を形成し、前記溝部
底面上に前記誘電体膜を選択マスクとして、選択的に導
波路構造を形成することを特徴とする。
では、半導体基板上に、所望の屈折率導波路となる領域
以外にマスク層を設け、この基板をエッチングして所望
の屈折率導波路となる領域に溝部を形成し、さらに前記
基板の溝部に底面を除いて誘電体膜を形成し、前記溝部
底面上に前記誘電体膜を選択マスクとして、選択的に導
波路構造を形成することを特徴とする。
【００１６】また、本発明の半導体素子では、半導体基
板上に、所望の屈折率導波路となる領域以外にマスク層
が設けられ、この基板をエッチングして所望の屈折率導
波路となる領域に溝部が形成され、さらに前記基板の溝
部に底面を除いて誘電体膜が形成され、前記溝部底面上
に前記誘電体膜を選択マスクとして、選択的に導波路構
造が形成されていることを特徴とする。
板上に、所望の屈折率導波路となる領域以外にマスク層
が設けられ、この基板をエッチングして所望の屈折率導
波路となる領域に溝部が形成され、さらに前記基板の溝
部に底面を除いて誘電体膜が形成され、前記溝部底面上
に前記誘電体膜を選択マスクとして、選択的に導波路構
造が形成されていることを特徴とする。
【００１７】より具体的には、前記導波路構造は、活性
層を含んで形成されたり、前記屈折率導波路はリッジで
形成されたり、前記溝部は充分深く形成されて、前記屈
折率導波路は、埋め込んで形成されたり、前記活性層の
エネルギーギャップは、前記半導体基板のエネルギーギ
ャップより小さく形成されたりする。
層を含んで形成されたり、前記屈折率導波路はリッジで
形成されたり、前記溝部は充分深く形成されて、前記屈
折率導波路は、埋め込んで形成されたり、前記活性層の
エネルギーギャップは、前記半導体基板のエネルギーギ
ャップより小さく形成されたりする。
【００１８】
【実施例１】以下、図１を用いて、本発明の実施例につ
いて説明する。本実施例は、本発明をリッジ型半導体レ
ーザ素子に用いたものである。
いて説明する。本実施例は、本発明をリッジ型半導体レ
ーザ素子に用いたものである。
【００１９】図１（ａ）〜（ｄ）は、本発明の半導体素
子の製造方法の代表的な一実施態様例を説明するための
工程図である。
子の製造方法の代表的な一実施態様例を説明するための
工程図である。
【００２０】まず、図１（ａ）に示すように、ｎ型半導
体基板２１上に、ストライプ状の領域が形成された誘電
体膜２５を設置し、誘電体膜２５が形成された領域以外
の領域を任意の深さエッチングし、ストライプ状の溝２
１ａを形成する。誘電体膜２５は、ＳｉＯ2、ＳｉＮ、
Ａｌ2Ｏ3等の誘電体膜をプラズマＣＶＤ法、スパッタ法
等、材料に応じて適宜選定した成膜法によって形成す
る。
体基板２１上に、ストライプ状の領域が形成された誘電
体膜２５を設置し、誘電体膜２５が形成された領域以外
の領域を任意の深さエッチングし、ストライプ状の溝２
１ａを形成する。誘電体膜２５は、ＳｉＯ2、ＳｉＮ、
Ａｌ2Ｏ3等の誘電体膜をプラズマＣＶＤ法、スパッタ法
等、材料に応じて適宜選定した成膜法によって形成す
る。
【００２１】続いて、図１（ｂ）に示すように、誘電体
膜２６を上記と同様にして、基板２１、誘電体２５上に
形成する。
膜２６を上記と同様にして、基板２１、誘電体２５上に
形成する。
【００２２】次に、図１（ｃ）に示すようにストライプ
状の溝２５ａの底面の誘電体膜２６をエッチングし、基
板２１を露出させる。エッチング法としては、ＳＦ6、
ＣＦ4等のガス雰囲気を用いた反応性イオンエッチング
法が挙げられる。
状の溝２５ａの底面の誘電体膜２６をエッチングし、基
板２１を露出させる。エッチング法としては、ＳＦ6、
ＣＦ4等のガス雰囲気を用いた反応性イオンエッチング
法が挙げられる。
【００２３】次に、図１（ｄ）に示すように、この半導
体ウエハー上に多重量子井戸型構造の活性層２２、ｐ型
半導体クラッド層２３、ｐ型半導体キャップ層２４を順
に溝２５ａに沿ってストライプ状に選択的に積層し、リ
ッジ型の半導体レーザウエハーとする。
体ウエハー上に多重量子井戸型構造の活性層２２、ｐ型
半導体クラッド層２３、ｐ型半導体キャップ層２４を順
に溝２５ａに沿ってストライプ状に選択的に積層し、リ
ッジ型の半導体レーザウエハーとする。
【００２４】ただし、半導体レーザウエハーはこのよう
なものに限らず、リッジ型に適用できるものであれば、
構造、材料に関しては、特に制限はなく使用することが
できる。
なものに限らず、リッジ型に適用できるものであれば、
構造、材料に関しては、特に制限はなく使用することが
できる。
【００２５】例えば、上記のｐとｎとを入れ換えても勿
論良いし、活性層としては多重量子井戸型構造（ＭＱ
Ｗ）に限らず、単量子井戸型構造（ＳＱＷ）、ダブルヘ
テロ（ＤＨ）構造のものが、また、レーザウエハーとし
ては、加工した基板にグレーティングを形成した上にレ
ーザ構造の各層を成長させたもの等が利用できる。
論良いし、活性層としては多重量子井戸型構造（ＭＱ
Ｗ）に限らず、単量子井戸型構造（ＳＱＷ）、ダブルヘ
テロ（ＤＨ）構造のものが、また、レーザウエハーとし
ては、加工した基板にグレーティングを形成した上にレ
ーザ構造の各層を成長させたもの等が利用できる。
【００２６】更に、半導体レーザの材料としてはＧａＡ
ｓ・ＡｌＧａＡｓ系の他、ＩｎＰ・ＩｎＧａＡｓＰ系、
ＡｌＧａＩｎＰ系等が使用できる。
ｓ・ＡｌＧａＡｓ系の他、ＩｎＰ・ＩｎＧａＡｓＰ系、
ＡｌＧａＩｎＰ系等が使用できる。
【００２７】以上説明した工程により作製されたものに
対し、電極等の別部が付設される他に、物理的処理（例
えば、共振面形成のための処理、熱処理等）等の必要処
理がなされるが、そのような必要処理を受けたもの、受
けてないもの共に本実施態様例でいうリッジ型半導体レ
ーザ素子である。
対し、電極等の別部が付設される他に、物理的処理（例
えば、共振面形成のための処理、熱処理等）等の必要処
理がなされるが、そのような必要処理を受けたもの、受
けてないもの共に本実施態様例でいうリッジ型半導体レ
ーザ素子である。
【００２８】なお、上記共振面形成はへき開によっても
よいし、共振面の片面または両面にウェットエッチング
プロセスまたはドライエッチングプロセス等を施すこと
によって作製してもよい。
よいし、共振面の片面または両面にウェットエッチング
プロセスまたはドライエッチングプロセス等を施すこと
によって作製してもよい。
【００２９】また、本実施態様例は、上記屈折率導波型
のリッジ型半導体レーザ素子の製造ばかりでなく、同様
なストライプ状の屈折率導波型の導波路、光スイッチ、
光変調器などの半導体素子の製造にも適用できる。この
場合、半導体素子とは、前記リッジ型半導体レーザ素子
と同様な工程や必要処理がなされたものをいう。
のリッジ型半導体レーザ素子の製造ばかりでなく、同様
なストライプ状の屈折率導波型の導波路、光スイッチ、
光変調器などの半導体素子の製造にも適用できる。この
場合、半導体素子とは、前記リッジ型半導体レーザ素子
と同様な工程や必要処理がなされたものをいう。
【００３０】なお、図１（ａ）〜（ｄ）までのプロセス
を、マルチチャンバー型の真空装置を用い、真空一貫プ
ロセスで行ってもよい。
を、マルチチャンバー型の真空装置を用い、真空一貫プ
ロセスで行ってもよい。
【００３１】以下、上記実施態様例を更に具体化した実
施例について、前述した図１（ａ）〜（ｄ）と図２
（ａ）、（ｂ）で説明する。
施例について、前述した図１（ａ）〜（ｄ）と図２
（ａ）、（ｂ）で説明する。
【００３２】まず、ｎ型ＩｎＰ基板２１上に、ＳｉＯか
らなる誘電体膜２５を厚さ１２００Åで全面にスパッタ
蒸着法により形成し、フォトリソグラフィ工程により幅
３μｍのストライプ状のネガパターンを形成した後、４
ＰａのＳＦ6雰囲気での反応性イオンエッチング（ＲＩ
Ｅ）により、幅３μｍのストライプ状に誘電体膜２５を
選択的にエッチングする。続いて、残った誘電体膜２５
をマスクとして、塩素雰囲気での反応性イオンビームエ
ッチングにより、ＩｎＰ基板２１を深さ０．３μｍエッ
チングし、ストライプ状の溝２５ａを形成した。（図１
（ａ）参照）続いて、このウエハーにＳｉＯからなる誘
電体膜２６を厚さ２０００Åでスパッタ蒸着法により形
成し（図１（ｂ）参照）、更に、４ＰａのＳＦ6雰囲気
での反応性イオンエッチングにより、図１（ｃ）に示す
ように、ストライプ状の溝２５ａの側壁の誘電体膜２６
及び基板２１上の誘電体膜２５以外の誘電体膜２６をエ
ッチングし、溝の底部にｎ−ＩｎＰ基板２１を露出させ
た。
らなる誘電体膜２５を厚さ１２００Åで全面にスパッタ
蒸着法により形成し、フォトリソグラフィ工程により幅
３μｍのストライプ状のネガパターンを形成した後、４
ＰａのＳＦ6雰囲気での反応性イオンエッチング（ＲＩ
Ｅ）により、幅３μｍのストライプ状に誘電体膜２５を
選択的にエッチングする。続いて、残った誘電体膜２５
をマスクとして、塩素雰囲気での反応性イオンビームエ
ッチングにより、ＩｎＰ基板２１を深さ０．３μｍエッ
チングし、ストライプ状の溝２５ａを形成した。（図１
（ａ）参照）続いて、このウエハーにＳｉＯからなる誘
電体膜２６を厚さ２０００Åでスパッタ蒸着法により形
成し（図１（ｂ）参照）、更に、４ＰａのＳＦ6雰囲気
での反応性イオンエッチングにより、図１（ｃ）に示す
ように、ストライプ状の溝２５ａの側壁の誘電体膜２６
及び基板２１上の誘電体膜２５以外の誘電体膜２６をエ
ッチングし、溝の底部にｎ−ＩｎＰ基板２１を露出させ
た。
【００３３】さらに、ｎ−ＩｎＰ基板２１のストライプ
状の溝部２５ａのみに、ケミカルビームエピタキシャル
（ＣＢＥ）法により、ノンドープＩｎＧａＡｓ（４０Å
厚）、ＩｎＧａＡｓＰ（２００Å厚）を４回繰り返し積
層して多重量子井戸構造を形成した活性層２２、ｐ-Ｉ
ｎＰクラッド層２３（２．０μｍ厚）、ｐ+-ＩｎＧａＡ
ｓＰキャップ層２４（０．５μｍ厚）を順次選択成長
し、リッジ部を形成して横方向の光閉じ込めを行うスト
ライプ構造とした。
状の溝部２５ａのみに、ケミカルビームエピタキシャル
（ＣＢＥ）法により、ノンドープＩｎＧａＡｓ（４０Å
厚）、ＩｎＧａＡｓＰ（２００Å厚）を４回繰り返し積
層して多重量子井戸構造を形成した活性層２２、ｐ-Ｉ
ｎＰクラッド層２３（２．０μｍ厚）、ｐ+-ＩｎＧａＡ
ｓＰキャップ層２４（０．５μｍ厚）を順次選択成長
し、リッジ部を形成して横方向の光閉じ込めを行うスト
ライプ構造とした。
【００３４】続いて、このリッジが形成されたレーザウ
エハー上に、ＳｉＮから成る絶縁膜２７（厚さ１２００
Å）をプラズマＣＶＤ法によって形成し、ＳｉＮ絶縁膜
２７上にレジストを約１．０μｍスピンコートした。そ
の後、４ＰａのＯ2雰囲気でのＲＩＥ（反応性イオンエ
ッチング）法によって、リッジの頂き部に成膜されたレ
ジストのみを除去し、リッジの頂き部のＳｉＮ絶縁膜２
７を露出させ、更に４ＰａのＣＦ4ガス雰囲気でのＲＩ
Ｅ法を実施してリッジの頂き部の露出したＳｉＮ絶縁膜
２７を選択的にエッチングする。その後、残存している
レジストを４ＰａのＯ2雰囲気でのＲＩＥ法により除去
した。
エハー上に、ＳｉＮから成る絶縁膜２７（厚さ１２００
Å）をプラズマＣＶＤ法によって形成し、ＳｉＮ絶縁膜
２７上にレジストを約１．０μｍスピンコートした。そ
の後、４ＰａのＯ2雰囲気でのＲＩＥ（反応性イオンエ
ッチング）法によって、リッジの頂き部に成膜されたレ
ジストのみを除去し、リッジの頂き部のＳｉＮ絶縁膜２
７を露出させ、更に４ＰａのＣＦ4ガス雰囲気でのＲＩ
Ｅ法を実施してリッジの頂き部の露出したＳｉＮ絶縁膜
２７を選択的にエッチングする。その後、残存している
レジストを４ＰａのＯ2雰囲気でのＲＩＥ法により除去
した。
【００３５】次いで、リッジの頂き部に形成された表面
酸化膜を塩酸によってウェットエッチングして電流注入
窓とし、続いて、上部電極としてＡｕ−Ｚｎ−Ａｕオー
ミック用電極２８を真空蒸着法で形成し、ＩｎＰ基板２
１をラッピングで１００μｍの厚さまで削った後にｎ型
オーミック用電極２９としてＡｕ−Ｓｎ−Ａｕ電極を蒸
着した。そして、ｐ型、ｎ型の電極のオーミックコンタ
クトをとる為の熱処理を行い、リッジ型光半導体素子と
した。
酸化膜を塩酸によってウェットエッチングして電流注入
窓とし、続いて、上部電極としてＡｕ−Ｚｎ−Ａｕオー
ミック用電極２８を真空蒸着法で形成し、ＩｎＰ基板２
１をラッピングで１００μｍの厚さまで削った後にｎ型
オーミック用電極２９としてＡｕ−Ｓｎ−Ａｕ電極を蒸
着した。そして、ｐ型、ｎ型の電極のオーミックコンタ
クトをとる為の熱処理を行い、リッジ型光半導体素子と
した。
【００３６】最後に、共振面をへき開により形成し、Ｅ
Ｂ（エレクトロンビーム）蒸着によってＳｉＯ2系の高
反射膜、低反射膜をそれぞれコーティングし、スクライ
ブで分離し、電極２８、２９はワイヤーボンディングに
より取り出す。
Ｂ（エレクトロンビーム）蒸着によってＳｉＯ2系の高
反射膜、低反射膜をそれぞれコーティングし、スクライ
ブで分離し、電極２８、２９はワイヤーボンディングに
より取り出す。
【００３７】繰り返し、同様な工程により、半導体レー
ザ装置を形成したところ、長寿命（室温下２０００時間
以上レーザ発振可能）の特性をもつ装置が再現性良く得
られた。
ザ装置を形成したところ、長寿命（室温下２０００時間
以上レーザ発振可能）の特性をもつ装置が再現性良く得
られた。
【００３８】
【他の実施例】図３は、埋め込み型の屈折率導波型のＤ
ＦＢ半導体レーザ素子の第２実施例を示す上面図、図
４、図５は図３のＡ−Ａ′、Ｂ−Ｂ′断面図である。
ＦＢ半導体レーザ素子の第２実施例を示す上面図、図
４、図５は図３のＡ−Ａ′、Ｂ−Ｂ′断面図である。
【００３９】以下、第２実施例のプロセス手順について
説明する。まず、ｎ型Ｉｎ-Ｐ基板３１上に、ＳｉＮか
らなる誘電体膜３７（厚さ２０００Å）を全面にプラズ
マＣＶＤ法により形成し、フォトリソグラフィ工程とＲ
ＩＥ法により幅３μｍのストライプ状の溝を形成したの
ち、ＳｉＮ誘電体３７をマスクとして、塩素雰囲気での
ＲＩＢＥ法により、ｎ型Ｉｎ-Ｐ基板３１を深さ３．０
μｍエッチングし、ストライプ状の溝を形成した。
説明する。まず、ｎ型Ｉｎ-Ｐ基板３１上に、ＳｉＮか
らなる誘電体膜３７（厚さ２０００Å）を全面にプラズ
マＣＶＤ法により形成し、フォトリソグラフィ工程とＲ
ＩＥ法により幅３μｍのストライプ状の溝を形成したの
ち、ＳｉＮ誘電体３７をマスクとして、塩素雰囲気での
ＲＩＢＥ法により、ｎ型Ｉｎ-Ｐ基板３１を深さ３．０
μｍエッチングし、ストライプ状の溝を形成した。
【００４０】続いてＳｉＯからなる誘電体膜３８（厚さ
１２００Å）をスパッタ蒸着法によりウエハー全体に形
成し、更に、４ＰａのＳＦ6雰囲気でのＲＩＥにより、
溝底面のＳｉＯ誘電体膜３８をエッチングし、下地であ
るｎ型ＩｎＰ基板３１を露出させる。
１２００Å）をスパッタ蒸着法によりウエハー全体に形
成し、更に、４ＰａのＳＦ6雰囲気でのＲＩＥにより、
溝底面のＳｉＯ誘電体膜３８をエッチングし、下地であ
るｎ型ＩｎＰ基板３１を露出させる。
【００４１】さらに、二光束干渉露光法とＲＩＢＥによ
り、図３のＡ−Ａ′方向に垂直なグレーティングｇを溝
底面に形成した。
り、図３のＡ−Ａ′方向に垂直なグレーティングｇを溝
底面に形成した。
【００４２】続いて、ＭＯＣＶＤ法により、ｎ−ＩｎＧ
ａＡｓＰ光ガイド層３２（１０００Å厚）、ノンドープ
ＩｎＧａＡｓ（４０Å厚）、ＩｎＧａＡｓＰ（２０００
Å厚）を４回繰り返し積層して多重量子井戸構造を形成
した活性層３３、ｐ−ＩｎＧａＡｓＰ光ガイド層３４
（１０００Å厚）、ｐ−ＩｎＰクラッド層３５（１．５
μｍ厚）、ｐ+−ＩｎＧａＡｓＰキャップ層３６（０．
５μｍ厚）を、順次、ストライプ状溝部に選択成長して
埋め込み、横方向の光閉じ込めを行う埋め込み型の屈折
率導波構造とした。
ａＡｓＰ光ガイド層３２（１０００Å厚）、ノンドープ
ＩｎＧａＡｓ（４０Å厚）、ＩｎＧａＡｓＰ（２０００
Å厚）を４回繰り返し積層して多重量子井戸構造を形成
した活性層３３、ｐ−ＩｎＧａＡｓＰ光ガイド層３４
（１０００Å厚）、ｐ−ＩｎＰクラッド層３５（１．５
μｍ厚）、ｐ+−ＩｎＧａＡｓＰキャップ層３６（０．
５μｍ厚）を、順次、ストライプ状溝部に選択成長して
埋め込み、横方向の光閉じ込めを行う埋め込み型の屈折
率導波構造とした。
【００４３】続いて、上部電極としてＡｕ−Ｚｎ−Ａｕ
オーミック用電極３９を真空蒸着法で形成し、ＩｎＰ基
板３１をラッピングで１００μｍの厚さまで削った後に
ｎ型オーミック用電極４０としてＡｕＳｎＡｕ電極を蒸
着した。そして、ｐ型、ｎ型の電極３９、４０のオーミ
ックコンタクトをとる為の熱処理を行い、埋め込み型半
導体素子とした。
オーミック用電極３９を真空蒸着法で形成し、ＩｎＰ基
板３１をラッピングで１００μｍの厚さまで削った後に
ｎ型オーミック用電極４０としてＡｕＳｎＡｕ電極を蒸
着した。そして、ｐ型、ｎ型の電極３９、４０のオーミ
ックコンタクトをとる為の熱処理を行い、埋め込み型半
導体素子とした。
【００４４】最後に、共振面をへき開により形成し、Ｅ
Ｂ蒸着によってＳｉＯ等の高反射膜、低反射膜をそれぞ
れコーティングし、スクライブで分離し、電極３９、４
０はワイヤーボンディングにより取り出した。
Ｂ蒸着によってＳｉＯ等の高反射膜、低反射膜をそれぞ
れコーティングし、スクライブで分離し、電極３９、４
０はワイヤーボンディングにより取り出した。
【００４５】本実施例についても、繰り返し、同様な工
程により、低しきい値（Ｉth＜１５ｍＡ）、長寿命の特
性をもつ半導体レーザ装置が再現性良く得られた。
程により、低しきい値（Ｉth＜１５ｍＡ）、長寿命の特
性をもつ半導体レーザ装置が再現性良く得られた。
【００４６】
【発明の効果】以上説明したように、本発明の半導体素
子の製造方法では、高精度のエッチング制御が必要でな
いため、製造の失敗がなく、時間もかからず、歩留ま
り、制御性が向上する。
子の製造方法では、高精度のエッチング制御が必要でな
いため、製造の失敗がなく、時間もかからず、歩留ま
り、制御性が向上する。
【００４７】また、活性層付近および活性層をエッチン
グすることがないため、ダメージも受けないので、半導
体素子の長寿命化を可能にすることができる。更に真空
一貫プロセスで行うことができるので、スループットが
大幅に向上する。
グすることがないため、ダメージも受けないので、半導
体素子の長寿命化を可能にすることができる。更に真空
一貫プロセスで行うことができるので、スループットが
大幅に向上する。
【００４８】本発明は、光通信、光情報伝送装置に利用
される半導体素子の製造に極めて有効である。
される半導体素子の製造に極めて有効である。
【図１】本発明の半導体素子の製造方法の代表的な一実
施態様例を説明するための工程図。
施態様例を説明するための工程図。
【図２】本発明の第１実施例の上面図（ａ）、本発明の
第１実施例の図２（ａ）のＡ−Ａ′断面図（ｂ）。
第１実施例の図２（ａ）のＡ−Ａ′断面図（ｂ）。
【図３】本発明の第２実施例の上面図。
【図４】本発明の第２実施例の図３のＡ−Ａ′断面図。
【図５】本発明の第２実施例の図３のＢ−Ｂ′断面図。
【図６】従来のリッジ型半導体レーザ素子の製造方法を
説明するための工程図。
説明するための工程図。
【図７】従来の埋め込み型半導体レーザ素子の製造方法
を説明するための工程図。
を説明するための工程図。
２１、３１、１０１、２０１ 半導体基板 ２２、３３、１０２、２０２ 活性層 ２３、３５、１０３、２０３ クラッド層 ２４、３６、１０４、２０４ キャップ層 ２５、２６、３７、３８ 誘電体膜 ２８、２９、３９、４０ 電極 ３２、３４ 光ガイド層 ｇ グレーティング
Claims (10)
- 【請求項１】 半導体基板上に、所望の屈折率導波路と
なる領域以外にマスク層を設け、この基板をエッチング
して所望の屈折率導波路となる領域に溝部を形成し、さ
らに前記基板の溝部に底面を除いて誘電体膜を形成し、
前記溝部底面上に前記誘電体膜を選択マスクとして、選
択的に導波路構造を形成することを特徴とする半導体素
子の製造方法。 - 【請求項２】 前記導波路構造は、活性層を含んで形成
される請求項１記載の半導体素子の製造方法。 - 【請求項３】 前記屈折率導波路はリッジで形成される
請求項１記載の半導体素子の製造方法。 - 【請求項４】 前記溝部は充分深く形成されて、前記屈
折率導波路は、埋め込んで形成される請求項１記載の半
導体素子の製造方法。 - 【請求項５】 前記活性層のエネルギーギャップは、前
記半導体基板のエネルギーギャップより小さく形成され
る請求項２記載の半導体素子の製造方法。 - 【請求項６】 半導体基板上に、所望の屈折率導波路と
なる領域以外にマスク層が設けられ、この基板をエッチ
ングして所望の屈折率導波路となる領域に溝部が形成さ
れ、さらに前記基板の溝部に底面を除いて誘電体膜が形
成され、前記溝部底面上に前記誘電体膜を選択マスクと
して、選択的に導波路構造が形成されていることを特徴
とする半導体素子。 - 【請求項７】 前記導波路構造は、活性層を含んで形成
される請求項１記載の半導体素子。 - 【請求項８】 前記屈折率導波路はリッジで形成される
請求項１記載の半導体素子。 - 【請求項９】 前記溝部は充分深く形成されて、前記屈
折率導波路は、埋め込んで形成される請求項１記載の半
導体素子。 - 【請求項１０】 前記活性層のエネルギーギャップは、
前記半導体基板のエネルギーギャップより小さく形成さ
れる請求項２記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19315493A JPH0730195A (ja) | 1993-07-08 | 1993-07-08 | 半導体素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19315493A JPH0730195A (ja) | 1993-07-08 | 1993-07-08 | 半導体素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730195A true JPH0730195A (ja) | 1995-01-31 |
Family
ID=16303187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19315493A Pending JPH0730195A (ja) | 1993-07-08 | 1993-07-08 | 半導体素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730195A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09252165A (ja) * | 1996-03-18 | 1997-09-22 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
| JP2008218996A (ja) * | 2007-02-07 | 2008-09-18 | Sumitomo Electric Ind Ltd | 半導体光素子を作製する方法 |
-
1993
- 1993-07-08 JP JP19315493A patent/JPH0730195A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09252165A (ja) * | 1996-03-18 | 1997-09-22 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
| JP2008218996A (ja) * | 2007-02-07 | 2008-09-18 | Sumitomo Electric Ind Ltd | 半導体光素子を作製する方法 |
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