JPH07302132A - コンピュータシステム - Google Patents

コンピュータシステム

Info

Publication number
JPH07302132A
JPH07302132A JP7104086A JP10408695A JPH07302132A JP H07302132 A JPH07302132 A JP H07302132A JP 7104086 A JP7104086 A JP 7104086A JP 10408695 A JP10408695 A JP 10408695A JP H07302132 A JPH07302132 A JP H07302132A
Authority
JP
Japan
Prior art keywords
bus
clock
peripheral bus
signal
master
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7104086A
Other languages
English (en)
Other versions
JP3633998B2 (ja
Inventor
Rita M O'brien
リタ・エム・オブライエン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH07302132A publication Critical patent/JPH07302132A/ja
Application granted granted Critical
Publication of JP3633998B2 publication Critical patent/JP3633998B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215—Monitoring of peripheral devices
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3253—Power saving in bus
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Debugging And Monitoring (AREA)
  • Power Sources (AREA)

Abstract

(57)【要約】 【目的】 電力節約機構を適用する、スレーブ装置を介
して周辺バスクロック信号を制御するためのシステムお
よび方法を提供する。 【構成】 システムがリセットされるとＢＩＯＳブート
コードは各々の代替バスマスタ内の構成レジスタＭＡＸ
ＬＡＴを読取る。構成レジスタの内容は、特定のマスタ
が周辺バス（１０２）へのアクセスを必要とし得る頻度
を表わす。各々のマスタのＭＡＸＬＡＴフィールドを読
取ると、システムは、周辺バスへのアクセスを最も頻繁
に必要とするマスタに対応するＭＡＸＬＡＴ値に従って
タイマを設定する。最も頻繁に周辺バスを必要とするマ
スタがたとえば２μ秒の最大待ち時間を特定すれば、シ
ステムは１μ秒（特定された最大待ち時間の半分）ごと
にサイクルを開始するようにタイマを設定する。その
後、電力管理ユニット（１１１）が周辺バスクロックを
停止させる決定を下すとタイマはサイクルを開始する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明は、コンピュータシステム内の電
力管理に関し、より特定的には、周辺バスクロック信号
を制御するためのシステムおよびその方法に関する。
【０００２】
【関連技術の説明】製造業者によって進められている開
発の１つの目標は、コンピュータシステムの電力消費量
を低減することである。電力消費量を低減すると典型的
にはシステムにおける熱の発生が低減し、それによって
信頼性が向上しコストを削減することができる。さら
に、バッテリによって電力供給されるポータブルコンピ
ュータシステムの動作寿命を最大限に引き延ばすという
点で、電力を低減することは特に重要である。
【０００３】コンピュータシステムの電力消費量を低減
するための種々の技術が考案されている。これらの技術
には、回路の集積度を向上させること、改良した回路や
電力管理ユニット（ＰＭＵ）を組込むことなどがある。
ある特定の電力低減技術では、非活性回路部を駆動する
クロック信号を停止させることができることが必要であ
る。そのような技術を用いたシステムは、典型的には、
非活性回路部を検出または予測し、それに応じて非活性
回路部に関連するクロック信号を停止させる電力管理ユ
ニットを含む。非活性回路部を駆動する「使用されな
い」クロック信号をオフにすることにより、システム全
体の電力消費量は少なくなる。それに類似した技術で
は、時間が重要でない動作モードの間回路部を駆動する
クロック信号の周波数を低減させることができることが
必要である。
【０００４】「使用されない」クロック信号を停止させ
ることができる、ということは電力消費量を低減するこ
とにおいては一般に成功したが、この技術は一般に、そ
れに結合される代替バスマスタを有する周辺バスを駆動
するクロック信号には適用されていない。以下の例を読
めば、このように制限がある理由が最もよく理解でき
る。
【０００５】図１は、マイクロプロセッサ（ＣＰＵ）１
２、システムメモリ１４、ブリッジ／メモリコントロー
ラ１６、ならびにバスインタフェースおよびアービタユ
ニット１８を含むコンピュータシステム１０を示すブロ
ック図である。ＣＰＵローカルバス２０は、マイクロプ
ロセッサ１２をブリッジ／メモリコントローラ１６とバ
スインタフェースおよびアービタユニット１８とに結合
する。システムメモリバス２２は、システムメモリ１４
をブリッジ／メモリコントローラ１６に結合する。「マ
スタ１」として示される代替バスマスタ２６、および
「マスタ２」として示される第２の代替バスマスタ２８
は、周辺バス３０を介してバスインタフェースおよびア
ービタユニット１８に結合される。同様に、スレーブ装
置３１も周辺バス３０を介してバスインタフェースおよ
びアービタユニット１８に結合される。
【０００６】代替バスマスタ２６が周辺バス３０の統御
を要求すると、ＲＥＱ１として示されるリクエスト信号
が代替バスマスタ２６によってアサートされ、バスイン
タフェースおよびアービタユニット１８によって検出さ
れる。内部調停論理に従ってそのバスの統御が許可され
ると、バスインタフェースおよびアービタユニット１８
はＧＮＴ１として示される許可信号をアサートし、それ
に応じて代替バスマスタ２６は周辺バス３０の統御を得
て、所望のサイクルを実行することができる。
【０００７】図１のシステムでは、周辺バスクロック信
号ＣＬＫと同期のリクエスト信号ＲＥＱｘ（すなわち、
ＲＥＱ１またはＲＥＱ２）が関連する代替バスマスタに
よってアサートされなければならない。この要件は、Ｐ
ＣＩバス規格等のいくつかの広く用いられている周辺バ
ス規格によって特定される。このような要件があるた
め、そのような周辺バス規格を採用するシステムは、周
辺バスクロック信号ＣＬＫが常にオンにされ、それによ
り代替バスマスタが同期リクエスト信号を発生すること
ができるようにするように設計される。しかしながら、
そのようなシステムでは、周辺バスがアイドル状態であ
るときに電力が浪費されてしまう。
【０００８】スレーブ装置は周辺バスサイクルが終わっ
た後もクロック信号を必要とし得るため、クロックを停
止させる（またはクロックを低速にする）ことによる電
力低減技術を周辺バスに採用する際にさらなる問題が生
じる。たとえば、周辺バスサイクルの終了時に、スレー
ブ装置３１が内部ＦＩＦＯを空にするための付加的なク
ロックサイクルが必要とされ得る。そのような状況の間
にクロック信号が停止されれば、データの完全性だけで
はなくシステムの性能にも悪影響が及ぼされ得る。
【０００９】電力管理の目的のために周辺バスクロック
信号を停止させるまたは低速にすることに関連するさら
に別の問題は、もし周辺装置が周辺バスクロック信号を
再始動させることができないか、または所与の時間内に
クロックエッジを受取らなければ、外部バスマスタが停
止するかまたはデータを損失し得る。したがって、シス
テムの性能が悪化する、またはデータの完全性に悪影響
が及ぼされる可能性がある。いかなるコンピュータシス
テムにおいてもデータの整合性は重要であり、従来の周
辺バスマスタは典型的には関連する周辺バスクロック信
号を制御することができないため、そのような従来のバ
スマスタ装置は、電力管理のために周辺クロック信号が
停止されるかまたは低速にされるコンピュータシステム
と互換することができない場合がある。したがって、そ
のようなコンピュータシステムと従来の周辺装置との逆
方向の互換性が制限されてしまうおそれがある。
【００１０】
【発明の概要】上述の問題の大部分は、本発明に従っ
た、周辺バスクロック信号を制御するためのシステムお
よび方法によって解決される。このシステムは、たとえ
ば電力管理ユニットに応答して周辺バスクロック信号を
停止させる（または低速にする）ことができる電力節約
法を適用する。周辺バスクロック信号が停止されている
ときに代替バスマスタが周辺バスの統御を要求すると、
周辺バスクロックを再始動させるためのクロックリクエ
スト信号をアサートするように構成され得る。クロック
リクエスト信号は周辺バス上に送られ、したがってクロ
ック制御回路によって受取られる。クロック制御回路
は、それに応答して周辺バスクロック信号を再始動させ
る。その後、代替バスマスタは、周辺バスクロック信号
と同期のバスリクエスト信号を発生することができ、そ
れによってバスアービタユニットから許可信号を得るこ
とができる。
【００１１】このシステムはさらに、バスリクエスト信
号を内部で発生できない従来の代替バスマスタとの逆方
向の互換性が得られるように構成され得る。そのような
実施例では、システムのリセットの際に、ＢＩＯＳブー
トコードが、各々の代替バスマスタ内の構成レジスタを
読取る。ＰＣＩベースのシステムに関しては、この構成
レジスタは、いわゆるＭＡＸＬＡＴレジスタ（またはフ
ィールド）が可能である。構成レジスタの内容は、特定
のマスタが周辺バスにアクセスを要求し得る頻度を表わ
す。システムは、各々のマスタのＭＡＸＬＡＴフィール
ドを読取る際に、周辺バスへのアクセスを最も頻繁に要
求するマスタに対応するＭＡＸＬＡＴ値に従ってクロッ
ク制御タイマを設定する。最も頻繁に周辺バスを要求す
るマスタがたとえば２μ秒の最大待ち時間を指定すれ
ば、システムはクロック制御タイマが１μ秒（すなわ
ち、指定された最大待ち時間の半分）ごとにサイクルを
開始する（またはトリガする）ように設定する。その
後、電力管理ユニットが周辺バスクロックを停止させる
という決定を下せば、クロック制御タイマがサイクルを
開始する。クロック制御タイマは、１μ秒ごとに、クロ
ックジェネレータに少なくとも１つのクロックエッジ
（すなわち、ワンショットまたはマルチショット）を与
えさせる。これにより、周辺バスに結合されるいかなる
バスマスタも、クロックリクエスト信号を発生すること
ができなくても、同期バスリクエスト信号を発生するこ
とができ、それにより周辺バスの統御を得ることができ
る。さらに、このシステムでは、それぞれの周期的クロ
ックエッジ間でできるだけ長くクロック信号を停止させ
ることによって電力管理の最適化を適用する。代替的に
もし電力管理ユニットが電力節約モードの間に周辺バス
クロック信号を低速にする場合、各々のマスタのＭＡＸ
ＬＡＴフィールドから読取られる値が、クロック信号が
低速にされ得る最小周波数を決定するために用いられ得
る。すなわち、クロックジェネレータは、最も頻繁に周
辺バスを要求するマスタのＭＡＸＬＡＴフィールド内で
指定された最大待ち時間の半分以下の期間で周辺バスク
ロック信号を発生するように設定されるであろう。本発
明に従ったシステムを用いれば、周辺バスの統御を得る
ために同期バスリクエスト信号をアサートしなければな
らない代替バスマスタを適用しながら電力管理のために
周辺バスクロック信号を停止させるまたは低速にするこ
とができる。
【００１２】本発明の他の目的および利点は、添付の図
面を参照して以下に示す詳細な説明を読めば明らかにな
るであろう。
【００１３】本発明には種々の変形例および代替例が可
能であるが、特定の実施例のみを例示的に図面に示し、
以下に詳細に説明する。しかしながら、これらの図面お
よびそれに対する詳細な説明は本発明を開示される特定
の形に限定するものではなく、本発明は、前掲の特許請
求の範囲によって規定されるような本発明の精神および
範囲内にあるすべての変形例、均等物および代替例を含
むものとする。
【００１４】
【好ましい実施例の詳細な説明】次に、図２を参照する
と、周辺バス１０２がバスインタフェースおよびアービ
タユニット１０６を介してＣＰＵローカルバス１０４に
結合されるコンピュータシステム１００の一部分がブロ
ック図で示されている。「マスタ１」として示される代
替バスマスタ１０８、および「マスタ２」として示され
る第２の代替バスマスタ１１０は周辺バス１０２に結合
され、マイクロプロセッサ（ＣＰＵ）１１９はＣＰＵロ
ーカルバス１０４に結合される。さらに、電力管理ユニ
ット１１１、フリップフロップ１１２、１１４、および
信号ドライバ１１６、１１８は、バスインタフェースお
よびアービタユニット１０６に結合される。
【００１５】代替バスマスタ１０８および１１０を、種
々の特定の周辺バス装置によって実施してもよい。たと
えば、代替バスマスタ１０８を、他のコンピュータシス
テムを周辺バス１０２に接続するローカルエリアネット
ワーク（ＬＡＮ）装置によって実施してもよい。同様
に、代替バスマスタ１１０を、周辺バス１０２を他の周
辺バスに接続する拡張バスインタフェースによって実施
してもよい。
【００１６】周辺バス１０２は、予め定められたビット
幅を有し、ＣＤ−ＲＯＭ装置等の種々の他の周辺装置に
接続され得る。一実施例では、周辺バス１０２はＰＣＩ
規格バス構成を用いて実現されるが、代替的に他の周辺
バス規格構成を用いてもよい。ＰＣＩ規格バス構成は、
ＰＣＩスペシャル・インタレスト・グループ（PCI Spec
ial Interest Group）による１９９３年４月３０日出版
の「ＰＣＩローカルバス仕様（PCI Local Bus Specific
ation ）」改訂版２に記載されている。この文献全体を
引用によりここに援用する。
【００１７】マイクロプロセッサ１１９は、予め定めら
れた命令セットを実現するデータ処理ユニットである。
例示的な処理ユニットには、モデル８０３８６マイクロ
プロセッサ、モデル８０４８６マイクロプロセッサなど
がある。なお、ＣＰＵローカルバス１０４は、マイクロ
プロセッサ１１９をキャッシュメモリ、メモリコントロ
ーラなどの種々の他のコンポーネントに結合し得る。
【００１８】バスインタフェースおよびアービタユニッ
ト１０６は、制御信号、データ信号およびアドレス信号
を調整したり、マイクロプロセッサ１１９と周辺バス１
０２に結合される装置との間でそれらの信号の転送を行
なったりする周知のインタフェース機能を制御する従来
の回路を含む。バスインタフェースおよびアービタユニ
ット１０６はさらに、周辺バス１０２の統御に関して競
合する装置を調停しかつそれらの装置に優先順位を付け
る。図１に関して上で説明した例と同様に、バスインタ
フェースおよびアービタユニット１０６内の調停論理
は、代替バスマスタによってアサートされる同期リクエ
スト信号を検出し、周辺バス１０２の統御を達成するこ
とができれば関連する許可信号を発生するように構成さ
れる。バスインタフェースおよびアービタユニット１０
６は、ライン１２３および１２４でそれぞれ同期リクエ
スト信号ＳＲＥＱ１およびＳＲＥＱ２を受取り、ライン
１２５および１２６でそれぞれ許可信号ＧＮＴ１および
ＧＮＴ２を発生する。バスインタフェースおよびアービ
タユニット１０６のこれらの部分を種々の特定の回路構
成を用いて実現してもよいこと、および例示的な回路構
成が既知の先行技術の多くの出版物に記載されているこ
とが当業者に認識されるであろう。
【００１９】バスインタフェースおよびアービタユニッ
ト１０６は付加的にクロック制御回路１２０およびクロ
ックジェネレータ１２２を含む。クロックジェネレータ
１２２は、代替バスマスタ１０８、代替バスマスタ１１
０等の周辺装置を駆動するための「ＣＬＫ」として示さ
れる周辺バスクロック信号を発生する。以下により詳細
に説明するように、クロック制御回路１２０は、電力管
理ユニット１１１が周辺バスクロック信号ＣＬＫを停止
させた後代替バスマスタに適応するようにクロックジェ
ネレータ１２２の再始動を制御する。
【００２０】次に、コンピュータシステム１００の動作
について説明する。この議論に関しては、まず、電力管
理ユニット１１１がクロックジェネレータ１２２をオフ
にさせ、それにより周辺バスクロック信号ＣＬＫが停止
されると仮定する。電力管理ユニット１１１は、たとえ
ばバスインタフェースおよびアービタユニット１０６内
で現在バスリクエスト信号が保留になっていないときに
マイクロプロセッサ１１９によって実行される周辺バス
サイクルが終了するとクロックジェネレータ１２２をオ
フにするように構成され得る。
【００２１】代替バスマスタ１０８または１１０のうち
の１つが周辺バス１０２の統御を要求すると、その装置
によって対応する非同期バスリクエスト信号がアサート
される。たとえば、代替バスマスタ１０８が周辺バス１
０２の統御を要求する場合、非同期リクエスト信号ＡＲ
ＥＱ１がライン１２８でローにアサートされる。図１の
例と同様に、ライン１２３においてバスインタフェース
およびアービタユニット１０６によって受取られるリク
エスト信号は周辺バスクロック信号ＣＬＫと同期でなけ
ればならない。しかしながら、この時点で、クロックジ
ェネレータ１２２はオフにされている。したがって、同
期リクエスト信号を与えるためには、非同期リクエスト
信号ＡＲＥＱ１を信号ドライバ１１６を介してバッファ
処理し、これによりライン１２７の非同期クロックリク
エスト信号ＣＬＫＲＥＱをローにアサートさせる。クロ
ック制御回路１２０がクロックリクエスト信号ＣＬＫＲ
ＥＱのローへのアサーションを検出すると、信号ＩＤＬ
Ｅがクロック制御回路１２０によってハイにデアサート
され、これにより（信号ＯＮ／ＯＦＦをハイに駆動する
ことによって）電力管理ユニット１１１にクロックジェ
ネレータ１２２をオンにさせ、したがって周辺バスクロ
ック信号ＣＬＫを再始動させる。
【００２２】最初の周辺クロック信号ＣＬＫの立上がり
エッジで、ライン１２８の論理ロー信号（すなわち、信
号ＡＲＥＱ１）はフリップフロップ１１２にラッチさ
れ、フリップフロップ１１２の出力で駆動される。した
がって、フリップフロップ１１２の出力状態によって左
右される同期リクエスト信号ＳＲＥＱ１はローになる。
なお、信号ＳＲＥＱ１のローへの遷移は、クロック信号
ＣＬＫと同期的に生じる。
【００２３】バスインタフェースおよびアービタユニッ
ト１０６が同期リクエスト信号ＳＲＥＱ１のローへのア
サーションを検出すると、バスインタフェースおよびア
ービタユニット１０６は、その内部調停論理に従って許
可信号ＧＮＴ１を発生し、その結果、代替バスマスタ１
０８に周辺バス１０２の統御を許可する。
【００２４】好ましい実施例では、周辺バス１０２の統
御が望まれると、代替バスマスタ１０８は合計２クロッ
クサイクルの間非同期リクエスト信号ＡＲＥＱ１をアサ
ートする。クロック制御回路１２０がライン１２７で結
果として得られたローの信号を検出すると、２クロック
サイクル後に代替バスマスタ１０８によって非同期リク
エスト信号ＡＲＥＱ１がデアサートされていても、クロ
ック制御回路１２０は引続いて駆動を行ないライン１２
７で論理ロー信号を維持する。電力管理ユニット１１１
によってＩＤＬＥ信号がハイにデアサートされクロック
ジェネレータ１２２がオンにされると、電力管理ユニッ
ト１１１がクロックジェネレータ１２２を停止させるこ
とができるという決定を下し得る時点であるシステムマ
イクロプロセッサ１１９が再び周辺バス１０２の統御を
得る時点まで、周辺バスクロック信号ＣＬＫを停止させ
ることができない。たとえば、上述のように、電力管理
ユニット１１１は、バスインタフェースおよびアービタ
ユニット１０６内で現在バスリクエスト信号が保留にな
っていなければマイクロプロセッサ１１９によって実行
される周辺バスサイクルが終了すると周辺バスクロック
信号ＣＬＫを停止させるように構成され得る。電力管理
ユニット１１１がそのような予め定められた状態に従っ
て周辺バスクロック信号ＣＬＫを停止させることができ
ると判断すると、クロック制御回路１２０は１クロック
サイクルの間クロックリクエスト信号ＣＬＫＲＥＱをハ
イに駆動する。その後、クロック制御回路１２０はクロ
ックリクエスト信号ＣＬＫＲＥＱおよびトライステート
ライン１２６の駆動を解放する。その後、電力管理ユニ
ット１１１は、信号ＯＮ／ＯＦＦをローに駆動すること
によってクロックジェネレータ１２２をオフにし、それ
によって周辺バスクロック信号ＣＬＫを停止させる。
【００２５】なお、好ましい実施例では、最後の周辺バ
スクロック信号ＣＬＫの立上がりエッジの間にライン１
２７がハイとしてサンプリングされたときにのみ信号ド
ライバ１１６および１１８がイネーブルされる。これに
より、クロック制御回路１２０がライン１２７をハイに
駆動するのと同時に非同期リクエスト信号ＡＲＥＱｘ
（すなわちＡＲＥＱ１またはＡＲＥＱ２）がローにアサ
ートされた場合にライン１２７で信号の競合が起こる可
能性を防ぐことができる。この特徴の実現例は図３に示
されており、図３では、フリップフロップ１２９は、周
辺クロック信号ＣＬＫの各サイクルの間にライン１２７
をサンプリングし、かつ、ライン１２７がハイとしてサ
ンプリングされたときにのみ信号ドライバ１１６および
１１８をイネーブルするために用いられる。
【００２６】再び図２を参照して、非同期リクエスト信
号ＡＲＥＱ１およびＡＲＥＱ２が同時にまたは一斉にア
サートされ、代替バスマスタ１０８および１１０の両方
が周辺バス１０２の統御を要求していることを示せば、
クロックリクエスト信号ＣＬＫＲＥＱは再びローに駆動
され、それによって周辺バスクロック信号ＣＬＫを再始
動させる。それに応じてフリップフロップ１１２および
１１４の出力においてそれぞれ同期リクエスト信号ＳＲ
ＥＱ１およびＳＲＥＱ２が与えられ、バスインタフェー
スおよびアービタユニット１０６において受取られる。
その後、許可信号ＧＮＴ１またはＧＮＴ２のうちの一方
が内部調停論理によって確立された予め定められた優先
順位に従ってアサートされ、他方の許可信号は「優先順
位の高い方の」代替バスマスタがそれに対応するバスサ
イクルを終了するまで遅延される。その後、バスインタ
フェースおよびアービタユニット１０６はその他方の許
可信号をアサートして、「優先順位の低い方の」代替バ
スマスタがその対応するバスサイクルを実行できるよう
にする。
【００２７】次に、クロック制御回路１２０の内部論理
について考える。図４は、クロック制御回路１２０内で
実施されるアルゴリズムステートマシン３００を示す図
である。ステートマシン３００は、４つの状態３１０、
３２０、３３０、３４０を含む。周辺バスクロック信号
ＣＬＫが停止されると、ステートマシン３００はアイド
ル状態３１０になる。ステートマシン３００はクロック
リクエスト信号ＣＬＫＲＥＱがハイである限り状態３１
０のままである。
【００２８】クロックリクエスト信号ＣＬＫＲＥＱがロ
ーになると、ステートマシン３００は状態３２０に入
る。この遷移は、非同期リクエスト信号ＡＲＥＱｘのう
ちの１つが代替バスマスタのうちの１つによってアサー
トされると生じる。状態３２０の間、クロック制御回路
１２０はライン１２７をローに駆動し、信号ＩＤＬＥを
ハイにデアサートする。電力管理ユニット１１１は信号
ＩＤＬＥのデアサーションを検出し、その結果、クロッ
クジェネレータ１２２をオンにして周辺バスクロック信
号ＣＬＫを再始動させる。
【００２９】ステートマシン３００はその次に、信号Ｉ
ＤＬＥがハイにデアサートされ続ける状態３３０に入
る。ステートマシン３００は、同期リクエスト信号ＳＲ
ＥＱｘがローである限り状態３３０のままである。すべ
ての同期リクエスト信号がハイであれば、ステートマシ
ン３００は、内部タイマによって確立された遅延時間に
従った予め定められた時間の間状態３３０のままであ
る。この遅延時間は、クロック信号ＣＬＫを再始動させ
た後（フリップフロップ１１２または１１４によって）
対応する同期リクエスト信号ＳＲＥＱｘがローに駆動さ
れるのに十分な時間が確実に与えられるようにするため
に設けられる。一実施例では、状態３３０の内部タイマ
は、ステートマシン３００が状態３３０から出て行くま
でに少なくとも４クロックサイクルが確実に経過するよ
うに規定される。
【００３０】同期リクエスト信号ＳＲＥＱｘがハイであ
りかつタイマが切れると、ステートマシン３００は状態
３４０に入る。状態３４０の間、クロックリクエスト信
号ＣＬＫＲＥＱはクロック制御回路１２０によって１ク
ロックサイクルの間ハイに駆動される。さらにＩＤＬＥ
信号がローにアサートされる。
【００３１】ステートマシン３００はその次に再びアイ
ドル状態３１０に戻り、クロック制御回路１２０はクロ
ックリクエストライン１２７をトライステートにする。
その後、システムマイクロプロセッサ１１９が再び周辺
バス１０２の統御を得ると、または他のいずれかの所望
の電力管理機構に従って、電力管理ユニット１１１はク
ロックジェネレータ１２２をオフにし得る。その後、周
辺バスクロック信号ＣＬＫは、クロックリクエスト信号
をローにアサートすることによって上述の態様で別の代
替バスマスタによって再び再始動され得る。
【００３２】再び図２を参照して、フリップフロップ１
１２、１１４および信号ドライバ１１６、１１８を代替
バスマスタ１０８、１１０と一体の部分として組込まれ
てもよいことに注目されたい。さらに、簡略化のために
信号ライン１２３〜１２７を周辺バス１０２と別々にし
て示しているが、信号ライン１２３〜１２７は、周辺バ
ス１０２の予め規定された制御ラインであってもよい。
【００３３】図５に示すような別の実施例では、ステー
トマシンは、クロックリクエスト信号ＣＬＫＲＥＱおよ
び同期リクエスト信号ＳＲＥＱｘを発生するように各々
の代替バスマスタ内に組込まれる。図２の回路部に対応
する回路部には同じ参照番号が付されている。図６は、
そのような実施例の各々の代替バスマスタ内に組込まれ
るアルゴリズムステートマシン５００を示す図である。
ステートマシン５００は、状態５１０、５２０および５
３０を含む。
【００３４】図４および図５とともに図６を参照して、
リセットの後、クロックリクエスト信号がハイになる
と、ステートマシン５００は状態５１０に遷移する。こ
の時点で、電力管理ユニット１１１はクロックを停止さ
せるようにクロックジェネレータ１２２に信号を送り得
る。マスタ周辺装置がクロックを必要としていなけれ
ば、ステートマシン５００は状態５１０のままである。
システムの事象によりクロックリクエスト信号がローに
されれば、ステートマシン５００は状態５３０に戻る。
状態５１０にある間にマスタがクロックを必要とすれ
ば、ステートマシン５００は状態５２０に遷移し、クロ
ックリクエスト信号ＣＬＫＲＥＱをローに駆動させる。
その後、クロック制御回路１２０はクロックが停止され
ていればそれを再始動させるようにクロックジェネレー
タ１２２に信号を送る。マスタは今、バスを獲得しその
トランザクションを行なうようにその同期バスリクエス
ト信号ＳＲＥＱｘをアサートし得る。マスタがそのバス
リクエストを維持している限り、ステートマシンは状態
５２０のままである。マスタがそのバスリクエストをデ
アサートすると、ステートマシンは状態５３０に遷移
し、クロックリクエスト信号ＣＬＫＲＥＱをトライステ
ートにさせる。
【００３５】図２および図５に示すシステムを用いれ
ば、周辺バスの統御を得るために同期バス信号をアサー
トしなければならない代替バスマスタを適用しながらな
おかつ電力管理のために周辺バスクロック信号を停止さ
せることができる。したがって、幅広い互換性を維持し
ながらコンピュータシステムの電力消費量を低減するこ
とができる。
【００３６】次に、図７を参照して、スレーブ装置６０
０が周辺バス１０２に結合される類似したコンピュータ
システムの一部分が示されている。図５の回路ブロック
に対応する回路ブロックには同じ参照番号を付してい
る。
【００３７】スレーブ装置６００は、周辺クロック信号
ＣＬＫを受取るように結合され、ライン１２７に結合さ
れる。以下により詳細に説明するように、図７の実施例
を用いれば、スレーブ装置６００は、周辺バスサイクル
の後にスレーブによって周辺バスクロック信号が要求さ
れると周辺バスクロック信号が停止されないようにする
ことができる。たとえば、スレーブ装置６００は、内部
ＦＩＦＯバッファを空にするために周辺バス転送サイク
ルの終了後に周辺バスクロック信号を必要とし得る。
【００３８】図７の実施例の動作の間、スレーブ装置６
００はライン１２７のクロックリクエスト信号ＣＬＫＲ
ＥＱをモニタする。スレーブ装置６００がクロックリク
エスト信号ＣＬＫＲＥＱのハイへのアサーションを検出
かつスレーブ装置がまだ周辺バスクロック信号ＣＬＫを
必要としていれば、スレーブ装置６００は、周辺バスク
ロック信号ＣＬＫが停止されないようにするために、そ
の次のクロックサイクルでライン１２７を再びローに駆
動する。
【００３９】図８は、スレーブ装置６００内で実施され
るアルゴリズムステートマシン７００を示す図である。
システムがリセットされると、ステートマシン７００
は、ライン１２７がスレーブ６００によってトライステ
ートにされる状態７１０に入る。ライン１２７のクロッ
クリクエスト信号ＣＬＫＲＥＱがローである限り、ステ
ートマシン７００は状態７１０のままである。
【００４０】ライン１２７のクロックリクエスト信号Ｃ
ＬＫＲＥＱがハイになると、ステートマシン７００は状
態７２０に入る。状態７２０の間、ライン１２７はスレ
ーブ装置６００によってトライステートにされ続ける。
クロックリクエスト信号ＣＬＫＲＥＱがハイのままであ
りかつ周辺バスクロック信号ＣＬＫＲＥＱが必要でない
間はステートマシン７００は状態７２０のままである。
【００４１】ライン１２７のクロックリクエスト信号Ｃ
ＬＫＲＥＱが再びローになると、ステートマシン７００
は状態７１０に戻る。一方、スレーブ６００が周辺バス
クロック信号ＣＬＫを必要とし、ライン１２７のクロッ
クリクエスト信号がハイであれば、ステートマシン７０
０は状態７３０に入る。状態７３０の間、ライン１２７
のクロックリクエスト信号は２クロックサイクルの間ス
レーブ装置６００によってローに引下げられる。その
後、ステートマシン７００は再び状態７１０に入り、ラ
イン１２７はスレーブ装置６００によってトライステー
トにされる。
【００４２】図９は、図２、図５、図７のクロック制御
回路１２０内で実施されるステートマシン８００の代替
実施例を示す図である。ステートマシン８００は、マス
タおよびスレーブ装置によってアサートされるクロック
リクエスト信号（すなわち、ＣＬＫＲＥＱ）に応答す
る。この実施例では、周辺バスクロック信号の再始動お
よび停止は、クロック制御回路１２０によって直接制御
される。なお、電力管理ユニット１１１は、コンピュー
タシステムの動作の間普段はクロックジェネレータ１２
２を制御するように構成されてもよい。
【００４３】リセットされると、ステートマシン８００
は、ライン１２７のクロックリクエスト信号ＣＬＫＲＥ
Ｑがクロック制御回路１２０によってトライステートに
され受動的にハイに引上げられ、かつ、周辺バスクロッ
ク信号ＣＬＫがオンである状態８１０に入る。ライン１
２７のクロックリクエスト信号が予め定められたクロッ
ク数（すなわち、Ｍクロックサイクル）の間ハイとして
検出されれば、ステートマシン８００は状態８２０に入
る。
【００４４】状態８２０の間、ライン１２７は、クロッ
ク制御回路１２０によってトライステートにされかつハ
イに引上げられ、周辺バスクロック信号ＣＬＫは停止さ
れる。なお、クロックジェネレータ１２２は、周辺バス
クロック信号ＣＬＫを停止させるようにクロック制御回
路１２０によって電力管理ユニット１１１を介して直接
制御される。ライン１２７のクロックリクエスト信号Ｃ
ＬＫＲＥＱがたとえば代替バスマスタ１０８によってロ
ーに引下げられるまで、ステートマシン８００は状態８
２０のままである。クロックリクエスト信号ＣＬＫＲＥ
Ｑがローにアサートされると、ステートマシン８００は
状態８１０に戻り、周辺バスクロック信号ＣＫＬが再始
動される。
【００４５】その次のクロックサイクルで、クロックリ
クエスト信号ＣＬＫＲＥＱがローにアサートされ続けれ
ば、ステートマシン８００は状態８３０に入る。状態８
３０の間、クロック制御回路１２０は、マスタまたはス
レーブ装置が駆動を解放できるようにライン１２７での
ローへの駆動を維持する。同期バスリクエスト信号（す
なわち、ＳＲＥＱｘ）がアサートされれば、バスリクエ
スト信号がハイにデアサートされるまでステートマシン
８００は状態８３０のままである。どのバスリクエスト
信号ＳＲＥＱｘもローにアサートされずに予め定められ
たクロックサイクル数（すなわち、Ｎクロック）が経過
すると、ステートマシン８００は状態８４０に入る。状
態８４０の間、ライン１２７のクロックリクエスト信号
ＣＬＫＲＥＱは１クロックサイクルの間クロック制御回
路１２０によってハイにアサートされる。その後、ステ
ートマシン８００は状態８１０に戻る。
【００４６】ライン１２７のクロックリクエスト信号が
再びローに引下げられそれによってステートマシン８０
０を状態８３０に入らせるまで、またはＭクロックサイ
クルが経過してステートマシン８００が状態８２０に入
り周辺バスクロック信号が停止されるまで、ステートマ
シン８００は状態８１０のままである。
【００４７】以上のことから、スレーブ装置６００は、
周辺クロック信号ＣＬＫがオンのままであることを要求
すれば、クロック制御回路１２０によるライン１２７の
クロックリクエスト信号（一般に「インジケータ」信号
と呼ばれる）のローへのアサーションを検出し（すなわ
ち、図４の状態３４０の間、または図９の状態８４０の
間）、ステートマシン３００の状態３３０（図４）によ
る、またはステートマシン８００の状態８３０（図９）
による決定に応じた付加的な期間クロックを動作させ続
けるようにクロックリクエスト信号をローに駆動する。
【００４８】次に図１０を参照して、バスインタフェー
スおよびアービタユニット１０６の代替的な構成がブロ
ック図で示されている。図を簡略化し明瞭にするため
に、図５の回路部に対応する回路部には同じ参照番号が
付されている。
【００４９】図１０のシステムは、クロックリクエスト
信号ＣＬＫＲＥＱを発生することができるバスマスタ
（すなわち、マスタ１０８等）に関して図５を参照して
上で記載した説明に従って動作する。このシステムも、
クロックリクエスト信号を発生するようには設計されて
いない従来のバスマスタに適応する。マスタ９０２は、
１つのそのような従来のバスマスタを表わしている。
【００５０】内部でクロックリクエスト信号を発生でき
ない従来の代替バスマスタとの逆方向の互換性を可能に
するために、バスマスタ（すなわち、マスタ９０２）が
同期バスリクエスト信号ＳＲＥＱｘを確実に発生できる
ように電力節約モードの間クロック信号のエッジの周期
的な発生を制御するプログラマブルクロック制御回路９
０６が設けられる。以下の説明からよりよく理解される
ように、電力節約モードの間にクロックエッジが発生さ
れる周期速度は、従来のバスマスタの内部構成レジスタ
から読取られる値に依存する。
【００５１】コンピュータシステム９００がリセットさ
れると、マイクロプロセッサ１１９はＢＩＯＳブートコ
ードの実行を開始する。ブーティングの手順の間、マス
タ９０２の構成レジスタ９０４の内容を読取るために読
取動作が実行される。この構成レジスタ９０４の特定の
内容に関して以下に詳細に議論する。
【００５２】ＢＩＯＳコードはまた、マスタ９０２がク
ロックリクエスト信号ＣＬＫＲＥＱを発生できるかどう
かを表わす状態ビットを含む（マスタ９０２内の）予め
定められたレジスタ位置に対して別の読出リクエストを
呼出す（なお、クロックリクエスト信号は同様に「クロ
ックラン」信号ＣＬＫＲＵＮとも呼ばれ得る）。マスタ
９０２の場合、状態ビットは、マスタ９０２がクロック
リクエスト信号ＣＬＫＳＲＥＱを発生できないことをシ
ステムＢＩＯＳに示す。その後、システムＢＩＯＳは、
マスタ１０８等の周辺バス１０２に接続され得る他のい
かなるバスマスタ内の類似した状態および構成レジスタ
をも読取るために付加的な読取リクエストを開始し得
る。
【００５３】マスタ９０２の構成レジスタ９０４の内容
は、マスタが周辺バス１０２へのアクセスを必要とし得
る頻度を表わしている。周辺バス１０２がＰＣＩ規格構
成バスである好ましい実施例では、構成レジスタ９０４
は、いわゆるＭＡＸＬＡＴ（最大待ち時間）レジスタま
たはフィールドとして実施され得る。当業者に容易に認
識されるように、ＭＡＸＬＡＴフィールドは、特定の装
置に必要とされるバンド幅、したがってバス調停のため
のその優先順位レベルを決定するための他のフィールド
とともに用いられる。特定のマスタの待ち時間の値の所
望の設定を特定するために、ＭＡＸＬＡＴ値も用いられ
る。上で引用したＰＣＩ仕様に示されるように、ＭＡＸ
ＬＡＴフィールドは、特定の装置がＰＣＩバスへのアク
セスを必要とする頻度を特定するために用いられる。そ
の値は、１／４μ秒の単位で期間を特定する。値０は、
装置が（特定のマスタ内の）待ち時間タイマの設定を特
には必要としてないことを表わす。システムがリセット
されると、ＢＩＯＳブートコードは、周辺バス１０２に
接続される各々の代替バスマスタ内の指定されたＭＡＸ
ＬＡＴ構成レジスタを読取り、どのバスマスタがクロッ
クリクエスト信号の発生を支持できるかを判断する。各
々のマスタのＭＡＸＬＡＴを読取ると、システムは、
（クロックリクエスト信号ＣＬＫＲＥＱを発生できない
マスタの中で）周辺バス１０２へのアクセスを最も頻繁
に要求するマスタに対応するＭＡＸＬＡＴ値に従ってク
ロック制御タイマ９０８を設定する。周辺バス１０２を
最も頻繁に要求するマスタがたとえば２μ秒という最大
待ち時間を特定すれば、システムは、１μ秒（すなわ
ち、特定された最大待ち時間の半分）ごとにサイクルを
開始する（またはトリガする）ようにクロック制御タイ
マ９０８を設定する。その後、電力管理ユニット１１１
が周辺バスクロックを停止させる決定を下すと、クロッ
ク制御タイマ９０８がサイクルを開始する。１μ秒ごと
に、クロック制御回路９０６はクロックジェネレータ１
２２に少なくとも１クロックエッジ（すなわち、ワンシ
ョットまたはマルチショット）を与えるようにさせる。
これにより、周辺バス１０２に結合されるマスタ９０２
等のいかなるバスマスタも、そのマスタがクロックリク
エスト信号ＣＬＫＲＥＱを発生できなくても、周辺バス
１０２の統御を得るために同期バスリクエスト信号（す
なわち、ＳＲＥＱ２）を確実に発生できる。同期バスリ
クエスト信号ＳＲＥＱｘがリセットされると、プログラ
マブルクロック制御回路９０６は、電力管理ユニット１
１１に、周辺バスクロック信号がその最大（または通
常）の周波数で駆動される通常動作モードに再び入らせ
る。それにより、リクエストを出しているマスタがサー
ビスされることが可能となる。
【００５４】なお、好ましい実施例ではクロック制御タ
イマ９０８は特定された最大待ち時間の半分の期間で設
定されるが、特定された最大待ち時間に比例する（また
はそれに依存する）他の値でクロック制御タイマ９０８
を設定してもよい。たとえば、システムに応じて、最大
待ち時間の１／３の期間でクロック制御タイマ９０８を
設定することも可能である。しかしながら、最大待ち時
間の１／２の期間を設定することにより、各々のマスタ
がデータを損失することなく周辺バスの統御を確実に得
ることができるようにしながら最適な電力の最適化が行
なわれると考えられる。
【００５５】したがって、図１０のシステムは、周期的
なクロックエッジのエッジとエッジとの間でクロック信
号をできるだけ長く停止させることにより、電力管理の
最適化を適用する。図１１は、図１０のシステムの動作
を示すフロー図である。ステップ９５０の間、システム
ＢＩＯＳは、スレーブ装置だけが周辺バス１０２に結合
されるかどうかを判断する。もしそうであれば、ステッ
プ９５２の間に、プログラマブルクロック制御回路はク
ロックリクエスト信号ＣＬＫＲＥＱを発生できないバス
マスタを適用せずに図５および図７のシステムに従って
動作するように設定される。ステップ９５４による判断
に応じて周辺バス１０２に接続されるマスタの各々がク
ロックリクエスト信号ＣＬＫＲＥＱを発生できる場合、
同様の動作が設定される。周辺バス１０２に接続される
１つ以上のマスタがクロックリクエスト信号の発生を支
持できなれば、ステップ９５６の間にマスタのＭＡＸＬ
ＡＴフィールドが読取られ、ステップ９５８の間にクロ
ック制御タイマ９０８はもっとも頻繁にアクセスを要求
するマスタ装置によって必要とされる期間の半分の値で
設定される。
【００５６】代替的に、電力管理ユニット１１１が（ク
ロックジェネレータ１２２を介して）電力節約モードの
間（クロック信号を完全に停止させるのではなく）周辺
バスクロック信号を低速にする場合、各々のマスタのＭ
ＡＸＬＡＴフィールドから読取られる値は、クロック信
号が低速にされ得る最小の周波数を決定するために用い
られ得る。そのような実施例は図１２に示されている。
図１２の実施例では、クロックジェネレータ１２２は、
最も頻繁に周辺バスを要求するマスタのＭＡＸＬＡＴフ
ィールド内で特定される最大待ち時間の値の半分以下の
期間で周辺バスクロック信号を発生するようにプログラ
マブルクロック制御回路９０６によって設定される。た
とえば、マスタ９０２がレジスタ９０４の値に従って２
μ秒ごとに周辺バス１０２へのアクセスを必要とし得る
ことを示し、（クロックリクエスト信号の発生を支持で
きないマスタのうち）周辺バス１０２へのアクセスを最
も頻繁に要求するのがそのマスタである場合、プログラ
マブルクロック制御回路９０６は、電力節約モードの間
クロックジェネレータ１２２に１μ秒（または１μ秒以
下）の期間で周辺バスクロック信号を駆動させる周波数
制御信号をライン９０７で発生する。これにより、マス
タ９０２が、少なくとも必要とし得る回数だけ、確実に
同期バスリクエスト信号を発生できる。なお、一旦特定
のマスタによってバスリクエスト信号ＳＲＥＱｘが発生
されると、電力管理ユニット１１１はクロックジェネレ
ータ１２２に十分な周波数で周辺バスクロック信号を駆
動させる。
【００５７】本発明に従ったシステムを用いれば、周辺
バスの統御を得るために同期バスリクエスト信号をアサ
ートしなければならない代替バスマスタを適用しながら
なおかつ電力管理のために周辺バスクロック信号を停止
させるまたは低速にすることができる。
【００５８】周知の種々の回路縮小技術を採用すること
により、上述のアルゴリズムステートマシン３００、５
００、７００および８００を順序論理回路に縮小するこ
とが可能である。たとえば、ステートマシン３００、５
００、７００および８００を順序論理回路に縮小するた
めに、計算機援用設計ツールを用いてもよい。例示的な
計算機援用設計ツールには、ＶＨＳＩＣハードウェア記
述言語、およびＶＥＲＩＬＯＧ記述言語が含まれる。
【００５９】図２および図５の電力管理ユニット１１１
は、上述のものの他に種々の付加的な電力管理機能を実
現するように構成されてもよい。たとえば、電力管理ユ
ニット１１１は、１９９２年１１月２４日スミス（Smit
h ）他に発行された米国特許番号第５，１６７，０２４
号に記載される機能と類似した機能を実現するように設
計されてもよい。この特許全体を引用によりここに援用
する。
【００６０】なお、スレーブ装置６００を、種々の特定
の周辺装置によって実現することが可能である。たとえ
ば、スレーブ装置６００は、ディスクコントローラ装置
またはオーディオコントローラ装置であってもよい。
【００６１】さらに、上述の実施例ではクロックジェネ
レータ１２２がバスインタフェースおよびアービタユニ
ット１０６内にあるように示されているが、コンピュー
タシステム１００の種々の代替的な回路ブロックにクロ
ックジェネレータ１２２を組込むことも可能である。
【００６２】本願は、ゲファート（Gephardt）他による
１９９３年９月２２日出願の「周辺バスクロック信号を
再始動させ周辺バスの統御を要求するためのシステムお
よび方法（System and Method for Re-Starting a Peri
pheral Bus Clock Signal and Requesting Mastership
of a Peripheral Bus 」と題された同一出願人に譲渡さ
れた同時係属中の出願連続番号第０８／１２５，４０６
号、およびマクドナルド（MacDonald ）による１９９３
年１０月１日出願の「スレーブ装置を介して周辺バスク
ロック信号を制御するためのシステムおよび方法（Syst
em and MethodFor Controlling A Peripheral Bus Cloc
k Signal Through A Slave Device）」と題された同一
出願人に譲受された同時係属中の出願連続番号第０８／
１３１，０９２号に関連している。これらの同時係属中
の出願を引用によりここに援用する。
【００６３】以上の開示を十分に認識すれば、多数の変
形例および変更例が当業者に明らかになるであろう。た
とえば、電力節約モードの間クロック信号を完全に停止
させる（０Ｈｚ）のではなく、周辺バスクロック信号を
いかなる周波数レベルにも低減できることを理解された
い。前掲の特許請求の範囲は、そのような変形例および
変更例をすべて含むものとして解釈されるものである。
【図面の簡単な説明】
【図１】周辺バスとそれに結合される複数の代替バスマ
スタとを含むコンピュータシステムのブロック図であ
る。
【図２】周辺バスクロック信号を再始動させるためのク
ロック制御回路を含むコンピュータシステムの一部分を
示すブロック図である。
【図３】１対の信号ドライバをイネーブルするためのフ
リップフロップを含むコンピュータシステムの一部分を
示すブロック図である。
【図４】図２のクロック制御回路内で実施されるアルゴ
リズムステートマシンを示す図である。
【図５】内部ステートマシンを有し、周辺バスクロック
信号をリクエストしかつ同期バスリクエスト信号を発生
するための代替バスマスタを含むコンピュータシステム
の一部分を示すブロック図である。
【図６】代替バスマスタ内で実施されるアルゴリズムス
テートマシンを示す図である。
【図７】クロックリクエスト信号をアサートすることが
できるスレーブ装置を含むコンピュータシステムを示す
ブロック図である。
【図８】スレーブ装置内で実施されるアルゴリズムステ
ートマシンを示す図である。
【図９】クロック制御回路内で実施されるアルゴリズム
ステートマシンを示す図である。
【図１０】従来のマスタ装置を含むコンピュータシステ
ムを示すブロック図である。
【図１１】図１０のコンピュータシステム内のプログラ
マブルクロック制御回路の動作を説明するためのフロー
図である。
【図１２】従来のマスタ装置を含むコンピュータシステ
ムを示すブロック図である。
【符号の説明】
１０２ 周辺バス １０４ ローカルバス １０６ バスインタフェースおよびアービタユニット １０８ バスマスタ １１０ バスマスタ １１１ 電力管理ユニット １２０ クロック制御回路 １２２ クロックジェネレータ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータシステムであって、 マイクロプロセッサと、 前記マイクロプロセッサに結合されるローカルバスと、 周辺バスと、 前記ローカルバスと前記周辺バスとに結合され、前記ロ
    ーカルバスと前記周辺バスとの間でのデータ信号および
    アドレス信号の転送を調整するため、および前記周辺バ
    スの統御を調停するためのバスインタフェースおよびア
    ービタユニットと、 前記周辺バス上に周辺バスクロック信号を与えるための
    クロックジェネレータ回路とを含み、前記周辺バスクロ
    ック信号は選択的に制御されることができ、 前記周辺バスに結合される第１の代替バスマスタをさら
    に含み、前記周辺バスクロック信号が電力低減モードで
    あるとき前記代替バスマスタはクロックリクエスト信号
    をアサートすることができ、 前記代替バスマスタに結合され、前記クロックリクエス
    ト信号のアサーションに応答して、前記周辺バスクロッ
    ク信号が通常モードにおいて駆動されるようにするため
    のクロック制御回路と、 前記周辺バスに結合される第２の代替バスマスタとをさ
    らに含み、 前記クロック制御回路は、前記電力低減モードの間、選
    択された周期速度でクロックエッジを与えることができ
    る、コンピュータシステム。
  2. 【請求項２】 前記クロックリクエスト信号を受取るよ
    うに結合されるラッチ回路をさらに含み、前記ラッチ回
    路は、周辺バスクロック信号に応答して前記バスインタ
    フェースおよびアービタユニットに同期バスリクエスト
    信号を与える、請求項１に記載のコンピュータシステ
    ム。
  3. 【請求項３】 前記代替バスマスタは、前記周辺バスク
    ロック信号が停止されると前記クロックリクエスト信号
    をアサートし、かつ、前記周辺バスクロック信号が再始
    動されると同期バスリクエストをアサートするステート
    マシンを含み、前記同期バスリクエスト信号は、前記周
    辺バスの統御をリクエストするための前記バスインタフ
    ェースおよびアービタユニットに与えられる、請求項１
    に記載のコンピュータシステム。
  4. 【請求項４】 前記周辺バスはＰＣＩバスである、請求
    項１に記載のコンピュータシステム。
  5. 【請求項５】 前記クロック制御回路と前記クロックジ
    ェネレータ回路とに結合される電力管理ユニットをさら
    に含み、前記電力管理ユニットは、前記周辺バスクロッ
    ク信号を選択的に停止させたり再始動させたりするため
    の前記クロックジェネレータに制御信号を与え、前記ク
    ロック制御回路は、前記クロックリクエスト信号に応答
    して前記電力管理ユニットにコマンド信号を与える、請
    求項３に記載のコンピュータシステム。
  6. 【請求項６】 前記電力管理ユニットは、前記マイクロ
    プロセッサが前記周辺バスの統御を得た後に予め定めら
    れた状態が生じると前記周辺バスクロック信号を停止さ
    せる、請求項５に記載のコンピュータシステム。
  7. 【請求項７】 前記バスインタフェースおよびアービタ
    ユニットは、前記同期バスリクエスト信号に応答してバ
    ス許可信号をアサートする、請求項３に記載のコンピュ
    ータシステム。
  8. 【請求項８】 前記周辺バスは、前記クロックリクエス
    ト信号を前記代替バスマスタから前記クロック制御回路
    に結合するための制御ラインを含む、請求項３に記載の
    コンピュータシステム。
JP10408695A 1994-04-28 1995-04-27 コンピュータシステム Expired - Lifetime JP3633998B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US23481994A 1994-04-28 1994-04-28
US234819 1994-04-28

Publications (2)

Publication Number Publication Date
JPH07302132A true JPH07302132A (ja) 1995-11-14
JP3633998B2 JP3633998B2 (ja) 2005-03-30

Family

ID=22882960

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10408695A Expired - Lifetime JP3633998B2 (ja) 1994-04-28 1995-04-27 コンピュータシステム

Country Status (5)

Country Link
US (1) US5628019A (ja)
EP (1) EP0679982B1 (ja)
JP (1) JP3633998B2 (ja)
AT (1) ATE231254T1 (ja)
DE (1) DE69529362T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7191302B2 (en) 2002-03-27 2007-03-13 Brother Kogyo Kabushiki Kaisha Memory control device for controlling transmission of data signals
JP2008123410A (ja) * 2006-11-15 2008-05-29 Yamaha Corp デジタル信号処理装置

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5678065A (en) * 1994-09-19 1997-10-14 Advanced Micro Devices, Inc. Computer system employing an enable line for selectively adjusting a peripheral bus clock frequency
EP0708406B1 (en) * 1994-10-19 2001-09-12 Advanced Micro Devices, Inc. Integrated processor systems for portable information devices
US5805923A (en) * 1995-05-26 1998-09-08 Sony Corporation Configurable power management system having a clock stabilization filter that can be enabled or bypassed depending upon whether a crystal or can oscillator is used
JP2974950B2 (ja) * 1995-10-26 1999-11-10 インターナショナル・ビジネス・マシーンズ・コーポレイション 情報処理システム
US5907688A (en) * 1996-06-28 1999-05-25 Intel Corporation Smart arbitration for non-symmetric data streams
US6079022A (en) * 1996-10-11 2000-06-20 Intel Corporation Method and apparatus for dynamically adjusting the clock speed of a bus depending on bus activity
JP3592547B2 (ja) * 1998-09-04 2004-11-24 株式会社ルネサステクノロジ 情報処理装置および信号転送方法
US6763478B1 (en) * 2000-10-24 2004-07-13 Dell Products, L.P. Variable clock cycle for processor, bus and components for power management in an information handling system
US6694441B1 (en) * 2000-11-15 2004-02-17 Koninklijke Philips Electronics N.V. Power management method and arrangement for bus-coupled circuit blocks
KR100710942B1 (ko) * 2001-04-25 2007-04-24 엘지전자 주식회사 피씨아이 버스에 연결 접속된 디바이스 클럭 제어장치
JP4733877B2 (ja) * 2001-08-15 2011-07-27 富士通セミコンダクター株式会社 半導体装置
JP3447725B2 (ja) * 2001-10-23 2003-09-16 沖電気工業株式会社 競合調停装置
TW533357B (en) * 2001-12-14 2003-05-21 Via Tech Inc Method of hot switching the data transmission rate of bus
US7606960B2 (en) * 2004-03-26 2009-10-20 Intel Corporation Apparatus for adjusting a clock frequency of a variable speed bus
US7281148B2 (en) * 2004-03-26 2007-10-09 Intel Corporation Power managed busses and arbitration
KR100630693B1 (ko) * 2004-07-28 2006-10-02 삼성전자주식회사 소비 전력을 절감시키는 버스 중재 시스템 및 방법
EP1894114B1 (en) 2005-06-10 2014-08-13 Freescale Semiconductor, Inc. Device and method for media access control
EP1894116A1 (en) * 2005-06-10 2008-03-05 Freescale Semiconductor, Inc. Method and device for frame synchronization
JP2007058279A (ja) * 2005-08-22 2007-03-08 Oki Electric Ind Co Ltd パワーダウン移行システム
US8130014B2 (en) * 2006-10-31 2012-03-06 Freescale Semiconductor, Inc. Network and method for setting a time-base of a node in the network
CN101329589B (zh) * 2008-07-28 2011-04-27 北京中星微电子有限公司 一种低功耗读写寄存器的控制系统及方法
US10817043B2 (en) * 2011-07-26 2020-10-27 Nvidia Corporation System and method for entering and exiting sleep mode in a graphics subsystem
US10503674B2 (en) 2016-02-03 2019-12-10 Samsung Electronics Co., Ltd. Semiconductor device including a clock source for generating a clock signal and a clock control circuit for controlling the clock source in hardware, a semiconductor system including the semiconductor device, and a method of operating the semiconductor device
JP6906369B2 (ja) * 2017-05-29 2021-07-21 キヤノン株式会社 コンピュータシステム、その制御方法、及びプログラム
US11144358B1 (en) 2018-12-06 2021-10-12 Pure Storage, Inc. Asynchronous arbitration of shared resources

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4381552A (en) * 1978-12-08 1983-04-26 Motorola Inc. Stanby mode controller utilizing microprocessor
US4748559A (en) * 1979-08-09 1988-05-31 Motorola, Inc. Apparatus for reducing power consumed by a static microprocessor
JPS58127262A (ja) * 1982-01-25 1983-07-29 Toshiba Corp マイクロコンピユ−タ
JPS59200327A (ja) * 1983-04-26 1984-11-13 Nec Corp 周辺装置の制御方式
JPS61156338A (ja) * 1984-12-27 1986-07-16 Toshiba Corp マルチプロセツサシステム
US5150467A (en) * 1987-09-04 1992-09-22 Digital Equipment Corporation Method and apparatus for suspending and restarting a bus cycle
EP0368144B1 (en) * 1988-11-10 1996-02-07 Motorola, Inc. Digital computing system with low power mode
US5167024A (en) * 1989-09-08 1992-11-24 Apple Computer, Inc. Power management for a laptop computer with slow and sleep modes
US5263172A (en) * 1990-04-16 1993-11-16 International Business Machines Corporation Multiple speed synchronous bus having single clock path for providing first or second clock speed based upon speed indication signals
US5341508A (en) * 1991-10-04 1994-08-23 Bull Hn Information Systems Inc. Processing unit having multiple synchronous bus for sharing access and regulating system bus access to synchronous bus
US5392422A (en) * 1992-06-26 1995-02-21 Sun Microsystems, Inc. Source synchronized metastable free bus
US5339395A (en) * 1992-09-17 1994-08-16 Delco Electronics Corporation Interface circuit for interfacing a peripheral device with a microprocessor operating in either a synchronous or an asynchronous mode
US5392437A (en) * 1992-11-06 1995-02-21 Intel Corporation Method and apparatus for independently stopping and restarting functional units
US5396602A (en) * 1993-05-28 1995-03-07 International Business Machines Corp. Arbitration logic for multiple bus computer system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7191302B2 (en) 2002-03-27 2007-03-13 Brother Kogyo Kabushiki Kaisha Memory control device for controlling transmission of data signals
JP2008123410A (ja) * 2006-11-15 2008-05-29 Yamaha Corp デジタル信号処理装置

Also Published As

Publication number Publication date
JP3633998B2 (ja) 2005-03-30
US5628019A (en) 1997-05-06
EP0679982A1 (en) 1995-11-02
EP0679982B1 (en) 2003-01-15
DE69529362T2 (de) 2003-10-30
DE69529362D1 (de) 2003-02-20
ATE231254T1 (de) 2003-02-15

Similar Documents

Publication Publication Date Title
JP3633998B2 (ja) コンピュータシステム
US5600839A (en) System and method for controlling assertion of a peripheral bus clock signal through a slave device
US7188262B2 (en) Bus arbitration in low power system
US5625807A (en) System and method for enabling and disabling a clock run function to control a peripheral bus clock signal
EP1286248B1 (en) Semiconductor device with hardware mechanism for proper clock control
US5590341A (en) Method and apparatus for reducing power consumption in a computer system using ready delay
US6163848A (en) System and method for re-starting a peripheral bus clock signal and requesting mastership of a peripheral bus
US7155618B2 (en) Low power system and method for a data processing system
US5559968A (en) Non-conforming PCI bus master timing compensation circuit
US7155631B2 (en) Information processing unit with a clock control circuit having access to the system bus during system clock changes
US20050198459A1 (en) Apparatus and method for open loop buffer allocation
JP3568592B2 (ja) 周辺バスクロック信号を制御するためのコンピュータシステムおよびその方法
US6199132B1 (en) Communication link with isochronous and asynchronous priority modes
US6618790B1 (en) Burst suspend and resume with computer memory
EP2109029B1 (en) Apparatus and method for address bus power control
JP2004178266A (ja) バス共有システム及びバス共有方法
JPH11328111A (ja) クロック同期型バス回路

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040316

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040708

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20040722

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041214

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041222

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090107

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100107

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110107

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110107

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120107

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130107

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term