JPH07302200A

JPH07302200A - 順次付けロード動作および順序付け記憶動作を強制する命令を有するコンピュータのロード命令方法。

Info

Publication number: JPH07302200A
Application number: JP7104356A
Authority: JP
Inventors: Dale C Morris; デイル・シー・モーリス; Barry J Flahive; バリー・ジェイ・フラヒヴ; Michael L Ziegler; マイケル・エル・ズィーグラー; Jerome C Huck; ジェローム・シー・ハック; Stephen G Burger; ステファン・ジー・バーガー; Rugby B L Lee; ルビー・ビー・エル・リー; Bernard L Stumpf; バーナード・エル・スタンフ; Jeff Kurtze; ジェフ・カーツェ
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1994-04-28
Filing date: 1995-04-27
Publication date: 1995-11-14
Also published as: EP0679993B1; EP0679993A2; US6286095B1; EP0679993A3

Abstract

(57)【要約】【目的】コンピュータの実行において、ロード動作に
影響を与えずに記憶動作を保護し、且つ追加ＣＰＵ時間
を必要としない新しい命令を提供する。【構成】全ての前の記憶動作が完了するまでＣＰＵが
その記憶動作を実行することを妨げる命令である順序付
け記憶命令と、ＣＰＵ自体のロード動作が完了するまで
ＣＰＵが次のロード動作を実行することを妨げる順次付
けロード命令を提供することにより、複数のＣＰＵから
なるシステムの効率を向上できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピューターに使用
されるロード命令に関するものであり、より詳細には、
順序付けロード命令よりも後のロード命令の実行を妨げ
る方法に関する。

【０００２】

【従来の技術】初期のディジタル・コンピュータは、何
らかの結果を得るためにプログラム中の命令を実行する
責任を負う単一の中央演算処理装置（ＣＰＵ）を組み込
んでいた。このような単一プロセッサ・システムは一般
に、非常に簡単なプロセッサ実行モデルを有する。すな
わち、ＣＰＵは、ハードウェアが命令を一度に１つず
つ、実行中の特定のプログラムで命令が現れる順序で実
行するようにプログラマに見えるように命令を実行す
る。これは「プログラム順」実行と呼ばれ、この命令実
行方法は今日、パーソナル・コンピュータなどで広く使
用されている。

【０００３】コンピュータの設計者は、より高い速度を
達成するために、同じコンピュータ・システムにおいて
複数のＣＰＵを組み合わせている。これによって、単一
のＣＰＵがすべてのプログラムを順次に実行するのでは
なく、各ＣＰＵがプログラムの一部を並行的に実行する
ので、各々のＣＰＵの実行が速くなり全体としてより高
速コンピュータになる。

【０００４】複数のＣＰＵからなるコンピュータ・シス
テムが効果的に動作するには、各ＣＰＵが両方向に通信
できなければならない。この問題を解決するために、一
般に、ＣＰＵは、相互にアクセスできる共用メモリを使
用することによって両方向に通信する。共用メモリを相
互通信に使用できる１つの例は「メールボックス」方式
であり、この方式は本明細書においては、本発明の実施
例として採用されている。複数のＣＰＵからなるコンピ
ュータでは、１つのＣＰＵが動作を実行し、その動作の
結果が他のＣＰＵによって使用されることが多い。この
ような相互関係にあるＣＰＵが通信する１つの方法は、
「メールボックス」を「フラグ」と共に使用するように
することである。即ち、例えば第１のＣＰＵが、第２の
ＣＰＵに使用できるようにデータを置くメールボックス
としてメモリ中のある位置が指定される。第２のＣＰＵ
は、自分自身が使用できる有効なデータがメールボック
スにあるかどうかを確認する特定のビット・パターン
（フラグ）を探すために、指定されたメモリ位置を読み
取る。本発明を理解するには、メールボックス・プロセ
スがどのように働くかを理解することが有用である。

【０００５】図７および図８は、２つのＣＰＵ間のメー
ルボックス通信技法を示す。図７は、プロセッサ１が実
行するプログラム・コード・セクションを１０１で示し
ており、２つの命令が詳細に示されている。第１の命令
１０３によって、プロセッサ１はメールボックス位置に
データを記憶する。第２の命令１０５によって、プロセ
ッサ１はメールボックス・フラグをセットする。プロセ
ッサ２が実行するプログラム・コード・セクションが１
０７で示されており、４つの命令が詳細に示されてい
る。第１の命令１０９によって、プロセッサ２はメール
・フラグをロードし、第２の命令１１１によって、プロ
セッサ２は、フラグがセットされている（メールボック
スに有効なデータがあることを示す）かどうかを調べる
ためにフラグを試験する。分岐命令１１３によって、プ
ロセッサ２は、フラグがセットされていない場合（命令
１１１によって判定される）、ループ・バックしてメー
ル・フラグを再ロードする（命令１０９）。フラグがセ
ットされている場合、プロセッサ２は分岐命令１１３よ
りも先に進み、次の命令１１５を実行する。この命令に
よって、プロセッサ２はメールボックス中のデータをロ
ードする。

【０００６】図７に示した、プロセッサ１および２によ
る命令の実行の一例を図８に示す。これらは「順次一
貫」ＣＰＵの命令実行であり、これは、これらのＣＰＵ
がすべての命令をプログラム順に実行し、後の動作は、
前の動作がすべて完了するまで実行されないことを意味
する。プロセッサ１は、時間（Ｔ４）でメールボックス
にデータを記憶し（命令１０３）、次いで、時間（Ｔ
５）でメール・フラグを記憶する（命令１０５）。時間
（Ｔ０）〜（Ｔ３）によって示される期間中、プロセッ
サ１は、図示していない他の命令を実行する。この例で
は、プロセッサ２は、時間（Ｔ０）でメール・フラグを
ロードし（命令１０９）、時間（Ｔ１）で、フラグがセ
ットされているかどうかを調べるための検査を行う（命
令１１１）。分岐命令（１１３）は、時間（Ｔ２）で実
行され、フラグがプロセッサ１によってセットされてい
ないため、分岐命令によって、プロセッサ２は分岐して
メール・フラグ命令１０９をロードし、時間（Ｔ３）で
メール・フラグを再ロードする。フラグは時間（Ｔ４）
で再び検査され、フラグがセットされていないため、分
岐命令によって、プロセッサ２は再び分岐して、メール
・フラグ命令をロードする。この命令は、時間（Ｔ６）
で実行される。フラグは時間（Ｔ７）で再検査され、フ
ラグがプロセッサ１によってセットされているため、時
間（Ｔ８）で実行される分岐命令によってプロセッサ２
が分岐することはなく、したがって、プロセッサ２は次
に時間（Ｔ９）で、メールボックス中のデータをロード
する（命令１１５）。

【０００７】この例では、プロセッサ２は、プロセッサ
１がメールボックス・データを記憶してフラグをセット
するまでメールボックスからのロードを行わないので、
妥当なメールボックス・データをロードすることを保証
される。

【０００８】図８に示したプログラム順による実行は、
依然として有用な実行方法であるが、制限を有する。プ
ログラム順による実行では、全ての命令を順次に実行す
る必要がある。従って、前の命令を完了できない場合、
後の命令を実行することはできない。残念なことに、特
定の命令を直ちに実行することができないことが多い。
例えば、入出力装置が必要なデータを準備していないの
で、入出力命令を直ちに実行することはできない。した
がって、ＣＰＵは入出力装置が待っている間、実行でき
るあとの命令は待機しなければならない。高性能コンピ
ュータ・システムでは、そのような非効率を許容するこ
とはできない。

【０００９】コンピュータの設計者は、このボトルネッ
クに対処するために、無関係の前の命令が完了する前に
後の命令を実行できるＣＰＵを設計した。このようなＣ
ＰＵは、順次一貫性を維持しない。順次一貫性によって
課される制約をなくせば、性能上の利益が得られるが、
それによって、マルチプロセッサ・コンピュータにおけ
る問題も発生する。たとえば、ＣＰＵが前の命令をすべ
て実行していないうちに後の命令を実行できる場合、メ
ールボックスおよびフラグを使用することによる通信は
失敗することがある。

【００１０】マルチプロセッサのメールボックスの問題
の簡単な例を図９に示す。この図は、図７で詳細に説明
した命令が、命令を必ずしも順次一貫した方法で実行す
るわけではないＣＰＵによって実行される命令を示した
ものである。プロセッサ１は、２つの動作を実行する。
第１の動作１０３は、時間（Ｔ４）中にメールボックス
にデータを記憶することであり、第２の動作は、時間
（Ｔ５）中にメール・フラグ１０５を記憶することであ
る。プロセッサ２は、時間（Ｔ０）でメール・フラグを
ロードし（１０９）、次いで、時間（Ｔ１）中に、メー
ル・フラグがセットされているかどうかを調べるための
検査を行う（１１１）。しかし、メール・フラグは時間
（Ｔ５）にならない限りプロセッサ１によって記憶され
ず、従って、プロセッサ２によって実行されるフラグ試
験は失敗し、時間（Ｔ２）で実行される分岐命令１１３
によって、プロセッサ２はメール・フラグのロードにル
ープ・バックする。プロセッサがメール・フラグをただ
ちにロードできず、例えば、メール・フラグがキャッシ
ュではなくメイン・メモリにある場合、プロセッサは、
メール・フラグのロードの実行を中断する。しかし、プ
ロセッサ２は、次のメールボックス・データのロード
（１１５）を実行できるので、これを実行する。即ち、
ＣＰＵは、この情報を後で実行する必要はないと「仮
定」し、したがって、このロードを実行して時間を節約
する。ＣＰＵは、時間（Ｔ４）でメール・フラグの再ロ
ードを完了し、時間（Ｔ５）でフラグを再試験する。こ
の第２回目の試みで、プロセッサ２はフラグがセットさ
れていることを知り、したがって、時間（Ｔ６）で実行
される分岐命令によってプロセッサ２が分岐することは
ない。プロセッサ２はすでに時間（Ｔ３）中にメールボ
ックスからのデータのロードを完了しているので、ロー
ドを再実行せず（仮定が正しかったと仮定する）、引き
続き、プログラム中の次の命令１１７を実行する。しか
し、プロセッサ２はメールボックス中の無効なデータを
読み取ることになる。これは受け入れられない結果であ
る。

【００１１】したがって、プログラムが適切に実行され
るような何らかの手段をプログラマに与えなければなら
ない。プログラマは、命令を順次に実行し、かつ前の動
作が完了するまで次の動作を実行しないことをマルチプ
ロセッサ・システムに強制できなければならない。従来
技術のシステムは、「バリア」命令を使用することによ
ってこの問題を解決した。この命令は、バリア命令の前
にあるすべての動作が完了する前にバリア命令の後にあ
る動作が実行されることを妨げる。ロード動作または記
憶動作は、プログラム順に開始されるが、一般的な設計
慣習のためにそれらの動作が順不同に完了することに留
意されたい。すなわち、後で開始された動作は、前の動
作が完了する前に完了することができる。

【００１２】図１０および図１１は、バリア命令を使用
して、図９に示した問題が発生するのを防ぐことを示
す。図１０は、各ＣＰＵが実行するプログラムの一部を
リストアップしたもので、前記で論じたのと同じもので
あり、「メールボックス中のデータのロード命令」１１
５の前に追加バリア命令４０１が置かれている。プロセ
ッサ１は、時間（Ｔ４）および時間（Ｔ５）中にそれぞ
れ、動作１０３および１０５を実行する。プロセッサ２
は、図９に関連して論じたのと同じ動作を時間（Ｔ０）
ないし時間（Ｔ２）で実行する。しかし、分岐命令１１
３の後で、メールボックス中のデータのロード命令１１
５の前に、バリア命令４０１が追加されている。したが
って、プロセッサ２がフラグを試験して、フラグがセッ
トされていないことを知った後、バリア命令によって、
プロセッサ２が「仮定を行い」メールボックス中のデー
タをロードすることが妨げられ、プロセッサ２は、次の
命令に進む前にフラグのロード・試験動作を完了してお
くことを強制される。メール・フラグの再ロードが遅延
し、プロセッサがメールボックス・データをロードでき
る場合でも、バリア命令は、次の命令に進む前にすべて
の未処理命令を完了しておくことをプロセッサに強制す
る。メールボックスからのデータのロードは最終的に、
メールボックス・データが有効なものである時間（Ｔ１
２）で達成される。バリア命令を使用することによっ
て、プロセッサ２がメールボックスから無効なデータを
ロードすることが防止された。この例は、１３個の時間
単位が使用され、１時間単位当りに１ＣＰＵ当り１つの
命令が実行されることを示す。しかし、異なるＣＰＵハ
ードウェア設計では、同じ命令を実行するのに、より長
い、あるいは、より短い相対時間がかかる。

【００１３】ロード動作に関する問題を図９に示した
が、同じ問題が記憶動作にも発生する。記憶の問題の一
例を図１２に示す。この例では、プロセッサ１は、時間
（Ｔ０）でメールボックス（５０１）にデータを記憶す
ることはできないが、時間（Ｔ１）でフラグ（５０３）
を記憶することができる。これは、何らかの理由でプロ
セッサ１がメールボックス・メモリを使用できない場合
に発生することがある。プロセッサ１が時間（Ｔ１）で
フラグを記憶した場合、プロセッサ２はフラグを読み取
り、次いで、メールボックスから無効なデータをロード
する。プロセッサ１が時間（Ｔ４）までメールボックス
・データを記憶しなかったので、メールボックス・デー
タは無効である。

【００１４】

【発明が解決しようとする課題】しかしながら、従来技
術のコンピュータ・システムは実際に、図１１及び図１
２に示したように、フラグの記憶（６０１）の前、およ
びメールボックスからのロード（６０３）の前に、バリ
ア命令を使用する。残念なことに、バリア命令は、すべ
ての前の命令を完了するまでバリア命令よりも先に進ま
ずに待機することをＣＰＵに強制する。これは多くの場
合、非効率的である。たとえば、ロードが適切に実行さ
れるようにバリア命令を使用する場合、このバリア命令
によって、保護されているロードに無関係の次の記憶が
行われることも妨げられる。記憶動作がバリア命令によ
って保護されているときは、逆のことが発生する恐れも
ある。ＣＰＵがバリア命令を実行するにはかなり時間が
かかるので、バリア命令を使用することによって追加非
効率な結果となってしまう。

【００１５】従って、業界で必要とされているものは、
ロード動作に影響を与えずに記憶動作を保護し、あるい
は、記憶動作に影響を与えずにロード動作を保護し、か
つ追加したＣＰＵに要する時間を必要とせずにそれを実
行する方法に解決しなければならない課題を有してい
る。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、新しいコンピュータ命令を提供すること
によって前述の問題を解消する。すべての前の記憶動作
が完了するまでＣＰＵがその記憶動作を実行することを
妨げる新しい記憶命令が提供される。ＣＰＵ自体のロー
ド動作が完了するまでＣＰＵが次のロード動作を実行す
ることを妨げる新しいロード命令が提供される。

【００１７】記憶コマンドが記憶バリア・コマンドと組
み合わされるようなＣＰＵ記憶命令がコード化される。
この結果は、バリア命令のない記憶命令が実行されるの
と同じ時間でＣＰＵによって実行できる単一の命令であ
る。ロード命令が、ロード・バリア命令と組み合わさ
れ、バリア命令のないロード命令と同じ数のＣＰＵサイ
クルで実行されるようなＣＰＵロード命令もコード化さ
れる。これらの新しい命令を「ｏｒｄｅｒｅｄｌｏａ
ｄ（順序付けロード）」および「ｏｒｄｅｒｅｄｓｔｏ
ｒｅ（順序付け記憶）」として識別する。

【００１８】プログラマは、これらの新しい命令を使用
することによって、メールボックスおよび類似のトラン
ザクションが実行されるときにＣＰＵによって正しいデ
ータが使用されるように命令を実行することをコンピュ
ータ・システムに強制することができる。また、新しい
命令は、必要な同期を行い、同時に、ＣＰＵが以後の無
関係な動作を実行し、最初の無関係な動作を遅延させら
れるようにし、それによって、関連するコンピュータ・
システムの全体的な効率を向上させる。さらに、バリア
命令に関連する従来の時間面の問題が解決する。

【００１９】

【実施例】ヒューレット・パッカード・プレシジョン・
アーキテクチャ縮小命令セット・コンピュータ（Ｈｅｗ
ｌｅｔｔ−ＰａｃｋａｒｄＰｒｅｃｉｓｉｏｎＡｒ
ｃｈｉｔｅｃｔｕｒｅＲｅｄｕｃｅｄＩｎｓｔｒｕ
ｃｔｉｏｎＳｅｔＣｏｍｐｕｔｅｒ、ＰＡ−ＲＩＳ
Ｃ）アーキテクチャ命令セットは当技術分野で周知であ
る。カリフォルニア州ＰａｌｏＡｌｔｏのヒューレッ
ト・パッカード社によって発行された「ＰＡ−ＲＩＳＣ
１．１ＡｒｃｈｉｔｅｃｔｕｒｅａｎｄＩｎｓ
ｔｒｕｃｔｉｏｎＳｅｔＲｅｆｅｒｒｅｎｃｅＭ
ａｎｕａｌ」資料番号０９７４０−９００３９は、ＰＡ
−ＲＩＳＣアーキテクチャ命令セットを記載している公
的に入手可能な文献であり、引用によって本明細書に合
体されている。

【００２０】本発明は、「順序付けロード」と「順序付
け記憶」の２つの新しいコンピュータ命令を提供する。
これらの命令は多くのコンピュータ・システムで有用で
あるが、ＰＡ−ＲＩＳＣアーキテクチャを使用するコン
ピュータで特に有用である。これらの命令は、ＰＡ−Ｒ
ＩＳＣ１．１命令で通常行われているようにコード化さ
れ、それらの命令が使用されているとき、特殊な命令デ
ィテクタがそれを検出する。これらの新しい命令のうち
の１つが検出されると、ディテクタは、順序付けロード
命令または順序付け記憶命令を実行することをＣＰＵに
強制する。

【００２１】図１は、検出プロセスの概略図を示す。命
令レジスタ７０１は、命令コード７０３とキー・ビット
７０５とを有する命令を保持する。定義により、この例
では、命令コード「１１１１」とキー・ビット「１」と
を有する命令は、順序付け記憶動作である。「ａｎｄ」
ゲート７０７は、すべての命令コード・ビットおよびキ
ー・ビットが「１」であるときそれを検出する。この条
件が検出されたとき、「ａｎｄ」ゲートは「オーダー」
線７０９上で「１」を出力する。ＣＰＵ命令実行制御装
置７１１は、オーダー線７０９を監視し、すべての前の
記憶動作が完了するまで現状の記憶動作を中断する。

【００２２】図２は、順序付けロード動作を検出する検
出プロセスの概略図を示す。前述のように、命令レジス
タ７０１は、命令コード７０３とキー・ビット７０５と
を含む命令を保持する定義により、この例では、命令コ
ード「１１１１」とキー・ビット「０」とを有する命令
は、順序付けロード命令である。インバータ・ゲート８
０１は、キー・ビット位置７０５の内容を反転し、「ａ
ｎｄ」ゲート８０５に入力８０３を提供する。命令コー
ド７０３中のビットも「ａｎｄ」ゲート８０５に送り込
まれる。「ａｎｄ」ゲートが、すべての命令コード・ビ
ットが「１」であり、キー・ビットが「０」であること
を検出すると、「ａｎｄ」ゲートは「オーダー」線８０
７上で「１」を出力する。ＣＰＵ命令実行制御装置は、
オーダー線８０７を監視し、前のロード命令が完了する
まですべての以後のロード命令を中断する。

【００２３】これらの新しい命令は、当業者には周知の
ように特定のコンピュータ・アーキテクチャに最適なよ
うにコード化することができ、好都合である。また、命
令検出手段は必然的に、本明細書で開示した利点から逸
脱せずに特定のアーキテクチャに応じて多数の形をと
る。ＰＡ−ＲＩＳＣアーキテクチャの場合、「順序付け
記憶」命令は、図３に示すようにコード化される。多数
のフィールドが示されているが、この議論に関連するフ
ィールドは、「命令コード」フィールド９０１、「ａ」
フィールド９０３、「ｍ」フィールド９０５、フィール
ド「ｅｘｔ４」の第１ビット９０７、および変位フィー
ルド９０９「ｉｍ５」である。順序付け記憶の場合、命
令コードは「０３」、「ａ」フィールドは「０」、
「ｍ」フィールドは「１」、「ｅｘｔ４」フィールドの
第１ビットは「１」、「ｉｍ５」フィールドは「０」で
ある。他のフィールドは、ＰＡ−ＲＩＳＣ１．１アーキ
テクチャのＲｅｆｅｒｅｎｃｅＭａｎｕａｌの第５章
に記載されているのと同じ意味および目的を有する。

【００２４】図４は、「ｏｒｄｅｒｅｄｌｏａｄ」命
令用のコード化を示す。この場合も、命令コード９０１
は「０３」、「ａ」フィールド９０３は「０」、「ｍ」
フィールドは９０５は「１」、「ｉｍ５」フィールドは
０である。この命令は、「ｅｘｔ４」フィールド９０７
の第１ビットが「０」であることによって、順序付け記
憶と区別される。好ましい実施例では、「順序付けロー
ド」は、ベース・レジスタを修正すべきであり（ｍ＝
１）、ロード後に修正が行われ（ａ＝０）、０を追加す
ることによってベース・レジスタが修正される（Ｂａｓ
ｅＲｅｇ＝ＢａｓｅＲｅｇ＋０）ことを指定するロ
ード・コマンドとして定義される。これによって、順序
付けロード命令および順序付け記憶命令が通常のロード
動作および記憶動作と同様に復号されるので、新しい命
令を使用するプログラムは、古く完全に順次型のＰＡ−
ＲＩＳＣコンピュータ上で動作し、しかも適切に実行す
ることができる。

【００２５】図５は、メールボックスへのデータの記憶
とフラグのセットに適用された順序付け記憶命令の使用
法を示す。プロセッサ１は、ｍａｉｌｂｏｘｓｔｏｒ
ｅ（メールボックスへの記憶）１１０１と、ｆｌａｇ
ｓｔｏｒｅ（フラグの記憶）１１０３と、ｄａｔａｌ
ｏａｄ（データのロード）１１０５の３つの命令を実行
するようにプログラムされる。データのロード１１０５
はフラグの記憶１１０３とは無関係である。図のよう
に、メールボックスへのデータの記憶は、遅延し、時間
（Ｔ０）では完了できず、時間（Ｔ３）まで完了しな
い。プロセッサは、メールボックス・コマンドが完了す
るのを待つ間、メールボックス・フラグを記憶するため
に使用される順序付け記憶１１０３である次の命令に移
動する。しかし、未処理の前の記憶命令があるので、順
序付け記憶は、未処理のメールボックス記憶が完了する
まで中断される。したがって、メール・フラグの順序付
け記憶は時間（Ｔ４）で完了する。第３の命令１１０５
がロード命令であり、ロード命令が順序付け記憶コマン
ド１１０３の影響を受けないので、プロセッサは時間
（Ｔ２）でこの命令を実行する。

【００２６】図６は、「順序付けロード」命令の使用法
を示す。「順序付けロード」によって、ＣＰＵは、「順
序付けロード」を完了するまで次のロードを実行するこ
とを妨げられる。プロセッサ２は、「順序付けロード」
メール・フラグ１２０１と、ｃｈｅｃｋｆｌａｇ（フ
ラグの検査）命令１２０３と、分岐（ｂｒａｎｃｈｏｎ
ｎｏｔｆｌａｇ）命令１２０５と、ｌｏａｄｆｒ
ｏｍａｍａｉｌｂｏｘ（メールボックスからのロー
ド）１２０７と、ｄａｔａｓｔｏｒｅ（データの記
憶）１２０９の５つの命令を実行するようにプログラム
される。データの記憶１２０９はロード１２０７とは無
関係である。時間（Ｔ０）で、プロセッサ２はメール・
フラグ１２０１をロードする。時間（Ｔ１）で、プロセ
ッサは、フラグが、メールボックスに有効なデータがあ
ることを示すようにセットされているかどうかを調べる
ために、前記フラグを試験する。この例のために、フラ
グがセットされていないと仮定すると、分岐命令１２０
５によって、ＣＰＵは最初に戻ってメール・フラグを再
ロードする。ＣＰＵは、再ロードを直ちに実行できない
場合、メール・フラグのロードが完了するのを待つ間
に、次の命令を実行しようとする。次の命令１２０７が
ロード・コマンドであり、メール・フラグのロードが
「順序付けロード」であったので、ＣＰＵはメールボッ
クスのロードを実行せず、その代わりに、時間（Ｔ３）
で記憶コマンド１２０９を実行する。時間（Ｔ４）で、
メール・フラグの順序付けロードが完了し、時間（Ｔ
５）で、フラグが再検査される。フラグが現在有効であ
ると仮定すると、分岐は発生せず、時間（Ｔ７）で、メ
ールボックス中のデータがロードされる。

【００２７】新しい順序付けロード命令および順序付け
記憶命令ならびにその使用法によって、プログラマは、
特定の命令が特定の順序で実行されるようにし、しか
も、コンピュータが異なるタイプの命令の実行を継続で
きるようにすることができる。この柔軟性は、複数の命
令を実行するための追加ＣＰＵ時間を必要とせずに達成
され、したがって、従来技術の設計に勝る効率上の顕著
な向上を表す。新しい命令を限られた１つの使用法、す
なわち、メールボックス通信で示したが、これらの命令
によって、以前は実施できなかったコンピュータ・ハー
ドウェア設計手法が可能になる。たとえば、２つのＣＰ
Ｕ間で誤同期の恐れがあるときに作業を無駄にする必要
なしに、順不同で命令を開始するコンピュータを設計す
ることができる。ＣＰＵが命令を順不同で開始すること
は広く行われている。しかし、ＣＰＵは、それ自体が保
持するあるデータを求める要求を得たが、そのデータに
対する動作を順不同で実行していた場合、そのＣＰＵ
は、無効なデータを他のＣＰＵに渡す危険を冒すことが
できず、順不同の作業を無駄にして作業を順次に再実行
しなければならない。データが有効である場合、ＣＰＵ
は作業を順次に再実行する時間を無駄にし、要求を行っ
た他のＣＰＵは作業が再実行されるのを待つ必要があ
る。順次に実行しなければならないロードおよび記憶は
現在、分かっているので、ＣＰＵ間の同期の問題の恐れ
なしに他のすべてのロード動作および記憶動作を順不同
に実行することができる。キャッシュでミスする動作は
待機し、キャッシュで「ヒット」する他の動作はＣＰＵ
間の同期の問題なしに完了できるので、「非ブロッキン
グ」キャッシュおよび「非コヒーレント・ストア・バッ
ファ」を使用することも容易である。

【００２８】ＰＡ−ＲＩＳＣアーキテクチャに関連して
好ましい実施例を説明したが、本明細書で開示した本発
明のこの仕様または実施態様を検討することによって当
業者には本発明の他の実施例が明らかになろう。仕様お
よび例は実施例としてのみ検討されるものであり、本発
明の真の範囲および趣旨は、特許請求の範囲によって示
される。

【００２９】上記説明した実施例によって、本願発明
は、下記のように具現化することができる。

【００３０】［１］一連のロード命令を含む命令ストリ
ームを実行するＣＰＵによって実行されるロード動作を
順序付ける方法において、命令ストリーム中の順序付け
ロード命令を検出するステップと、ＣＰＵが、順序付け
ロード命令がＣＰＵによって完了される前に、命令スト
リームにおける順序付けロード命令よりも後のロード命
令を実行するのを妨げるステップとを含むようにした順
次付けロード動作および順序付け記憶動作を強制する命
令を有するコンピュータのロード命令方法である。

【００３１】［２］さらに、命令レジスタ中の命令を読
み取り、命令中の「命令コード」フィールドを所定のロ
ード・コードと比較して、その命令がロード命令である
ことを検出し、命令中の少なくとも１つの追加フィール
ドを所定のコードと比較して、その命令が順序付けロー
ド命令であることを検出することによって、順序付けロ
ード命令を検出する手段を含む上記［１］に記載の方法
である。［３］さらに、命令レジスタを読み取り、命令が、ＣＰ
Ｕによってロード命令を実行すべきであり、レジスタを
修正すべきであり、ロード動作が完了した後にレジスタ
の修正を行うべきであり、かつレジスタに０を追加する
ことによってレジスタを修正すべきである（Ｒｅｇ＝Ｒ
ｅｇ＋０）ことを指定していることを検出することによ
って、順序付けロード命令を検出する手段を含む上記
［１］に記載の方法である。

【００３２】［４］一連の記憶命令を含む命令ストリー
ムを実行するＣＰＵによって実行される記憶動作を順序
付ける方法において、命令ストリーム中の順序付け記憶
命令を検出するステップと、ＣＰＵが、順序付け記憶命
令よりも前にＣＰＵによって開始されたすべての記憶動
作の前に順序付け記憶命令記憶動作を実行するのを妨げ
るステップとを含んだ順次付けロード動作および順序付
け記憶動作を強制する命令を有するコンピュータのロー
ド命令方法である。

【００３３】［５］さらに、命令レジスタ中の命令を読
み取り、命令中の「命令コード」フィールドを所定のロ
ード・コードと比較して、その命令が記憶命令であるこ
とを検出し、命令中の少なくとも１つの追加フィールド
を所定のコードと比較して、その命令が順序付け記憶命
令であることを検出することによって、順序付け記憶命
令を検出する手段を含む上記［４］に記載の方法であ
る。

【００３４】［６］さらに、命令レジスタを読み取り、
命令が、ＣＰＵによって記憶命令を実行すべきであり、
レジスタを修正すべきであり、記憶動作が完了した後に
レジスタの修正を行うべきであり、レジスタに０を追加
することによってレジスタを修正すべきである（Ｒｅｇ
＝Ｒｅｇ＋０）ことを指定していることを検出すること
によって、順序付け記憶命令を検出する手段を含む上記
［４］に記載の方法である。

【００３５】［７］ロード命令と記憶命令とを含む命令
ストリーム中の命令を実行する命令実行手段を有するデ
ィジタル・コンピュータにおいて、命令ストリーム中の
順序付け記憶命令および順序付けロード命令を検出する
検出手段と、検出手段と協動して、順序付けロード命令
が検出された場合、順序付けロード命令の次のロード命
令が、順序付けロード命令が命令実行手段によって実行
される前に実行されないように、命令実行手段を制御
し、順序付け記憶命令が検出された場合、順序付け命令
が、命令実行手段によって開始された記憶命令がすべて
完了しない限り実行されないように、命令実行手段を制
御する、制御手段とを備えたディジタル・コンピュータ
である。

【００３６】［８］検出手段が、命令レジスタ中の命令
を読み取り、その命令がロード命令または記憶命令であ
ると判定し、次いで、命令の少なくとも１つのフィール
ドを所定のコードと比較して、命令が順序付けロード命
令または順序付け記憶命令であることを検出することに
よって、順序付け記憶命令または順序付けロード命令を
検出する上記［７］に記載のディジタル・コンピュータ
である。

【００３７】

【発明の効果】上記説明したように、本発明に係るコン
ピュータ命令は、すべての前の記憶動作が完了するまで
ＣＰＵがその記憶動作を実行することを妨げる命令であ
り、プログラマは、これらの新しい命令を使用すること
によって、メールボックスおよび類似のトランザクショ
ンが実行されるときにＣＰＵによって正しいデータが使
用されるように命令を実行することをコンピュータ・シ
ステムに強制することができる。また、新しい命令は、
必要な同期を行い、同時に、ＣＰＵが以後の無関係な動
作を実行し、最初の無関係な動作を遅延させられるよう
にし、それによって、関連するコンピュータ・システム
の全体的な効率を向上させることができると云う極めて
優れた効果を奏する。

【図面の簡単な説明】

【図１】簡略化された順序付け記憶命令検出装置を示す
図である。

【図２】簡略化された順序付けロード命令検出装置を示
す図である。

【図３】順序付け記憶命令の好ましいコード化を示す図
である。

【図４】順序付けロード命令の好ましいコード化を示す
図である。

【図５】順序付け記憶命令の典型的な使用法を示す図で
ある。

【図６】順序付けロード命令の典型的な使用法を示す図
である。

【図７】メールボックス通信を使用する２つの独立のＣ
ＰＵに関する部分的な命令の流れを示す図である。

【図８】図１に示したコマンドの実行を示す図である。

【図９】非順次一貫ＣＰＵによる、図１に示したコマン
ドの実行を示す図である。

【図１０】メールボックス通信を使用し、かつバリア命
令を組み込んだ、２つのＣＰＵに関する部分的な命令の
流れを示す図である。

【図１１】メールボックス・ロード動作の前にバリア命
令を使用する従来技術の方法を示す図である。

【図１２】第１のＣＰＵがメールボックス記憶動作を遅
延させる２つの独立のＣＵの部分的な命令フローを示す
図である。

【図１３】フラグ記憶動作およびロード・メールボック
ス動作の前にバリア命令を使用する従来技術の方法を示
す図である。

【符号の説明】

７０１命令レジスタ７０３命令コード７０５キー・ビット７０９オーダー線７１１ＣＰＵ命令実行制御装置８０３入力８０５「ａｎｄ」ゲート９０１「命令コード」フィールド９０３「ａ」フィールド９０５「ｍ」フィールド９０７「ｅｘｔ４」フィールドの第１ビット９０９「ｉｍ５」フィールド１１０１メールボックス記憶命令１１０５データ・ロード命令８０５ＡＮＤゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者マイケル・エル・ズィーグラーアメリカ合衆国マサチューセッツ州ホワイティンスヴィルアイヴィー・レーン 166 (72)発明者ジェローム・シー・ハックアメリカ合衆国カリフォルニア州パロアルトトールスマン・ドライヴ 851 (72)発明者ステファン・ジー・バーガーアメリカ合衆国カリフォルニア州サンタクララフォーブス・アヴェニュー 2257 (72)発明者ルビー・ビー・エル・リーアメリカ合衆国カリフォルニア州ロスアルトスアサートン・コート 12933 (72)発明者バーナード・エル・スタンフアメリカ合衆国マサチューセッツ州シェルムスフォードアクトン・ロード 50 (72)発明者ジェフ・カーツェアメリカ合衆国ニューハンプシャー州ナシュアスカイライン・ドライヴ４

Claims

【特許請求の範囲】

【請求項１】一連のロード命令を含む命令ストリーム
を実行するプロセッサによって実行されるロード動作を
順序付ける方法において、前記命令ストリーム中の順序
付けロード命令を検出する手段と、前記プロセッサが、
前記順序付けロード命令が完了される前に、前記命令ス
トリームにおける前記順序付けロード命令よりも後のロ
ード命令を実行するのを妨げる手段とを含むことを特徴
とする順次付けロード動作および順序付け記憶動作を強
制する命令を有するコンピュータのロード命令方法。