JPH0730244A - バンプ電極、及び該バンプ電極の形成方法 - Google Patents
バンプ電極、及び該バンプ電極の形成方法Info
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- JPH0730244A JPH0730244A JP5196850A JP19685093A JPH0730244A JP H0730244 A JPH0730244 A JP H0730244A JP 5196850 A JP5196850 A JP 5196850A JP 19685093 A JP19685093 A JP 19685093A JP H0730244 A JPH0730244 A JP H0730244A
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
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- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
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- Parts Printed On Printed Circuit Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
(57)【要約】
【目的】 マザーボードに実装する際、両基板間隔を一
定に保つことが可能で、且つ高密度なバンプ電極による
接続が可能なセラミック多層配線基板上に形成する新規
なバンプ電極を提供すること。 【構成】 セラミック多層配線基板１に形成されたバイ
ア導体２の直上に、該バイア導体２と電気的接続が可能
で、且つはんだより融点の高い金属で形成されたコア電
極３を設け、該コア電極３の表面に、はんだ層４を設
け、さらに必要に応じて前記はんだ層４の表面に、金メ
ッキ層５を設けたバンプ電極とした。
定に保つことが可能で、且つ高密度なバンプ電極による
接続が可能なセラミック多層配線基板上に形成する新規
なバンプ電極を提供すること。 【構成】 セラミック多層配線基板１に形成されたバイ
ア導体２の直上に、該バイア導体２と電気的接続が可能
で、且つはんだより融点の高い金属で形成されたコア電
極３を設け、該コア電極３の表面に、はんだ層４を設
け、さらに必要に応じて前記はんだ層４の表面に、金メ
ッキ層５を設けたバンプ電極とした。
Description
【０００１】
【産業上の利用分野】本発明は、セラミック多層配線基
板上に形成するバンプ電極、及び該バンプ電極の形成方
法に関する。
板上に形成するバンプ電極、及び該バンプ電極の形成方
法に関する。
【０００２】
【従来の技術】従来、セラミック多層配線基板上に形成
するバンプ電極としては、クリームはんだ、及びはんだ
ボールを用いて形成する方法が一般的であった。
するバンプ電極としては、クリームはんだ、及びはんだ
ボールを用いて形成する方法が一般的であった。
【０００３】かかるバンプ電極の形成方法は、先ずセラ
ミック多層配線基板上のバンプ電極形成部に導体パター
ンを形成し、該導体パターン上にクリームはんだを印
刷、或いは塗布し、その面上にはんだボールを搭載して
大気中で加熱溶融する方法であった。
ミック多層配線基板上のバンプ電極形成部に導体パター
ンを形成し、該導体パターン上にクリームはんだを印
刷、或いは塗布し、その面上にはんだボールを搭載して
大気中で加熱溶融する方法であった。
【０００４】ここで、上記方法により形成されたバンプ
電極は、その大部分がはんだで構成されているため、該
バンプ電極の大きさは、上記クリームはんだの印刷或い
は塗布量、及びはんだボールの大きさによってほぼ決定
され、またバンプ電極の形状は、溶融した際のはんだの
表面張力の影響で、概ね図５に示したような球型の一部
形状を呈したものとなっていた。
電極は、その大部分がはんだで構成されているため、該
バンプ電極の大きさは、上記クリームはんだの印刷或い
は塗布量、及びはんだボールの大きさによってほぼ決定
され、またバンプ電極の形状は、溶融した際のはんだの
表面張力の影響で、概ね図５に示したような球型の一部
形状を呈したものとなっていた。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の方法で形成されたバンプ電極１０１を有するセ
ラミック多層配線基板１０２を、マザーボード１０３に
実装する際においては、バンプ電極１０１は上記したよ
うにその大部分がはんだで構成されているため、マザー
ボード１０３への実装のための再加熱時にその全体が溶
融し、形状を維持することができないため、接合する両
基板間隔を一定に保つことが非常に困難となり、図６に
示したように、両基板が斜めに接合されることによる隣
接したバンプ電極間のショート、或いは両基板電極間の
接続不良等の問題が、発生し易い構造のものであった。
た従来の方法で形成されたバンプ電極１０１を有するセ
ラミック多層配線基板１０２を、マザーボード１０３に
実装する際においては、バンプ電極１０１は上記したよ
うにその大部分がはんだで構成されているため、マザー
ボード１０３への実装のための再加熱時にその全体が溶
融し、形状を維持することができないため、接合する両
基板間隔を一定に保つことが非常に困難となり、図６に
示したように、両基板が斜めに接合されることによる隣
接したバンプ電極間のショート、或いは両基板電極間の
接続不良等の問題が、発生し易い構造のものであった。
【０００６】また、上述した従来方法により形成された
バンプ電極は、その大きさ及び形状が、上記したように
クリームはんだの印刷或いは塗布量、及びはんだボール
の大きさによって左右されると共に、はんだの溶融時の
ダレ等によって大きく変化するものであるため、高さ及
び幅の均一なバンプ電極を得ることが困難であり、図７
に示したように、該バンプ電極１０１を有するセラミッ
ク多層配線基板１０２と、マザーボード１０３とが一定
の間隔を保って接合できた場合においても、その高さ及
び幅の不均一性故に隣接したバンプ電極間のショート、
或いは両基板電極間の接続不良等の問題が、依然として
発生し易いものであった。
バンプ電極は、その大きさ及び形状が、上記したように
クリームはんだの印刷或いは塗布量、及びはんだボール
の大きさによって左右されると共に、はんだの溶融時の
ダレ等によって大きく変化するものであるため、高さ及
び幅の均一なバンプ電極を得ることが困難であり、図７
に示したように、該バンプ電極１０１を有するセラミッ
ク多層配線基板１０２と、マザーボード１０３とが一定
の間隔を保って接合できた場合においても、その高さ及
び幅の不均一性故に隣接したバンプ電極間のショート、
或いは両基板電極間の接続不良等の問題が、依然として
発生し易いものであった。
【０００７】さらに、上記した問題は、今後さらにセラ
ミック多層配線基板を用いたモジュールの高集積化、及
び高密度化が図られる中で、これらのセラミック多層配
線基板をマザーボードへ実装する際、より顕著に現れ、
製品の歩留りを悪化させることが危惧されていた。
ミック多層配線基板を用いたモジュールの高集積化、及
び高密度化が図られる中で、これらのセラミック多層配
線基板をマザーボードへ実装する際、より顕著に現れ、
製品の歩留りを悪化させることが危惧されていた。
【０００８】本発明は、上述した従来技術が有する課題
に鑑みなされたものであって、その目的は、バンプ電極
を有したセラミック多層配線基板をマザーボードに実装
する際、両基板間隔を一定に保つことが可能で、且つ高
密度なバンプ電極による接続が可能な、セラミック多層
配線基板上に形成する新規なバンプ電極、及び該バンプ
電極の形成方法を提供することにある。
に鑑みなされたものであって、その目的は、バンプ電極
を有したセラミック多層配線基板をマザーボードに実装
する際、両基板間隔を一定に保つことが可能で、且つ高
密度なバンプ電極による接続が可能な、セラミック多層
配線基板上に形成する新規なバンプ電極、及び該バンプ
電極の形成方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するため、セラミック多層配線基板に形成されたバイ
ア導体直上に、該バイア導体と電気的接続が可能で、且
つはんだより融点の高い金属で形成されたコア電極を設
け、該コア電極の表面に、はんだ層を設けたバンプ電極
とした。
成するため、セラミック多層配線基板に形成されたバイ
ア導体直上に、該バイア導体と電気的接続が可能で、且
つはんだより融点の高い金属で形成されたコア電極を設
け、該コア電極の表面に、はんだ層を設けたバンプ電極
とした。
【００１０】また、本発明は、所定形状の貫通孔が形成
されたメタルマスクを用いて、セラミック多層配線基板
に形成されたバイア導体直上に、Ａｇ系若しくはＣｕ系
導体ペーストをスクリーン印刷し、その後乾燥、焼成し
て所望のコア電極を形成し、さらに前記コア電極の表面
に、溶融浸漬法にてはんだ層を形成するバンプ電極の形
成方法とした。
されたメタルマスクを用いて、セラミック多層配線基板
に形成されたバイア導体直上に、Ａｇ系若しくはＣｕ系
導体ペーストをスクリーン印刷し、その後乾燥、焼成し
て所望のコア電極を形成し、さらに前記コア電極の表面
に、溶融浸漬法にてはんだ層を形成するバンプ電極の形
成方法とした。
【００１１】上記した本発明にかかるバンプ電極によれ
ば、該バンプ電極を有するセラミック多層配線基板をマ
ザーボードに実装する際、その実装のための加熱温度で
は溶融しないコア電極がスペーサの役割を果たし、両基
板を一定間隔に保った状態で接合することが可能となる
と共に、両基板の接合に寄与するはんだは、上記コア電
極の表面に層として設けられた少量のものであるため、
かなり近接してバンプ電極を形成しても、ショート等の
問題が起きにくい構造となり、高密度なバンプ電極によ
る接続が可能となる。
ば、該バンプ電極を有するセラミック多層配線基板をマ
ザーボードに実装する際、その実装のための加熱温度で
は溶融しないコア電極がスペーサの役割を果たし、両基
板を一定間隔に保った状態で接合することが可能となる
と共に、両基板の接合に寄与するはんだは、上記コア電
極の表面に層として設けられた少量のものであるため、
かなり近接してバンプ電極を形成しても、ショート等の
問題が起きにくい構造となり、高密度なバンプ電極によ
る接続が可能となる。
【００１２】また、上記した本発明にかかるバンプ電極
の形成方法によれば、いわゆる型を使用してコア電極を
形成するものであるため、その形成されるコア電極の高
さ及び幅は均一なものとすることが容易となり、スペー
サとしての信頼性が高いコア電極を有するバンプ電極の
形成が可能となり、また、該コア電極へのはんだ層の形
成は、溶融浸漬法にて行われるため、マザーボードへの
実装時にダレ等の発生が少ない均一な薄膜のはんだ層
を、簡易にコア電極表面上に形成することが可能とな
る。
の形成方法によれば、いわゆる型を使用してコア電極を
形成するものであるため、その形成されるコア電極の高
さ及び幅は均一なものとすることが容易となり、スペー
サとしての信頼性が高いコア電極を有するバンプ電極の
形成が可能となり、また、該コア電極へのはんだ層の形
成は、溶融浸漬法にて行われるため、マザーボードへの
実装時にダレ等の発生が少ない均一な薄膜のはんだ層
を、簡易にコア電極表面上に形成することが可能とな
る。
【００１３】ここで、上記バイア導体直上に設けるコア
電極の寸法形状としては、高さ５０〜５００μｍ、底面
径１００〜１０００μｍ、底面径に対する高さのアスペ
クト比０．２５〜１．０の範囲内にある台形形状のコア
電極とすることが望ましい。これは、このような寸法形
状のコア電極とすることにより、該コア電極がマザーボ
ードへの実装時にスペーサとしての役割を有効に果たし
得る強度を有するものとなると共に、高密度な接続に対
応可能なコア電極となるためである。
電極の寸法形状としては、高さ５０〜５００μｍ、底面
径１００〜１０００μｍ、底面径に対する高さのアスペ
クト比０．２５〜１．０の範囲内にある台形形状のコア
電極とすることが望ましい。これは、このような寸法形
状のコア電極とすることにより、該コア電極がマザーボ
ードへの実装時にスペーサとしての役割を有効に果たし
得る強度を有するものとなると共に、高密度な接続に対
応可能なコア電極となるためである。
【００１４】また、上記コア電極の表面に設けられたは
んだ層の面上には、さらに金メッキ層を設けることが望
ましい。これは、金メッキ層がはんだの表面酸化を防ぐ
ことができ、長期間保存しても基板実装時のはんだの濡
れ性を良好に保つことが可能となり、さらに接合の信頼
性の高いバンプ電極を提供できるためである。
んだ層の面上には、さらに金メッキ層を設けることが望
ましい。これは、金メッキ層がはんだの表面酸化を防ぐ
ことができ、長期間保存しても基板実装時のはんだの濡
れ性を良好に保つことが可能となり、さらに接合の信頼
性の高いバンプ電極を提供できるためである。
【００１５】さらに、上記コア電極の形成においては、
アディティブ法によりメタルに形成したコア電極の所望
とする高さの約１．０〜１．３倍の高さを有し、コア電
極の所望とする底面径の約０．８〜１．２倍の径を有す
る貫通孔の加工面に、自己潤滑性を有するフッ素系化合
物の被膜を形成したメタルマスクを用いて行うことが望
ましい。これは、メタルの加工面に施した上記自己潤滑
性を有するフッ素化合物の被膜の存在により、Ａｇ系若
しくはＣｕ系導体ペーストの印刷時のメタルマスク裏面
への該ペーストのダレ込み防止、及びペーストのメタル
マスクからの抜け性について、良好な結果が得られるた
めである。
アディティブ法によりメタルに形成したコア電極の所望
とする高さの約１．０〜１．３倍の高さを有し、コア電
極の所望とする底面径の約０．８〜１．２倍の径を有す
る貫通孔の加工面に、自己潤滑性を有するフッ素系化合
物の被膜を形成したメタルマスクを用いて行うことが望
ましい。これは、メタルの加工面に施した上記自己潤滑
性を有するフッ素化合物の被膜の存在により、Ａｇ系若
しくはＣｕ系導体ペーストの印刷時のメタルマスク裏面
への該ペーストのダレ込み防止、及びペーストのメタル
マスクからの抜け性について、良好な結果が得られるた
めである。
【００１６】なお、印刷後および乾燥時のペーストのダ
レは、ペーストのチクソトロピー性を高めることと、ペ
ースト化する際に樹脂系バインダーを使用しないことで
ダレ抑制効果が得られる。
レは、ペーストのチクソトロピー性を高めることと、ペ
ースト化する際に樹脂系バインダーを使用しないことで
ダレ抑制効果が得られる。
【００１７】上記したコア電極の表面に、フラックスを
塗布し、はんだ溶融槽中に浸漬することで均一なはんだ
層をコア電極表面に形成し、また必要に応じて、上記は
んだ層の表面に、さらに無電解金メッキ液に浸漬する方
法にて金メッキ層を形成する。ここでは、一般に市販さ
れているフラックス、はんだ並びに無電解金メッキ液を
使用することができる。
塗布し、はんだ溶融槽中に浸漬することで均一なはんだ
層をコア電極表面に形成し、また必要に応じて、上記は
んだ層の表面に、さらに無電解金メッキ液に浸漬する方
法にて金メッキ層を形成する。ここでは、一般に市販さ
れているフラックス、はんだ並びに無電解金メッキ液を
使用することができる。
【００１８】
【実施例】以下、上記した本発明にかかるバンプ電極、
及びその形成方法の実施例を、図面を参照しながら説明
する。
及びその形成方法の実施例を、図面を参照しながら説明
する。
【００１９】ここで、図１は本発明の実施例におけるセ
ラミック多層配線基板上への高密度なバンプ電極形成後
の断面図であり、かかるバンプ電極は、そのバンプ径が
３００μｍ、バンプ高さが２５０μｍ、バンプピッチが
５００μｍに形成されたバンプ電極である。
ラミック多層配線基板上への高密度なバンプ電極形成後
の断面図であり、かかるバンプ電極は、そのバンプ径が
３００μｍ、バンプ高さが２５０μｍ、バンプピッチが
５００μｍに形成されたバンプ電極である。
【００２０】図１において、１はセラミック多層配線基
板、２はバイア導体（Ａｇ）、３はコア電極（２０％Ｐ
ｄ−Ａｇ）、４ははんだ層（６２Ｓｎ／３６Ｐｂ／２Ａ
ｇ）、５は金メッキ層である。
板、２はバイア導体（Ａｇ）、３はコア電極（２０％Ｐ
ｄ−Ａｇ）、４ははんだ層（６２Ｓｎ／３６Ｐｂ／２Ａ
ｇ）、５は金メッキ層である。
【００２１】上記バンプ電極の形成方法を、以下に説明
する。
する。
【００２２】先ず、コア電極形成用ペースト（２０％Ｐ
ｄ含有Ａｇペースト、ＢＰＭ−１０５：日本セメント株
式会社製）を、図３に示したメタル厚３００μｍ、貫通
孔６の底面径が２８０μｍのアディティブ法で作製した
メタルマスク７を用いて、セラミック多層配線基板に形
成されたバイア導体直上に、硬度７０の角スキージを用
いてスクリーン印刷し、７０°Ｃで１０分間乾燥後、ベ
ルト焼成炉にて大気中、ピーク温度８５０°Ｃで１０分
間保持し、且つ全工程が６０分のプロファイルで焼成を
行った。なお、上記メタルマスク７の加工面には、フッ
素系化合物の被膜８が形成されている。
ｄ含有Ａｇペースト、ＢＰＭ−１０５：日本セメント株
式会社製）を、図３に示したメタル厚３００μｍ、貫通
孔６の底面径が２８０μｍのアディティブ法で作製した
メタルマスク７を用いて、セラミック多層配線基板に形
成されたバイア導体直上に、硬度７０の角スキージを用
いてスクリーン印刷し、７０°Ｃで１０分間乾燥後、ベ
ルト焼成炉にて大気中、ピーク温度８５０°Ｃで１０分
間保持し、且つ全工程が６０分のプロファイルで焼成を
行った。なお、上記メタルマスク７の加工面には、フッ
素系化合物の被膜８が形成されている。
【００２３】次に、焼成後の上記コア電極表面に、フラ
ックス（Ｒ５００３：日本アルファメタルズ株式会社
製）を塗布し、１５０°Ｃで３０秒間予備加熱した後、
２３０°Ｃに溶融されたはんだ（６２Ｓｎ／３６Ｐｂ／
２Ａｇはんだ、Ｓ−２０６２：千住金属株式会社製）浴
槽中に該コア電極を５秒間浸漬し、コア電極表面にはん
だ層を形成した。上記塗布したフラックス洗浄は、エタ
ノール＋酢酸ブチルの混合液中で浸漬攪拌３０秒を行う
ことにより実施した。
ックス（Ｒ５００３：日本アルファメタルズ株式会社
製）を塗布し、１５０°Ｃで３０秒間予備加熱した後、
２３０°Ｃに溶融されたはんだ（６２Ｓｎ／３６Ｐｂ／
２Ａｇはんだ、Ｓ−２０６２：千住金属株式会社製）浴
槽中に該コア電極を５秒間浸漬し、コア電極表面にはん
だ層を形成した。上記塗布したフラックス洗浄は、エタ
ノール＋酢酸ブチルの混合液中で浸漬攪拌３０秒を行う
ことにより実施した。
【００２４】その後、得られたコア電極のはんだ層表面
に、無電解金メッキ（Ｋ２４Ｎ：高純度化学株式会社
製）を用いて、メッキ液温９０°Ｃ±５°Ｃで１分間浸
漬することにより、膜厚約１００オングストロームの金
メッキ層を形成した。
に、無電解金メッキ（Ｋ２４Ｎ：高純度化学株式会社
製）を用いて、メッキ液温９０°Ｃ±５°Ｃで１分間浸
漬することにより、膜厚約１００オングストロームの金
メッキ層を形成した。
【００２５】以上、記載した本発明にかかるバンプ電極
の形成方法により得られたバンプ電極の寸法データを、
図４に示す。
の形成方法により得られたバンプ電極の寸法データを、
図４に示す。
【００２６】図４から明らかなように、本発明にかかる
バンプ電極の形成方法によれば、該バンプ電極の径、及
び高さが±５％以内のバラツキ範囲内で形成できること
が判明する。
バンプ電極の形成方法によれば、該バンプ電極の径、及
び高さが±５％以内のバラツキ範囲内で形成できること
が判明する。
【００２７】次に、上記した本発明で得られたバンプ電
極と、従来法で得られたバンプ電極との性能を比較する
ため、バンプ径３００μｍ、バンプ高さ２５０μｍ、バ
ンプピッチ５００μｍのバンプ９００個を形成したセラ
ミック多層配線基板を、従来法と上記した本発明におけ
る方法で各々３０基板作製し、それらの基板をＡｕ電極
が形成されたアルミナ多層配線基板（マザーボード）上
に位置合わせして搭載後、バンプ部のはんだを溶融する
ことで両基板を実装した。
極と、従来法で得られたバンプ電極との性能を比較する
ため、バンプ径３００μｍ、バンプ高さ２５０μｍ、バ
ンプピッチ５００μｍのバンプ９００個を形成したセラ
ミック多層配線基板を、従来法と上記した本発明におけ
る方法で各々３０基板作製し、それらの基板をＡｕ電極
が形成されたアルミナ多層配線基板（マザーボード）上
に位置合わせして搭載後、バンプ部のはんだを溶融する
ことで両基板を実装した。
【００２８】得られた実装基板において、従来法、及び
本発明における方法で作製した基板のバンプ部接続歩留
りを求めたところ、従来法で形成したバンプ電極形成基
板の実装歩留りは６７％であり、本発明における方法で
形成したバンプ電極形成基板の実装歩留りは９３％であ
った。
本発明における方法で作製した基板のバンプ部接続歩留
りを求めたところ、従来法で形成したバンプ電極形成基
板の実装歩留りは６７％であり、本発明における方法で
形成したバンプ電極形成基板の実装歩留りは９３％であ
った。
【００２９】
【発明の効果】以上、説明した本発明にかかるバンプ電
極、及び該バンプ電極の形成方法によれば、バンプ電極
を有したセラミック多層配線基板のマザーボードへの実
装歩留まりの向上と、高密度なバンプ電極接続に対応可
能なセラミック多層配線基板上のバンプ電極の形成が可
能となる。
極、及び該バンプ電極の形成方法によれば、バンプ電極
を有したセラミック多層配線基板のマザーボードへの実
装歩留まりの向上と、高密度なバンプ電極接続に対応可
能なセラミック多層配線基板上のバンプ電極の形成が可
能となる。
【図１】本発明の実施例におけるバンプ電極を形成した
セラミック多層配線基板の断面図である。
セラミック多層配線基板の断面図である。
【図２】本発明の実施例におけるバンプ電極を形成した
セラミック多層配線基板のマザーボードへの実装後の断
面図である。
セラミック多層配線基板のマザーボードへの実装後の断
面図である。
【図３】本発明においてバンプ電極の形成に用いるメタ
ルマスクの断面図である。
ルマスクの断面図である。
【図４】本発明の実施例によって得られたバンプ電極の
寸法データを示したグラフである。
寸法データを示したグラフである。
【図５】従来法におけるバンプ電極を形成したセラミッ
ク多層配線基板の断面図である。
ク多層配線基板の断面図である。
【図６】従来法におけるバンプ電極を形成したセラミッ
ク多層配線基板のマザーボードへの実装後の断面図であ
る。
ク多層配線基板のマザーボードへの実装後の断面図であ
る。
【図７】従来法におけるバンプ電極を形成したセラミッ
ク多層配線基板のマザーボードへの実装後の断面図であ
る。
ク多層配線基板のマザーボードへの実装後の断面図であ
る。
１ セラミック多層配線基板 ２ バイア導体 ３ コア電極 ４ はんだ層 ５ 金メッキ層 ６ 貫通孔 ７ メタルマスク ８ フッ素系化合物の被膜 ９ マザーボード
Claims (5)
- 【請求項１】 セラミック多層配線基板に形成されたバ
イア導体直上に、該バイア導体と電気的接続が可能で、
且つはんだより融点の高い金属で形成されたコア電極を
設け、該コア電極の表面に、はんだ層を設けたことを特
徴とするバンプ電極。 - 【請求項２】 上記はんだ層の表面に、さらに金メッキ
層を設けたことを特徴とする、請求項１記載のバンプ電
極。 - 【請求項３】 所定形状の貫通孔が形成されたメタルマ
スクを用いて、セラミック多層配線基板に形成されたバ
イア導体直上に、Ａｇ系若しくはＣｕ系導体ペーストを
スクリーン印刷し、その後乾燥、焼成して所望のコア電
極を形成し、さらに前記コア電極の表面に、溶融浸漬法
にてはんだ層を形成したことを特徴とする、バンプ電極
の形成方法。 - 【請求項４】 上記メタルマスクの加工面に、自己潤滑
性を有するフッ素系化合物の被膜が形成されていること
を特徴とする、請求項３記載のバンプ電極の形成方法。 - 【請求項５】 上記はんだ層の表面に、さらに無電解金
メッキ液に浸漬する方法にて金メッキ層を形成すること
を特徴とする、請求項３記載のバンプ電極の形成方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19685093A JP3354221B2 (ja) | 1993-07-14 | 1993-07-14 | バンプ電極の形成方法 |
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|---|---|---|---|
| JP19685093A JP3354221B2 (ja) | 1993-07-14 | 1993-07-14 | バンプ電極の形成方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0730244A true JPH0730244A (ja) | 1995-01-31 |
| JP3354221B2 JP3354221B2 (ja) | 2002-12-09 |
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ID=16364702
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19685093A Expired - Fee Related JP3354221B2 (ja) | 1993-07-14 | 1993-07-14 | バンプ電極の形成方法 |
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|---|---|
| JP (1) | JP3354221B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002164473A (ja) * | 2000-11-29 | 2002-06-07 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2006269972A (ja) * | 2005-03-25 | 2006-10-05 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2006310619A (ja) * | 2005-04-28 | 2006-11-09 | Mitsubishi Electric Corp | 高周波回路モジュールおよび高周波回路モジュールの実装構造 |
| CN100438725C (zh) * | 2003-08-12 | 2008-11-26 | 日本梅克特隆株式会社 | 印刷电路基板用印刷夹具 |
| JP2009054741A (ja) * | 2007-08-27 | 2009-03-12 | Powertech Technology Inc | 半導体パッケージ |
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| JP2016018914A (ja) * | 2014-07-09 | 2016-02-01 | 三菱マテリアル株式会社 | 半導体装置及びその製造方法 |
-
1993
- 1993-07-14 JP JP19685093A patent/JP3354221B2/ja not_active Expired - Fee Related
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| JP2016018914A (ja) * | 2014-07-09 | 2016-02-01 | 三菱マテリアル株式会社 | 半導体装置及びその製造方法 |
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| JP3354221B2 (ja) | 2002-12-09 |
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