JPH07302846A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH07302846A
JPH07302846A JP5289411A JP28941193A JPH07302846A JP H07302846 A JPH07302846 A JP H07302846A JP 5289411 A JP5289411 A JP 5289411A JP 28941193 A JP28941193 A JP 28941193A JP H07302846 A JPH07302846 A JP H07302846A
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thin film
film transistor
memory device
semiconductor memory
gate
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JP5289411A
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Han-Soo Kim
漢洙 金
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Samsung Electronics Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
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    • H—ELECTRICITY
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Abstract

(57)【要約】 【目的】 負荷素子としてＰＭＯＳ薄膜トランジスタを
使用するＳＲＡＭ装置においてＴＦＴのオフ電流を減少
させオン電流を増加させ、セル特性をを向上させた半導
体メモリ装置を提供する。 【構成】 ＰＭＯＳ薄膜トランジスタのゲートの上に形
成されるチャネル領域とドレインの間にオフセット領域
が形成されており、メモリセルの接地線が前記オフセッ
ト領域に対し絶縁層を間に置き互いに対向され前記オフ
セット領域に対しゲートとして作用するように形成され
る。 【効果】 これにより、ＴＦＴの電気的特性が向上され
るだけでなく、ひいては半導体メモリ装置のセル特性も
向上される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に係
り、特に負荷素子としてＰＭＯＳ薄膜トランジスタ（Th
in Film Transistor; ＴＦＴ）を使用するスタティック
ランダムアクセスメモリ（Static Random Access Memor
y;以下ＳＲＡＭ）装置でＴＦＴのオフ電流の減少とオン
電流の増加のためにゲートとドレイン間にオフセット領
域を形成させる半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置として一般的にＳＲＡ
ＭはＤＲＡＭ（Dynamic Random Access Memory ）に比
べメモリ容量では落ちるが、高速で使用しやすい。従っ
て、中小容量分野で広く使用されている。ＳＲＡＭのメ
モリセルは二つの伝送トランジスタと二つの駆動トラン
ジスタと二つの負荷素子よりなるフリップフロップ回路
で構成されており、記憶情報はフリップフロップの入出
力端子間の電圧差、即ち実際にはノードにおける浮遊容
量に蓄積された電荷として保存される。この電荷は一定
の電圧源Ｖｃｃから負荷素子である負荷ＭＯＳトランジ
スタ又は負荷抵抗を通じて常に補充されているので、Ｄ
ＲＡＭでのようにリフレッシュ機能は不必要になる。
【０００３】一方、ＳＲＡＭのメモリセルはセルを構成
する負荷素子としてデプリーションＭＯＳトランジスタ
を使用する場合もあるが、その消費電力が非常に大き
い。従って、デプリーション形ＮＭＯＳトランジスタは
今日ほとんど用いられない。代わりに消費電力が低く製
作の簡便な高抵抗の多結晶シリコンを負荷素子に使用す
のが主流を成してきた。しかしながら、メモリ容量が更
に増加し、要求される抵抗値が段々高くなるにつれメモ
リセルで負荷素子を通じて供給される電流とセルのノー
ドでの漏洩電流との差が縮まりメモリ装置の信頼度を落
とす。このような問題を解決しようとするのがＰＭＯＳ
ＴＦＴを負荷素子に使用したＣＭＯＳ形のＳＲＡＭで
ある。
【０００４】前記ＣＭＯＳ形のＳＲＡＭが高集積化され
るにつれ負荷素子として使用されるＰＭＯＳ ＴＦＴに
対し次のような電気的特性が要求される。1)低いスタン
バイ電流を得るためにオフ状態（Ｖds＝-5Ｖ、Ｖgs＝０
Ｖ）で漏洩電流が低くなるべきであり、2)情報記憶能力
向上のためにオン／オフ電流比が高くなるべきである。
このような要求に応じ提案されたのがゲート−ドレイン
の間にオフセット領域を形成させた構造である（参照、
"A, 0.1-μA Standby Current, Ground-Bounce-Immune
1-Mbit CMOS SRAM", Manabu.Ando, et al.,IEEE SC-2
4,P1708,1989.） 前記 Manabu.Ando等の論文によれば、ＴＦＴのオフ電流
はＴＦＴのドレイン領域でｐ−ｎ接合の漏洩電流であ
り、これはゲート−ドレイン間の電界の増加により増加
する。従って、ドレインでのオフセット領域はゲート−
ドレイン間の電界を減らし結局ＴＦＴのオフ電流は減少
する。
【０００５】前記 Manabu.Ando等の論文はオフセット領
域の長さによるＴＦＴのオン／オフ電流の特性に係り、
低いスタンバイ電力の半導体メモリ装置を提供してい
る。一方、ゲート−ドレイン間のオフセット構造を有す
るＰＭＯＳ ＴＦＴでホットキャリヤ効果に関する報告
が発表された（参照、"HOT-CARRIER INDU CED Ion/Ioff
IMPROVEMENT OF OFFSET PMOS TFT",Hiroshi.Furuta, e
t al.,1991 SYMPOSIUM ON VLSI TECHNOLOGY, P27）。
【０００６】前記Hiroshi.Furutaの報告はフォトマスク
を利用してオフセット領域にボロンをドーピングさせた
構造のＰＭＯＳ ＴＦＴを提示しており、添付した図１
はその概略的な断面図である。前記図１を参照して説明
すれば、絶縁層１１上に多結晶シリコンを積層した後パ
タニングして形成されたゲート電極１２と、ソース／ド
レイン電極のためのパッド１３が一定の間隔を置いて形
成されている。前記ゲート電極１２とパッド１３を絶縁
させるゲート酸化膜１４が形成されている。又、前記ゲ
ート酸化膜１４及びパッド１３上の全面にシリコン層が
積層されている。前記シリコン層はフォトマスクを利用
し燐がドーピングされて成ったチャネル領域１５と、前
記チャネル領域１５の左右にＢＦ2 イオンがドーピング
されて成ったソース／ドレイン領域１６及び前記ソース
／ドレイン領域１６と前記チャネル領域１５との間に形
成されているオフセット領域Ｘより構成されている。前
記オフセット領域Ｘも又フォトマスクを利用し少量のボ
ロンイオンをドーピングさせ形成する。前記シリコン層
上の全面に絶縁層１７が形成されている。
【０００７】前記ＰＭＯＳ ＴＦＴの構造の場合のよう
にオフセット領域ＸをＰ- 型の不純物でドーピングさせ
形成する場合、ＰＭＯＳ ＴＦＴのドレイン接合付近で
電界が緩和されオフセット領域Ｘの抵抗が減少する。従
って、ＴＦＴのオフ電流は減少しオン電流は増加する。
しかしながら、前記の従来の構造では、ＳＲＡＭセル構
成上ＰＭＯＳ ＴＦＴのオフセット領域が、絶縁膜を間
に置きグラウンド電位でない他の電位の状態に存する任
意の層上に配置されている。従って、オフ電流を低めオ
ン電流を高めるのが不安定で困難である。又、オフセッ
ト領域をＰ- 型の不純物でドーピングさせ形成する場合
にも別のフォトマスクを追加しなければならないという
点以外にもオフセット領域の下支層の不特定な電位によ
りオフセット領域の効果が半減する問題点があった。な
お、オフセット領域の不純物は、電子情報通信学会の通
信学技報 vol.91, No.64, p.59〜63のようにヒ素Asを用
いる場合、或いは、不純物を含まない場合があるが、使
用上はＶTH移動、リーク電流増減等に差が生ずるのみで
ある。
【０００８】
【発明が解決しようとする課題】本発明の目的は前記の
問題点を改善するためのものであり、負荷素子としてＰ
ＭＯＳ薄膜トランジスタを使用する半導体メモリセルに
おいてそのセルのレイアウトを最適化して、負荷素子の
オフ電流を低めオン電流を増加させセル特性を向上させ
た半導体メモリ装置を提供することである。
【０００９】
【課題を達成するための手段】前記目的を達成するため
の本発明の半導体メモリ装置は、前記ＰＭＯＳ薄膜トラ
ンジスタのゲートの上に形成されるチャネル領域とドレ
インの間にオフセット領域が形成されており、メモリセ
ルの接地線あるいは電源線のような安定な電位を保つ導
体が前記オフセット領域に対し絶縁層を間に置き互いに
対向され前記オフセット領域に対しゲートあるいはシー
ルド板として作用するように形成されていることを特徴
とする。
【００１０】
【作用】本発明による半導体メモリ装置ではメモリセル
の接地線がＰＭＯＳ薄膜トランジスタのオフセット領域
に対しゲートとして作用する場合には、前記オフセット
領域は常にターンオン状態となりオフセット領域の抵抗
が減少する。その結果、ＰＭＯＳ薄膜トランジスタがタ
ーンオンの際そのオン電流の増加要因となりセル特性が
向上される。又、オフセット領域がターンオンされるの
で、即ちオフセット領域がＰ- 状態となるのでこの領域
での電界強さが弱化されオフ電流が減少する。一方、電
源線等がシールド板として作用する場合には、オフセッ
ト領域の不純物拡散状態により、導通状況が変化する
が、いずれにしてもトランジスタ特性の安定性を向上で
きる。
【００１１】
【実施例】図２は本発明による半導体メモリ装置でＰＭ
ＯＳ薄膜トランジスタを示す概略的な断面図である。前
記図２に示したようにソース２４、ドレイン２５、チャ
ネル領域２６よりなる導電層の下に絶縁層２２を介在し
ゲート２３が形成されることによりＰＭＯＳ薄膜トラン
ジスタが構成される。前記チャネル領域２６でドレイン
２５の側にオフセット領域Ｘが適正な長さで形成されて
いる。又、前記オフセット領域Ｘに対し、絶縁層２２を
間に置き互いに向かい合うようにＳＲＡＭセルの接地線
２１が形成されている。
【００１２】前記のように半導体メモリ装置でセルのレ
イアウトを最適化しＰＭＯＳ薄膜トランジスタのオフセ
ット領域Ｘの下に絶縁層２２を間に置きメモリセルの接
地線２１が位置するようにする。そして、セルの接地線
２１がＰＭＯＳ薄膜トランジスタのオフセット領域Ｘに
対しゲートとして作用するのでオフセット領域Ｘは常に
ターンオン状態となる。従って、オフセット領域Ｘの抵
抗が減少しＰＭＯＳ薄膜トランジスタがターンオンの際
オン電流が増加する。これはＰＭＯＳ薄膜トランジスタ
のオフ電流がたとえ一定してもオン／オフ電流比を高め
セルの電気的特性が向上される。
【００１３】一方、前記オフセット領域Ｘはターンオン
されてＰ- 状態となると、Ｐ+ 状態にドーピングされた
ＰＭＯＳ薄膜トランジスタのドレイン２５と前記オフセ
ット領域Ｘの間の濃度勾配が急激でないのでＰＭＯＳ薄
膜トランジスタのドレイン接合付近の電界が緩和され
る。結局、ＰＭＯＳ薄膜トランジスタがオフの際にもオ
フ電流が減少し、メモリセルの電気的特性を向上させ得
る。又、前記オフセット領域Ｘのドーピングレベルは前
記ＰＭＯＳ薄膜トランジスタのチャネル領域２６のドー
ピングレベルと等しかったり、前記チャネル領域２６の
ドーピングレベルとＰ+ にドーピングされた前記ＰＭＯ
Ｓ薄膜トランジスタのドレイン２５のドーピングレベル
の間で適正な値を有するように調整すればその効果は更
に望ましい。
【００１４】前記図２で、ＰＭＯＳ薄膜トランジスタは
ボトムゲート構造を示し、オフセット領域Ｘに対し接地
線２１も又ボトムゲートの役割をする。一方、前記ゲー
ト２３及び接地線２１による二つのボトムゲート構造は
二つ共トップゲート構造を取ることもできる。チャネル
領域２６の形成された導電層を基準とし、前記ＰＭＯＳ
薄膜トランジスタのゲート２３と前記接地線２１が互い
に反対の側に形成される時は、前記接地線２１が前記オ
フセット領域Ｘに対しゲートとして作用する以外にも前
記チャネル領域２６にも影響を及ぼす。従って、より望
ましい構造は前記接地線２１とゲート２３がチャネル領
域２６の形成された導電層を基準に同じ方向に形成され
る場合である。
【００１５】図３は本発明による半導体メモリ装置の等
価回路図であり、特に負荷素子としてＰＭＯＳ薄膜トラ
ンジスタを使用したＣＭＯＳ ＳＲＡＭセルの等価回路
図である。図３を参照すれば、前記ＳＲＡＭセルは、セ
ルの左側に形成されそのゲートはワードラインと接続し
そのドレインは第１ビットラインと接続する第１ＮＭＯ
Ｓ伝送トランジスタＴ1 、セルの右側に形成されそのゲ
ートは前記ワードラインと接続されそのドレインは第２
ビットラインと接続する第２ＮＭＯＳ伝送トランジスタ
Ｔ2 、前記第１伝送トランジスタＴ1 のソースとそのド
レインが接続しそのソースは接地線Ｖｓｓに接地され、
そのゲートは前記第２伝送トランジスタＴ2のソースと
接続する第１ＮＭＯＳ駆動トランジスタＴ3 、前記第２
伝送トランジスタＴ2 のソースとそのドレインが接続
し、そのソースは接地線Ｖｓｓに接地され、そのゲート
は前記第１伝送トランジスタＴ1 のソースと接続する第
２ＮＭＯＳ駆動トランジスタＴ4 と、そのドレインは前
記第１駆動トランジスタＴ3 のドレインと接続し、その
ソースは一定電源線Ｖｃｃと接続し、そのゲートは前記
第１駆動トランジスタＴ3 のゲート及び前記第２伝送ト
ランジスタＴ2 のソースと接続する第１ＰＭＯＳ薄膜ト
ランジスタＴ5 、そのドレインは前記第２駆動トランジ
スタＴ4 のドレインと接続し、そのソースは一定電源線
Ｖｃｃと接続し、そのゲートは前記第２駆動トランジス
タＴ4 のゲート及び前記第１伝送トランジスタＴ1 のソ
ースと接続する第２ＰＭＯＳ薄膜トランジスタＴ6 より
構成されている。前記第１伝送トランジスタＴ1 と第１
駆動トランジスタＴ3 が第１ＮＭＯＳインバータを形成
し、第２伝送トランジスタＴ2 と第２駆動トランジスタ
Ｔ4 が第２ＮＭＯＳインバータを形成し、第１薄膜トラ
ンジスタＴ5 と前記第１駆動トトランジスタＴ3 が第１
ＣＭＯＳインバータを形成し、第２薄膜トランジスタＴ
6 と前記第２駆動トランジスタＴ4 が第２ＣＭＯＳイン
バータを形成し、第１及び第２ＮＭＯＳインバータがフ
リップフロップを構成すると同時に前記第１及び第２Ｃ
ＭＯＳインバータがフリップフロップを構成する。
【００１６】一方、抵抗Ｒ１とＲ２で表示される部分は
それぞれ第１ＰＭＯＳ薄膜トランジスタＴ5 、第２ＰＭ
ＯＳ薄膜トランジスタＴ6 で各々オフセット領域を示
す。セルの接地線Ｖｓｓが前記ＰＭＯＳ薄膜トランジス
タのオフセット領域に対しゲートとして作用し、従って
前記ＰＭＯＳ薄膜トランジスタオフセット領域が常にタ
ーンオン状態であることを示す。
【００１７】図４は本発明による半導体メモリ装置の一
実施例により具現されたＳＲＡＭセルのレイアウト図を
示す。前記図４を参照すれば、一つのメモリセル内に二
つの活性領域１００がバー形に分離され形成されてい
る。その一つは上側のメモリセルと対称的に連結され、
他の一つは下側のメモリセルと対称的に連結されてい
る。又、第１及び第２伝送トランジスタのゲート及びワ
ードライン形成のための第１導電層パターン１０２Ａ、
１０２Ｂがセルの上下に配置されている。前記第１導電
層パターンの内側に互いに平行に第１及び第２駆動トラ
ンジスタのゲートパターン１０４Ａ、１０４Ｂが同様に
第１導電層より形成されている。又、前記第１ＮＭＯＳ
インバータと第２ＮＭＯＳインバータでフリップフロッ
プを構成するための第１コンタクトホール１０６が二つ
形成されている。そして、ビットライン形成のための第
２コンタクトホール１０８が上下セルと重なるように形
成されている。
【００１８】又、前記二つの第１コンタクトホール１０
６と二つの第２コンタクトホール１０８上に第１パッド
１１２と第２パッド１１０が第２導電層で形成されてい
る。そして、駆動トランジスタの接地線形成のための第
３コンタクトホール１１４が二つ形成されている。又、
セルの全面に第３導電層としての第１一定電源線１１６
が形成されており、第４導電層としてビットライン形成
のために第３パッド１１８がセルの上下に二つ形成され
ている。セルの負荷素子である第１、第２ＰＭＯＳ薄膜
トランジスタのゲート１２０がセルの内側にワードライ
ンと平行に二つが配置されている。
【００１９】又、第４コンタクトホール１２２Ａ、１２
２Ｂが形成されており、第５導電層よりなっている第２
一定電源線１２４がセルの上下にそれぞれ一つずつワー
ドラインと同じ路線を走るように配置されている。図５
は前記図４のＡ−Ａ′を切った断面図である。前記図５
を参照すれば、半導体基板上に第１導電層３０が形成さ
れている。前記第１導電層３０は前記図４で第１、第２
伝送トランジスタのゲートとワードラインのためのパタ
ーン（１０２Ａ、１０２Ｂ）と第１、第２駆動トランジ
スタのゲートのパターン（１０４Ａ、１０４Ｂ）により
パタニングされ形成される。
【００２０】第２導電層４０は前記図４で第１、第２パ
ッドのパターン１１２、１１０によりパタニングされ形
成される。第３導電層５０は前記図４の第１一定電源線
のパターン１１６によりパタニングされ形成されるもの
でセルの接地線となる。前記接地線はタングステンポリ
サイド（polysilicon ＋ＷＳｉX ）或いはタングステン
シリサイドＷＳｉX の導電層より成ることが望ましい。
【００２１】第４導電層６０は前記図４でビットライン
接続のための第３パッドのパターン１１８と第１、第２
ＰＭＯＳ薄膜トランジスタのゲートパターン１２０によ
りパタニングされ形成される。第５導電層７０は前記図
４で第２一定電源線のパターン１２４によりパタニング
され形成される一定電源線Ｖｃｃと、第１、第２ＰＭＯ
Ｓ薄膜トランジスタのチャネル、ドレイン領域を示す。
【００２２】第６導電層８０はビットラインを示す。前
記図５においてＸで表示された部分はオフセット領域を
示す。又、前記各導電層の間は絶縁層より形成されてい
る。前記実施例でＰＭＯＳ薄膜トランジスタはボトムゲ
ート構造を示す。従って、前記実施例においては前記Ｐ
ＭＯＳ薄膜トランジスタのオフセット領域Ｘがセルの接
地線５０の上に存在する。
【００２３】一方、メモリセルの構成方法を変えＮＭＯ
Ｓ駆動トランジスタのゲートが前記オフセット領域及び
接地線の下に来るように配置することもできる。即ち、
前記ＰＭＯＳ薄膜トランジスタのドレインと連結され、
前記ＰＭＯＳ薄膜トランジスタのゲートと等しい物質よ
りなった導電層を使用し、前記ＮＭＯＳ駆動トランジス
タのゲートと活性領域をバッティング(butting) で直接
連結させる方法を使う場合、前記ＮＭＯＳ駆動トランジ
スタのゲートが前記ＰＭＯＳ薄膜トランジスタのオフセ
ット領域の下に配置されることもできる。
【００２４】図６は本発明によるＳＲＡＭセルで負荷素
子に使用されるＰＭＯＳ薄膜トランジスタのオフセット
領域に対しゲートとして作用する導電層の存在による特
性曲線を示したグラフである。前記グラフでも見られる
ように、薄膜トランジスタのオフセット領域がオン状態
の場合オフセット領域に弱い蓄積層Ｐ- が形成される。
従って、オフセット領域の抵抗が減りオン電流が増加す
る。よって、ドレイン接合で電界が減少しオフ電流が減
少する。
【００２５】
【発明の効果】以上の実施例で見たように、本発明によ
るとＳＲＡＭセルの負荷素子に使用されるＰＭＯＳ薄膜
トランジスタのオフセット領域が前記ゲートとして作用
する接地線により常にオンの状態となる。従って、前記
ＰＭＯＳ薄膜トランジスタの電気的特性が向上され、ひ
いてはセル特性も向上される。
【図面の簡単な説明】
【図１】従来のスタティックランダムアクセスメモリＳ
ＲＡＭセルにおいてＰＭＯＳ薄膜トランジスタを示す概
略的な断面図である。
【図２】本発明による半導体メモリ装置においてＰＭＯ
Ｓ薄膜トランジスタを示す概略的な断面図である。
【図３】本発明による半導体メモリ装置の等価回路図で
ある。
【図４】本発明による半導体メモリ装置の一実施例を示
すレイアウト図である。
【図５】前記図４のＡ−Ａ′線で切った本発明による半
導体メモリ装置の断面図である。
【図６】本発明による半導体メモリ装置においてＰＭＯ
Ｓ薄膜トランジスタのオフセット領域に対しゲートとし
て作用する導電層の存在による特性を示すグラフであ
る。
【符号の説明】
２１ 接地線 ２２ 絶縁層 ２３ ゲート ２４ ソース ２５ ドレイン ２６ チャネル領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１３ Ｂ 9056−4Ｍ ６１７ Ａ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ＰＭＯＳ薄膜トランジスタを負荷素子と
    して使用する半導体メモリ装置において、 前記ＰＭＯＳ薄膜トランジスタのゲートの上に形成され
    るチャネル領域とドレインの間にオフセット領域が形成
    されており、メモリセルの接地線が前記オフセット領域
    に対し絶縁層を間に置き互いに対向され前記オフセット
    領域に対しゲートとして作用するように形成されている
    ことを特徴とする半導体メモリ装置。
  2. 【請求項２】 前記オフセット領域はその不純物の濃度
    が前記ＰＭＯＳ薄膜トランジスタのチャネル領域の不純
    物濃度と等しかったり或いは前記チャネル領域の不純物
    濃度とドレインの不純物濃度との間の値になるように形
    成されていることを特徴とする請求項１記載の半導体メ
    モリ装置。
  3. 【請求項３】 前記ＰＭＯＳ薄膜トランジスタのゲート
    が前記接地線と前記ＰＭＯＳ薄膜トランジスタのチャネ
    ル領域の間に形成されていることを特徴とする請求項１
    記載の半導体メモリ装置。
  4. 【請求項４】 前記ＰＭＯＳ薄膜トランジスタはボトム
    ゲート構造より形成されていることを特徴とする請求項
    ３記載の半導体メモリ装置。
  5. 【請求項５】前記ＰＭＯＳ薄膜トランジスタはトップゲ
    ート構造より形成されていることを特徴とする請求項３
    記載の半導体メモリ装置。
  6. 【請求項６】 前記メモリセルの接地線はタングステン
    ポリサイド又はタングステンシリサイドより形成される
    ことを特徴とする請求項３記載の半導体メモリ装置。
JP5289411A 1992-11-18 1993-11-18 半導体メモリ装置 Pending JPH07302846A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019920021651A KR960010072B1 (ko) 1992-11-18 1992-11-18 반도체 메모리장치
KR1992P21651 1993-11-18

Publications (1)

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JPH07302846A true JPH07302846A (ja) 1995-11-14

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ID=19343338

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Application Number Title Priority Date Filing Date
JP5289411A Pending JPH07302846A (ja) 1992-11-18 1993-11-18 半導体メモリ装置

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US (1) US5438540A (ja)
JP (1) JPH07302846A (ja)
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