JPH0730426A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH0730426A JPH0730426A JP5166850A JP16685093A JPH0730426A JP H0730426 A JPH0730426 A JP H0730426A JP 5166850 A JP5166850 A JP 5166850A JP 16685093 A JP16685093 A JP 16685093A JP H0730426 A JPH0730426 A JP H0730426A
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Abstract
(57)【要約】
【目的】 高ダイナミックレンジを有するＤ／Ａ変換装
置を提供する。 【構成】 振り分け回路３は入力信号のレベルに基づ
き、第１，第２のＤ／Ａ変換器１，２に対して、何れか
一方よりアナログ信号が出力されるべく入力信号を振り
分け出力する。加算器５は第１，第２のＤ／Ａ変換器
１，２の出力を所定の比を持たせて加算する。これによ
り、入力信号のレベルが大きい場合は第１のＤ／Ａ変換
器１から、レベルが小さい場合は第２のＤ／Ａ変換器２
からアナログ信号を出力するようにしている。
置を提供する。 【構成】 振り分け回路３は入力信号のレベルに基づ
き、第１，第２のＤ／Ａ変換器１，２に対して、何れか
一方よりアナログ信号が出力されるべく入力信号を振り
分け出力する。加算器５は第１，第２のＤ／Ａ変換器
１，２の出力を所定の比を持たせて加算する。これによ
り、入力信号のレベルが大きい場合は第１のＤ／Ａ変換
器１から、レベルが小さい場合は第２のＤ／Ａ変換器２
からアナログ信号を出力するようにしている。
Description
【０００１】
【産業上の利用分野】本発明はＤ／Ａ変換装置に係り、
特に、より高いダイナミックレンジを得ようとするもの
である。
特に、より高いダイナミックレンジを得ようとするもの
である。
【０００２】
【従来の技術】近年のディジタル信号処理技術の進歩に
伴い、ディジタル信号とアナログ信号とのインターフェ
ースであるＤ／Ａ変換技術の重要性が益々高まってい
る。
伴い、ディジタル信号とアナログ信号とのインターフェ
ースであるＤ／Ａ変換技術の重要性が益々高まってい
る。
【０００３】従来のＤ／Ａ変換装置を図８に示し、その
説明を行う（例えば、誠文堂新光社発行，「無線と実
験」誌，１９９２年３月号，２４〜２５頁）。
説明を行う（例えば、誠文堂新光社発行，「無線と実
験」誌，１９９２年３月号，２４〜２５頁）。
【０００４】入力される１６ビット，サンプリング周波
数ｆｓの信号を８倍オーバーサンプリングディジタルフ
ィルタ１００が２０ビット、サンプリング周波数８ｆｓ
の信号に変換し、プロセッサ１０１に与える。故に、プ
ロセッサ１０１入力は−５２４２８８〜＋５２４２８７
である。プロセッサ１０１では、入力が−３２７６８〜
＋３２７６７のときは１６ビットＤ／Ａ変換器（以下、
単にＤＡＣと称す）１０２に対してはゼロを、ＤＡＣ１
０３に対しては入力をそのままの形で出力する。入力が
−３２７６８以下のときは、ＤＡＣ１０２に対しては、
｛入力＋３２７６８｝を出力し、ＤＡＣ１０３に対して
は、−３２７６８を出力する。入力が＋３２７６７以上
のときは、ＤＡＣ１０２に対しては、｛入力−３２７６
７｝を出力し、ＤＡＣ１０３に対しては、＋３２７６７
を出力する。
数ｆｓの信号を８倍オーバーサンプリングディジタルフ
ィルタ１００が２０ビット、サンプリング周波数８ｆｓ
の信号に変換し、プロセッサ１０１に与える。故に、プ
ロセッサ１０１入力は−５２４２８８〜＋５２４２８７
である。プロセッサ１０１では、入力が−３２７６８〜
＋３２７６７のときは１６ビットＤ／Ａ変換器（以下、
単にＤＡＣと称す）１０２に対してはゼロを、ＤＡＣ１
０３に対しては入力をそのままの形で出力する。入力が
−３２７６８以下のときは、ＤＡＣ１０２に対しては、
｛入力＋３２７６８｝を出力し、ＤＡＣ１０３に対して
は、−３２７６８を出力する。入力が＋３２７６７以上
のときは、ＤＡＣ１０２に対しては、｛入力−３２７６
７｝を出力し、ＤＡＣ１０３に対しては、＋３２７６７
を出力する。
【０００５】ＤＡＣ１０２，１０３では、入力された信
号をＤ／Ａ変換し、アナログ信号として出力する。これ
らの出力は、ＤＡＣ１０２の出力は直接、ＤＡＣ１０３
の出力は減衰器１０４で１／ｋ（ここでは１／１６）さ
れたのち加算器１０５に与えられる。
号をＤ／Ａ変換し、アナログ信号として出力する。これ
らの出力は、ＤＡＣ１０２の出力は直接、ＤＡＣ１０３
の出力は減衰器１０４で１／ｋ（ここでは１／１６）さ
れたのち加算器１０５に与えられる。
【０００６】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、減衰器１０４の減衰率（１／ｋ）を非常
に高い精度で実現しなければ、プロセッサ１０１への入
力信号が＋３２７６７，−３２７６８を越える箇所で出
力波形に不連続が生じ、歪が発生する。特に、プロセッ
サ１０１に対する入力が＋３２７６７をオフセットとす
る微少な、或いはややレベルの低い正弦波であった場合
は特にその歪による影響が顕著になるという問題点があ
った。
うな構成では、減衰器１０４の減衰率（１／ｋ）を非常
に高い精度で実現しなければ、プロセッサ１０１への入
力信号が＋３２７６７，−３２７６８を越える箇所で出
力波形に不連続が生じ、歪が発生する。特に、プロセッ
サ１０１に対する入力が＋３２７６７をオフセットとす
る微少な、或いはややレベルの低い正弦波であった場合
は特にその歪による影響が顕著になるという問題点があ
った。
【０００７】本発明は上記の問題点に鑑み、減衰器精度
がそれほど要求されないＤ／Ａ変換装置を提供するもの
である。
がそれほど要求されないＤ／Ａ変換装置を提供するもの
である。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明によるＤ／Ａ変換装置は、ディジタル信号をア
ナログ信号に変換する第１，第２のＤ／Ａ変換器と、Ｍ
ビットの入力信号のレベルに基づき、前記第１，第２の
Ｄ／Ａ変換器に対し、何れか一方よりアナログ信号が出
力されるべく入力信号を振り分け出力する振り分け手段
と、前記第１，第２のＤ／Ａ変換器の出力を所定の比を
持たせて加算する加算手段とを備えるようにしたもので
ある。
に本発明によるＤ／Ａ変換装置は、ディジタル信号をア
ナログ信号に変換する第１，第２のＤ／Ａ変換器と、Ｍ
ビットの入力信号のレベルに基づき、前記第１，第２の
Ｄ／Ａ変換器に対し、何れか一方よりアナログ信号が出
力されるべく入力信号を振り分け出力する振り分け手段
と、前記第１，第２のＤ／Ａ変換器の出力を所定の比を
持たせて加算する加算手段とを備えるようにしたもので
ある。
【０００９】
【作用】この構成により、入力される信号のレベルに応
じて、何れか一方のＤ／Ａ変換器よりアナログ信号を出
力するようにしたため、減衰器の精度がそれほど要求さ
れず、また、Ｄ／Ａ変換器間の切り換えが頻繁には発生
しないため、出力波形の不連続があまり発生しないＤ／
Ａ変換を実現することができるものである。
じて、何れか一方のＤ／Ａ変換器よりアナログ信号を出
力するようにしたため、減衰器の精度がそれほど要求さ
れず、また、Ｄ／Ａ変換器間の切り換えが頻繁には発生
しないため、出力波形の不連続があまり発生しないＤ／
Ａ変換を実現することができるものである。
【００１０】
【実施例】以下、図面に基づき本発明の説明を行う。
【００１１】図１は本発明によるＤ／Ａ変換装置の実施
例を示すブロック図である。この図を説明すると、１，
２はＤ／Ａ変換器（以下単にＤＡＣと称す）であり、入
力されるディジタル信号をアナログ信号に変換し出力す
る。ここでは１６ビット入力のものを２個用いている。
３は振り分け回路であり、端子Ｄより入力される信号
（ここでは２０ビット）のレベルに応じて、ＤＡＣ１，
２に対して入力信号の振り分けを行う。ここでは、入力
信号のレベルが所定のレベル（ここでは−３２７６８〜
＋３２７６７の範囲）を超えると、直ちに端子Ｇより入
力信号の上位１６ビットを出力すると共に端子Ｌよりゼ
ロを出力し、入力信号のレベルが一定時間（τ０）以上
所定の範囲内に納まると、入力信号のゼロクロス点を検
出し、このポイントで端子Ｇよりゼロを出力すると共に
端子Ｌより入力信号の下位１６ビットを出力するように
なっている。４は増幅器であり、ここでは１６倍（２４
ｄＢ）の利得を持つものを用いている。５は加算器であ
り、増幅器４の出力とＤＡＣ２出力を１：１の比率で加
算し出力する。
例を示すブロック図である。この図を説明すると、１，
２はＤ／Ａ変換器（以下単にＤＡＣと称す）であり、入
力されるディジタル信号をアナログ信号に変換し出力す
る。ここでは１６ビット入力のものを２個用いている。
３は振り分け回路であり、端子Ｄより入力される信号
（ここでは２０ビット）のレベルに応じて、ＤＡＣ１，
２に対して入力信号の振り分けを行う。ここでは、入力
信号のレベルが所定のレベル（ここでは−３２７６８〜
＋３２７６７の範囲）を超えると、直ちに端子Ｇより入
力信号の上位１６ビットを出力すると共に端子Ｌよりゼ
ロを出力し、入力信号のレベルが一定時間（τ０）以上
所定の範囲内に納まると、入力信号のゼロクロス点を検
出し、このポイントで端子Ｇよりゼロを出力すると共に
端子Ｌより入力信号の下位１６ビットを出力するように
なっている。４は増幅器であり、ここでは１６倍（２４
ｄＢ）の利得を持つものを用いている。５は加算器であ
り、増幅器４の出力とＤＡＣ２出力を１：１の比率で加
算し出力する。
【００１２】次に、図１の動作について、図２と共に説
明する。入力信号が所定レベル内であるとき（０≦ｔ≦
ｔ０、図２の（ａ）参照）には、振り分け回路３では、
端子Ｌからは入力信号の下位１６ビットがそのまま出力
される（図２の（ｂ）参照）。また、端子Ｇからはゼロ
が出力される（図２の（ｃ）参照）。ｔ＝ｔ０で入力信
号のレベルが所定レベルを超えると、振り分け回路３で
は直ちに端子Ｌ出力をゼロにすると共に、端子Ｇからは
入力信号の上位１６ビットを出力する。ｔ＝ｔ１で再び
入力信号は所定レベル内に入るが、最初のゼロクロス点
（ｔ＝ｔ２）では、入力信号が所定レベル内に入ってか
らの経過時間（τ１）がτ０以下であるので、端子Ｇ，
Ｌからはそのまま信号が出力される。ｔ＝ｔ３で入力信
号が再び所定レベル内になるがこの時点から２回目のゼ
ロクロス点（ｔ＝ｔ４）では経過時間（τ２）がτ０以
上となっているため、ｔ＝ｔ４で端子Ｌからは入力信号
の下位１６ビットが出力されると共に、端子Ｇからはゼ
ロが出力される。
明する。入力信号が所定レベル内であるとき（０≦ｔ≦
ｔ０、図２の（ａ）参照）には、振り分け回路３では、
端子Ｌからは入力信号の下位１６ビットがそのまま出力
される（図２の（ｂ）参照）。また、端子Ｇからはゼロ
が出力される（図２の（ｃ）参照）。ｔ＝ｔ０で入力信
号のレベルが所定レベルを超えると、振り分け回路３で
は直ちに端子Ｌ出力をゼロにすると共に、端子Ｇからは
入力信号の上位１６ビットを出力する。ｔ＝ｔ１で再び
入力信号は所定レベル内に入るが、最初のゼロクロス点
（ｔ＝ｔ２）では、入力信号が所定レベル内に入ってか
らの経過時間（τ１）がτ０以下であるので、端子Ｇ，
Ｌからはそのまま信号が出力される。ｔ＝ｔ３で入力信
号が再び所定レベル内になるがこの時点から２回目のゼ
ロクロス点（ｔ＝ｔ４）では経過時間（τ２）がτ０以
上となっているため、ｔ＝ｔ４で端子Ｌからは入力信号
の下位１６ビットが出力されると共に、端子Ｇからはゼ
ロが出力される。
【００１３】以上のように、本発明によるＤ／Ａ変換装
置では、一旦入力信号レベルが所定のレベルより大きく
なると一定時間は振り分け回路３の端子Ｇ側に接続され
たＤＡＣ１のみが信号を出力するため、増幅器４の利得
がそれほど正確に２４ｄＢでなくとも波形に不連続が発
生することがない。また、入力信号レベルが所定の範囲
を超えたポイント（ｔ＝ｔ０）においても、増幅器４の
利得が概ね２４ｄＢであれば、出力波形の不連続は殆ど
目立たなくなる。更に、ＤＡＣ１からＤＡＣ２に切り替
わるポイント（ｔ＝ｔ４）では、ゼロクロス点での切り
換えを行っているため、増幅器４の利得の設計値からの
ズレによる影響は殆どない。
置では、一旦入力信号レベルが所定のレベルより大きく
なると一定時間は振り分け回路３の端子Ｇ側に接続され
たＤＡＣ１のみが信号を出力するため、増幅器４の利得
がそれほど正確に２４ｄＢでなくとも波形に不連続が発
生することがない。また、入力信号レベルが所定の範囲
を超えたポイント（ｔ＝ｔ０）においても、増幅器４の
利得が概ね２４ｄＢであれば、出力波形の不連続は殆ど
目立たなくなる。更に、ＤＡＣ１からＤＡＣ２に切り替
わるポイント（ｔ＝ｔ４）では、ゼロクロス点での切り
換えを行っているため、増幅器４の利得の設計値からの
ズレによる影響は殆どない。
【００１４】このため、増幅器４の精度がそれほど要求
されず、また、ＤＡＣ１，２間の切り換えが頻繁には発
生しないため、出力波形の不連続が殆ど発生しないとい
う優れた効果を得ることができる。
されず、また、ＤＡＣ１，２間の切り換えが頻繁には発
生しないため、出力波形の不連続が殆ど発生しないとい
う優れた効果を得ることができる。
【００１５】なお、本実施例では振り分け回路３の端子
Ｇから出力される１６ビットは、入力信号の上位１６ビ
ットをそのまま出力するようにしたが、四捨五入により
上位１６ビットを出力するようにしても良いものであ
る。
Ｇから出力される１６ビットは、入力信号の上位１６ビ
ットをそのまま出力するようにしたが、四捨五入により
上位１６ビットを出力するようにしても良いものであ
る。
【００１６】図３は図１に示すところの振り分け回路３
の具体的な実施例である。この図を説明すると、１１は
レベル検出器であり、入力が所定のレベル、ここでは−
３２７６８〜＋３２７６７の範囲を超えると“１”を出
力する。１２はゼロクロス検出器であり、入力の符号が
変わると、その瞬間“１”を出力する。１３は制御回路
であり、端子Ａに“１”が与えられると、直ちに端子Ｇ
が“１”、端子Ｌが“０”を出力し、端子Ａに一定時間
“０”が与えられると、端子Ｂに“１”が与えられた瞬
間、端子Ｇが“０”、端子Ｌが“１”に変化するように
なっている。１４，１５はゲート回路であり、端子Ｃに
“１”が与えられると入力をそのまま出力し、端子Ｃに
“０”が与えられるとゼロを出力するようになってい
る。ゲート回路１４には入力Ｄより与えられる入力信号
２０ビットの内の上位１６ビットが、ゲート回路１５に
は入力信号２０ビットの内の下位１６ビットが入力され
ている。
の具体的な実施例である。この図を説明すると、１１は
レベル検出器であり、入力が所定のレベル、ここでは−
３２７６８〜＋３２７６７の範囲を超えると“１”を出
力する。１２はゼロクロス検出器であり、入力の符号が
変わると、その瞬間“１”を出力する。１３は制御回路
であり、端子Ａに“１”が与えられると、直ちに端子Ｇ
が“１”、端子Ｌが“０”を出力し、端子Ａに一定時間
“０”が与えられると、端子Ｂに“１”が与えられた瞬
間、端子Ｇが“０”、端子Ｌが“１”に変化するように
なっている。１４，１５はゲート回路であり、端子Ｃに
“１”が与えられると入力をそのまま出力し、端子Ｃに
“０”が与えられるとゼロを出力するようになってい
る。ゲート回路１４には入力Ｄより与えられる入力信号
２０ビットの内の上位１６ビットが、ゲート回路１５に
は入力信号２０ビットの内の下位１６ビットが入力され
ている。
【００１７】次に図３の動作について説明する。入力Ｄ
より与えられる入力信号が＋３２７６７以上、或いは−
３２７６８以下になると、レベル検出器１１がこれを検
出し“１”を出力する。すると、制御回路１３では、端
子Ａが“１”になるので端子Ｇが“１”、端子Ｌが
“０”になる。これらの信号はゲート回路１４，１５に
与えられているので、ゲート回路１４は入力信号の上位
１６ビットを出力し、ゲート回路１５はゼロを出力す
る。次に、入力信号が−３２７６８〜＋３２７６７の範
囲内に入り、一定の時間が経過し、入力信号がゼロをク
ロスする（即ち、入力信号の符号が変化する）と、ゼロ
クロス検出器１２がこれを検出し、“１”を出力するの
で、制御回路１３は端子Ｇが“０”、端子Ｌが“１”に
なる。これらの信号はゲート回路１４，１５に与えられ
ているので、ゲート回路１４はゼロを出力し、ゲート回
路１５は入力信号の下位１６ビットを出力する。このよ
うにして図２の（ｂ），（ｃ）に示すとおりの出力を得
ることができる。
より与えられる入力信号が＋３２７６７以上、或いは−
３２７６８以下になると、レベル検出器１１がこれを検
出し“１”を出力する。すると、制御回路１３では、端
子Ａが“１”になるので端子Ｇが“１”、端子Ｌが
“０”になる。これらの信号はゲート回路１４，１５に
与えられているので、ゲート回路１４は入力信号の上位
１６ビットを出力し、ゲート回路１５はゼロを出力す
る。次に、入力信号が−３２７６８〜＋３２７６７の範
囲内に入り、一定の時間が経過し、入力信号がゼロをク
ロスする（即ち、入力信号の符号が変化する）と、ゼロ
クロス検出器１２がこれを検出し、“１”を出力するの
で、制御回路１３は端子Ｇが“０”、端子Ｌが“１”に
なる。これらの信号はゲート回路１４，１５に与えられ
ているので、ゲート回路１４はゼロを出力し、ゲート回
路１５は入力信号の下位１６ビットを出力する。このよ
うにして図２の（ｂ），（ｃ）に示すとおりの出力を得
ることができる。
【００１８】図４は図３における制御回路１３の具体的
な実施例である。この図を説明すると、２１はタイマー
であり、入力が“１”になると直ちに“０”を出力し、
入力が一定の時間“０”になると“１”を出力する。２
２はＡＮＤゲート、２３はリセット付きのＤフリップフ
ロップである。端子Ｒはリセット端子であり、“１”が
与えられるとＤフリップフロップ出力Ｑ，Ｑバーはそれ
ぞれ“０”，“１”になる。
な実施例である。この図を説明すると、２１はタイマー
であり、入力が“１”になると直ちに“０”を出力し、
入力が一定の時間“０”になると“１”を出力する。２
２はＡＮＤゲート、２３はリセット付きのＤフリップフ
ロップである。端子Ｒはリセット端子であり、“１”が
与えられるとＤフリップフロップ出力Ｑ，Ｑバーはそれ
ぞれ“０”，“１”になる。
【００１９】このように構成すると、入力Ａが“１”に
なるとＤフリップフロップ２３がリセットされ、直ちに
出力Ｇが“１”、出力Ｌが“０”になる。また、一定時
間入力Ａが“０”であると、タイマー２１が“１”を出
力するため、入力Ｂに“１”が与えられるとＡＮＤゲー
ト２２が“１”を出力し、この出力がＤフリップフロッ
プ２３のクロック入力端子ＣＫに与えられ、Ｄフリップ
フロップ２３の端子Ｑが“１”、端子Ｑバーが“０”に
なる。このようにすれば図３に示すところの制御回路１
３を得ることができる。
なるとＤフリップフロップ２３がリセットされ、直ちに
出力Ｇが“１”、出力Ｌが“０”になる。また、一定時
間入力Ａが“０”であると、タイマー２１が“１”を出
力するため、入力Ｂに“１”が与えられるとＡＮＤゲー
ト２２が“１”を出力し、この出力がＤフリップフロッ
プ２３のクロック入力端子ＣＫに与えられ、Ｄフリップ
フロップ２３の端子Ｑが“１”、端子Ｑバーが“０”に
なる。このようにすれば図３に示すところの制御回路１
３を得ることができる。
【００２０】図５は図１に示すところの振り分け回路３
の他の具体的な実施例である。この図において図１〜図
４と同一の機能を有するものについては同一の符号を付
し詳しい説明は省略する。３１はオーバーフローリミッ
タであり、ここでは入力される２０ビットのデータに対
し、その値が＋３２７６７以上であった場合には＋３２
７６７を出力し、−３２７６８以下であった場合には−
３２７６８を出力する。３２は乗算器であり、端子Ａ及
び端子Ｂに与えられる入力の乗算を行い、端子Ｃより出
力する。ここでは端子Ｃからの出力は、四捨五入により
Ａ×Ｂにより得られる値の上位１６ビットを出力するも
のを用いている。３３は減算器である。３４は重み係数
発生器であり、端子Ｘより重み係数Ｗを発生する。ここ
では重み係数Ｗは１．０〜０．０を１０ビットのデータ
を用いて表すようにしており、端子Ａに与えられる信号
が“１”になると重み係数Ｗは徐々に小さくなり、ゼロ
となった時点で停止し、また、端子Ａに与えられる信号
が一定時間（τ０）以上“０”であると、端子Ｂに与え
られる信号が“１”になった時点で端子Ｘより重み係数
Ｗとして１．０を出力するようになっている。
の他の具体的な実施例である。この図において図１〜図
４と同一の機能を有するものについては同一の符号を付
し詳しい説明は省略する。３１はオーバーフローリミッ
タであり、ここでは入力される２０ビットのデータに対
し、その値が＋３２７６７以上であった場合には＋３２
７６７を出力し、−３２７６８以下であった場合には−
３２７６８を出力する。３２は乗算器であり、端子Ａ及
び端子Ｂに与えられる入力の乗算を行い、端子Ｃより出
力する。ここでは端子Ｃからの出力は、四捨五入により
Ａ×Ｂにより得られる値の上位１６ビットを出力するも
のを用いている。３３は減算器である。３４は重み係数
発生器であり、端子Ｘより重み係数Ｗを発生する。ここ
では重み係数Ｗは１．０〜０．０を１０ビットのデータ
を用いて表すようにしており、端子Ａに与えられる信号
が“１”になると重み係数Ｗは徐々に小さくなり、ゼロ
となった時点で停止し、また、端子Ａに与えられる信号
が一定時間（τ０）以上“０”であると、端子Ｂに与え
られる信号が“１”になった時点で端子Ｘより重み係数
Ｗとして１．０を出力するようになっている。
【００２１】次に図５の動作について図６と共に説明す
る。先ず、入力Ｄより与えられる入力信号が−３２７６
８〜＋３２７６７であると（０≦ｔ≦ｔ０、図６の
（ａ）参照）、重み係数発生器３４は重み係数Ｗ＝１．
０を発生する（図６の（ｂ）参照）。故に、乗算器３２
の端子Ａに入力されるデータは入力Ｄと同じ値であり、
また、端子Ｂに１．０が与えられているのでその出力は
入力Ｄと同じ値となる。この値が出力Ｌより出力される
と共に、減算器３３によって入力Ｄから減算され出力Ｇ
より出力される。減算器３３の＋入力には入力Ｄが、−
入力には乗算器３２の出力が与えられており、乗算器３
２の出力は入力Ｄと等しいので、減算器３３の出力はゼ
ロとなる。即ち、このときには、出力Ｌから入力信号が
そのまま出力され、出力Ｇからはゼロが出力される。
る。先ず、入力Ｄより与えられる入力信号が−３２７６
８〜＋３２７６７であると（０≦ｔ≦ｔ０、図６の
（ａ）参照）、重み係数発生器３４は重み係数Ｗ＝１．
０を発生する（図６の（ｂ）参照）。故に、乗算器３２
の端子Ａに入力されるデータは入力Ｄと同じ値であり、
また、端子Ｂに１．０が与えられているのでその出力は
入力Ｄと同じ値となる。この値が出力Ｌより出力される
と共に、減算器３３によって入力Ｄから減算され出力Ｇ
より出力される。減算器３３の＋入力には入力Ｄが、−
入力には乗算器３２の出力が与えられており、乗算器３
２の出力は入力Ｄと等しいので、減算器３３の出力はゼ
ロとなる。即ち、このときには、出力Ｌから入力信号が
そのまま出力され、出力Ｇからはゼロが出力される。
【００２２】次に、ｔ＝ｔ０で入力Ｄの値が＋３２７６
７を超えると、レベル検出器１１の出力が“１”にな
り、これが重み係数発生器３４の端子Ａに与えられるた
め、端子Ｘより出力されている重み係数Ｗが徐々に減衰
し始める（図６の（ｂ）参照、ｔ≧ｔ０）。ｔ０≦ｔ≦
ｔ１では入力Ｄは＋３２７６７以上であるのでオーバー
フローリミッタ３１からは＋３２７６７が、ｔ≧ｔ１で
は入力Ｄは＋３２７６７以下であるのでそのままの値が
出力されており、この値に対して重み係数Ｗが乗算され
る。故に、出力Ｌからは入力Ｄに与えられる信号が徐々
に減衰しながら出力され、出力Ｇからはその残差分が出
力される。このように構成することにより、クロスフェ
ードの形で出力Ｇ，Ｌからの出力を切り換えることがで
きる。
７を超えると、レベル検出器１１の出力が“１”にな
り、これが重み係数発生器３４の端子Ａに与えられるた
め、端子Ｘより出力されている重み係数Ｗが徐々に減衰
し始める（図６の（ｂ）参照、ｔ≧ｔ０）。ｔ０≦ｔ≦
ｔ１では入力Ｄは＋３２７６７以上であるのでオーバー
フローリミッタ３１からは＋３２７６７が、ｔ≧ｔ１で
は入力Ｄは＋３２７６７以下であるのでそのままの値が
出力されており、この値に対して重み係数Ｗが乗算され
る。故に、出力Ｌからは入力Ｄに与えられる信号が徐々
に減衰しながら出力され、出力Ｇからはその残差分が出
力される。このように構成することにより、クロスフェ
ードの形で出力Ｇ，Ｌからの出力を切り換えることがで
きる。
【００２３】次に、ｔ＝ｔ２で入力Ｄはゼロクロス点を
有すが、ｔ＝ｔ１で入力Ｄのレベルが所定の範囲内に入
ってから一定の時間が経過していないので（τ３＜τ
０）重み係数Ｗは変化しない。ｔ＝ｔ４で入力Ｄは再び
ゼロクロス点を有すが、今回はｔ＝ｔ３で入力Ｄのレベ
ルが所定の範囲内に入ってから一定の時間が経過してい
るので（τ４≧τ０）重み係数Ｗは直ちに１．０にな
る。
有すが、ｔ＝ｔ１で入力Ｄのレベルが所定の範囲内に入
ってから一定の時間が経過していないので（τ３＜τ
０）重み係数Ｗは変化しない。ｔ＝ｔ４で入力Ｄは再び
ゼロクロス点を有すが、今回はｔ＝ｔ３で入力Ｄのレベ
ルが所定の範囲内に入ってから一定の時間が経過してい
るので（τ４≧τ０）重み係数Ｗは直ちに１．０にな
る。
【００２４】以上のように振り分け回路３を構成するこ
とにより、入力信号が所定のレベルを超えると、クロス
フェードにより出力Ｇ、出力Ｌを切り換えることがで
き、これにより切り換え時に発生する恐れのある切り換
えノイズを更に一層小さくすることができる。
とにより、入力信号が所定のレベルを超えると、クロス
フェードにより出力Ｇ、出力Ｌを切り換えることがで
き、これにより切り換え時に発生する恐れのある切り換
えノイズを更に一層小さくすることができる。
【００２５】なお、以上の図１の実施例において、ＤＡ
Ｃ１，２の出力を増幅器４と加算器５を用いて出力する
ようにしたが、図７に示すようにオペアンプ４１を用
い、加算比率を変えたアナログミキサを用いて良いこと
は言うまでもない。ここでは、Ｒ３＝Ｒ１、Ｒ１＝Ｒ２
／１６とすれば図１の増幅器４、加算器５により構成さ
れる回路と等価なものが得られる。また、図３では出力
Ｇを１６ビットとしたが、これを２０ビットとし（ゲー
ト回路１４に対して入力Ｄの２０ビットを入力する）、
これに接続されるＤＡＣ１も２０ビット入力のものを用
いるようにしても同様の効果を得ることができる。
Ｃ１，２の出力を増幅器４と加算器５を用いて出力する
ようにしたが、図７に示すようにオペアンプ４１を用
い、加算比率を変えたアナログミキサを用いて良いこと
は言うまでもない。ここでは、Ｒ３＝Ｒ１、Ｒ１＝Ｒ２
／１６とすれば図１の増幅器４、加算器５により構成さ
れる回路と等価なものが得られる。また、図３では出力
Ｇを１６ビットとしたが、これを２０ビットとし（ゲー
ト回路１４に対して入力Ｄの２０ビットを入力する）、
これに接続されるＤＡＣ１も２０ビット入力のものを用
いるようにしても同様の効果を得ることができる。
【００２６】
【発明の効果】以上述べたように本発明は、入力信号の
レベルに基づき、第１，第２のＤ／Ａ変換器に対し、何
れか一方よりアナログ信号が出力されるべく入力信号を
振り分けて出力し、第１，第２のＤ／Ａ変換器の出力を
所定の比を持たせて加算するようしたことにより、加算
時の精度がそれほど要求されず、また、Ｄ／Ａ変換器間
の切り換えが頻繁には発生しないため、出力波形の不連
続が殆ど発生しないという優れた効果を有するものであ
る。
レベルに基づき、第１，第２のＤ／Ａ変換器に対し、何
れか一方よりアナログ信号が出力されるべく入力信号を
振り分けて出力し、第１，第２のＤ／Ａ変換器の出力を
所定の比を持たせて加算するようしたことにより、加算
時の精度がそれほど要求されず、また、Ｄ／Ａ変換器間
の切り換えが頻繁には発生しないため、出力波形の不連
続が殆ど発生しないという優れた効果を有するものであ
る。
【図１】本発明によるＤ／Ａ変換装置の一実施例を表す
ブロック図
ブロック図
【図２】図１における各部の波形を表す波形図
【図３】図１における振り分け回路３の具体例を表すブ
ロック図
ロック図
【図４】図３における制御回路１３の具体例を表すブロ
ック図
ック図
【図５】図１における振り分け回路３の他の具体例を表
すブロック図
すブロック図
【図６】図５における各部の波形を表す波形図
【図７】アナログミキサを表す回路図
【図８】従来のＤ／Ａ変換装置を表すブロック図
１，２ Ｄ／Ａ変換器 ３ 振り分け回路 ４ 増幅器 ５ 加算器 １１ レベル検出器 １２ ゼロクロス検出器 １３ 制御回路 １４，１５ ゲート回路 ３２ 乗算器 ３３ 減算器 ３４ 重み係数発生器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 畠中 秀晃 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (3)
- 【請求項１】 ディジタル信号をアナログ信号に変換す
る第１，第２のＤ／Ａ変換器と、 Ｍビットの入力信号のレベルに基づき、前記第１，第２
のＤ／Ａ変換器に対し、何れか一方よりアナログ信号が
出力されるべく入力信号を振り分け出力する振り分け手
段と、 前記第１，第２のＤ／Ａ変換器の出力を所定の比を持た
せて加算する加算手段と、を備えたことを特徴とするＤ
／Ａ変換装置。 - 【請求項２】 振り分け手段は、入力信号が所定のレベ
ルを越えると、第１のＤ／Ａ変換器に対して直ちに入力
信号の上位側Ｎビット（Ｍ≦Ｎ＜Ｍ／２）を出力すると
ともに第２のＤ／Ａ変換器に対してはゼロを出力し、入
力信号が一定時間以上所定のレベルを下回ると、入力信
号のゼロクロスポイントにおいて前記第２のＤ／Ａ変換
器に対して入力信号の下位側Ｌビット（Ｍ＞Ｌ＞Ｍ／
２）を出力するとともに前記第１のＤ／Ａ変換器に対し
てゼロを出力することを特徴とする請求項１記載のＤ／
Ａ変換装置。 - 【請求項３】 振り分け手段は、入力信号が所定のレベ
ルを越えると、第１，第２のＤ／Ａ変換器に対してクロ
スフェードにより入力信号の上位側Ｎビット（Ｍ≦Ｎ＜
Ｍ／２）を前記第１のＤ／Ａ変換器より出力させるとと
もに前記第２のＤ／Ａ変換器よりゼロを出力させ、入力
信号が一定時間以上所定のレベルを下回ると、入力信号
のゼロクロスポイントにおいて前記第２のＤ／Ａ変換器
に対して入力信号の下位側Ｌビット（Ｍ＞Ｌ＞Ｍ／２）
を出力するとともに前記第１のＤ／Ａ変換器に対してゼ
ロを出力することを特徴とする請求項１記載のＤ／Ａ変
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5166850A JPH0730426A (ja) | 1993-07-06 | 1993-07-06 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5166850A JPH0730426A (ja) | 1993-07-06 | 1993-07-06 | Ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730426A true JPH0730426A (ja) | 1995-01-31 |
Family
ID=15838812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5166850A Pending JPH0730426A (ja) | 1993-07-06 | 1993-07-06 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730426A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013021599A (ja) * | 2011-07-13 | 2013-01-31 | Renesas Electronics Corp | データ処理システム |
| JP2017516389A (ja) * | 2014-04-14 | 2017-06-15 | シーラス ロジック, インコーポレイテッドCirrus Logic, Inc. | 切換可能な２次再生経路 |
-
1993
- 1993-07-06 JP JP5166850A patent/JPH0730426A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013021599A (ja) * | 2011-07-13 | 2013-01-31 | Renesas Electronics Corp | データ処理システム |
| JP2017516389A (ja) * | 2014-04-14 | 2017-06-15 | シーラス ロジック, インコーポレイテッドCirrus Logic, Inc. | 切換可能な２次再生経路 |
| JP2019198086A (ja) * | 2014-04-14 | 2019-11-14 | シーラス ロジック, インコーポレイテッドCirrus Logic, Inc. | 切換可能な２次再生経路 |
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