JPH07307386A

JPH07307386A - 半導体集積回路装置の製造方法

Info

Publication number: JPH07307386A
Application number: JP6098548A
Authority: JP
Inventors: Chikashi Suzuki; 爾鈴木; Kosuke Okuyama; 幸祐奥山; Toshifumi Takeda; 敏文竹田; Katsuhiko Kubota; 勝彦久保田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-05-12
Filing date: 1994-05-12
Publication date: 1995-11-21
Also published as: TW283789B; CN1123956A; KR950034685A

Abstract

(57)【要約】【目的】金属電極間に誘電体膜を介在させてなるアン
チヒューズを有する半導体集積回路装置の破断電流を向
上させる。【構成】半導体基板上に形成されたＴｉＷからなる下
部電極上に、アモルファスシリコンからなる誘電体膜６
ｃを介してＴｉＷからなる上部電極を設けてなるアンチ
ヒューズ６を有するＦＰＧＡ (Field Programmable Gat
e Array)のプログラムに際して、アンチヒューズ６に直
流電圧を印加することによりプログラムを行った後、そ
のアンチヒューズ６の導通部分の機械的強度を向上させ
るために交流電圧を印加して交流電流を流すようにし
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、アンチヒューズを有する半導体
集積回路装置の製造方法に適用して有効な技術に関する
ものである。

【０００２】

【従来の技術】ＡＳＩＣ (Application Specific Stand
ard Product Integrated Circuit: 特定用途向けIC) に
は、例えばゲートアレイがある。このゲートアレイは、
あらかじめ半導体基板上に多数の基本セルを規則的に配
置しておき、ユーザの希望に合わせて基本セル間を結線
する結線パターンを変更することで、種々の論理回路を
備えたＬＳＩを形成できる。近年、このゲートアレイに
比べてＴＡＴ (Turn Around Time) がはるかに短いＦＰ
ＧＡ (Field Programmable Gate Array)が開発されてい
る。ＦＰＧＡでは、あらかじめ論理セル、配線、プログ
ラム素子をチップ上に形成しておき、その後、このプロ
グラム素子を用いて論理セル間を接続することで論理回
路を形成する。すなわち、ＦＰＧＡは、論理セルや配線
をプログラム素子で接続して論理を構成する大規模なＰ
ＬＤ (Programmable Logic Device)である。ＦＰＧＡに
ついては、例えば日経ＢＰ社、１９９３年１０月２５日
発行「日経エレクトロニクス」Ｐ１９９〜Ｐ２０５およ
びアイ・エス・エス・シー・シー（ＩＳＳＣＣ）ｖｏ
ｌ．２４，ＮＯ．２，Ａｐｒｉｌ１９８９，ｐｐ３９
４−３９８に記載されている。

【０００３】アンチヒューズを有する半導体集積回路装
置については、例えば特開平４−２２９６３７号公報に
記載がある。この文献には、半導体基板の上部に形成さ
れた拡散領域を下部電極として、その上に誘電体層を介
してポリシリコンからなる上部電極を設けてなる構造の
アンチヒューズが記載されている。

【０００４】このアンチヒューズのプログラムは、アン
チヒューズを構成する上下電極間に直流電圧を印加する
ことにより、上下電極間の誘電体層を破壊し上下電極間
を導通することによって行われている。

【０００５】しかし、このような構造のアンチヒューズ
においては、オン抵抗が高く、半導体集積回路装置の動
作速度の向上を阻害する問題があった。そこで、上述の
公報に記載された技術においては、アンチヒューズに直
流電圧を印加することによりプログラムを行った後、ア
ンチヒューズのオン抵抗を下げることを目的としてアン
チヒューズに交流電流を流すようにしていた。

【０００６】一方、このような構造のアンチヒューズの
他に、金属電極間にシリコン（Ｓｉ）を含有する誘電体
膜（例えばアモルファスシリコン）を介在させる構造の
アンチヒューズがある。具体的には、金属配線層（Ｘ方
向とＹ方向とのクロスポイント）間にこの誘電体膜から
なるアンチヒューズを形成する。この構造のアンチヒュ
ーズについては、例えば日経ＢＰ社、１９９２年１０月
１日発行「日経マイクロデバイス」Ｐ３６〜Ｐ４７に記
載がある。

【０００７】この構造の場合、プログラム後のアンチヒ
ューズの金属電極間は、直径数十ｎｍのほぼ円筒形の非
常に微細な導通部分を通じて電気的に接続される構造と
なっている。

【０００８】この導通部分は、例えば金属電極を構成す
る金属と、誘電体膜を構成するＳｉとのケイ化物によっ
て構成されている。このため、比較的抵抗が低く、オン
抵抗も所望値よりも充分低い値となるので、アンチヒュ
ーズに対して、プログラムのための直流電圧を印加した
後に、上述のようなオン抵抗を下げるための交流電流を
流す必要性がなかった。また、オン抵抗が低く、高速化
に適している。また２つの金属配線層にはさまれた誘電
体膜（アモルファスシリコン等）を用いてアンチヒュー
ズを形成した場合、ゲートアレイの工程にアンチヒュー
ズを形成するマスクを１枚追加するだけで済み、ゲート
アレイとのプロセスの整合性が良い。つまりＦＰＧＡか
らＧＡへの移行も容易である。また多層配線技術への移
行も容易である。また論理セルと配線の構成はゲートア
レイと同等であり、ゲートアレイでの配線設計の知識が
そのままＦＰＧＡに適用できる。

【０００９】

【発明が解決しようとする課題】ところが、金属電極間
にＳｉを含有する誘電体膜を介在させてなる上記従来の
アンチヒューズ構造の場合、プログラム後に所定の電流
を流して動作させると、アンチヒューズが所定時間経過
後に開放状態となることが本発明者の検討により明らか
になった。すなわち、図１９(a) の仮想図に示すよう
に、プログラム後のアンチヒューズ３０に所定の電流を
導通させると、図１９(b) に示すように導通部分３１が
所定時間経過後に破断した状態となるのである。

【００１０】プログラム後のアンチヒューズにおける金
属電極間に、半導体集積回路装置の動作状態を仮定する
交流パルス電流を流した場合に、アンチヒューズの導通
部分が破断に至る時間を測定した例を図２０に示す。図
２０に示すように、交流パルス電流の導通時間が長くな
るにつれて破断数が急激に増加することが判る。

【００１１】このような現象が発生するのは、直径数十
ｎｍのほぼ円筒形の非常に微細な導通部分に所定の動作
電流を流すとその導通部分がジュール熱により高温状態
となるため収縮し、その導通部分の両端に加わる機械的
ストレスが増大することにより破断に至るか、あるいは
その導通部分が高温のために溶断することによるものと
考えられる。

【００１２】また、プログラム後のアンチヒューズに一
定値以上の電流を流した場合も開路状態となることが知
られている。プログラム後のアンチヒューズに印加する
電圧を次第に増加した場合にアンチヒューズに流れる電
流を測定した例を図２１に示す。

【００１３】アンチヒューズに流れる電流が小さい場合
は、電流と電圧との関係は直線関係にあり、抵抗性の電
気的特性を示すが、電流が所定値よりも大きくなると、
電流と電圧との関係は非直線関係になり、やがて電流が
急激に減少し開路状態となる。さらに、アンチヒューズ
に印加する電圧を増加すると、金属電極間は再導通し、
アンチヒューズは低抵抗結線となる。

【００１４】ここで、一度断線したアンチヒューズが再
導通する電圧の測定結果を図２２に示す。図２２に示す
ように、再導通する電圧レベルの範囲は、例えば１Ｖ〜
２Ｖ以上あるので、その電圧レベルをプログラム方式や
アンチヒューズの構造または材料によって制御するのは
不可能であることが判る。

【００１５】すなわち、一度断線したアンチヒューズが
再導通し低抵抗結線状態に変化するか、あるいは開路状
態になったアンチヒューズに印加される電圧により再プ
ログラムされるかを予測することは不可能である。

【００１６】したがって、アンチヒューズに流れる電流
レベルを、アンチヒューズが開路状態になる電流レベル
よりも低くしなければならないので、すなわち、半導体
集積回路装置の動作電流を下げなければならないので、
アンチヒューズを有する半導体集積回路装置の動作速度
の向上が阻害される問題が生じる。

【００１７】本発明は上記課題に着目してなされたもの
であり、その目的は、金属電極間に誘電体膜を介在させ
てなるアンチヒューズを有する半導体集積回路装置の破
断電流を向上させることのできる技術を提供することに
ある。

【００１８】また、本発明の他の目的は、金属電極間に
誘電体膜を介在させてなるアンチヒューズを有する半導
体集積回路装置の破断時間を延長させることのできる技
術を提供することにある。

【００１９】さらに、本発明の他の目的は、金属電極間
に誘電体膜を介在させてなるアンチヒューズを有する半
導体集積回路装置の動作速度を向上させることのできる
技術を提供することにある。

【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。

【００２１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００２２】すなわち、本発明の半導体集積回路装置の
製造方法は、半導体基板上に形成された金属からなる下
部電極上に、誘電体膜を介して金属からなる上部電極を
設けてなるアンチヒューズを有する半導体集積回路装置
のプログラムに際して、前記アンチヒューズに交流電圧
を印加することによりプログラムを行うとともに、前記
アンチヒューズの導通部分にその機械的強度を向上させ
るために交流電流を流す工程を有するものである。

【００２３】また、本発明の半導体集積回路装置の製造
方法は、半導体基板上に形成された金属からなる下部電
極上に、誘電体膜を介して金属からなる上部電極を設け
てなるアンチヒューズを有する半導体集積回路装置のプ
ログラムに際して、前記アンチヒューズに直流電圧を印
加することによりプログラムを行った後、そのアンチヒ
ューズの導通部分の機械的強度を向上させるために交流
電圧を印加して交流電流を流す工程を有するものであ
る。

【００２４】

【作用】上記した本発明の半導体集積回路装置の製造方
法によれば、アンチヒューズの下部電極と上部電極との
導通部分に交流電流を流すことにより、その導通部分に
下部電極から上部電極に向かって流れる電流と、上部電
極から下部電極に向かって流れる電流との双方の電流が
交互に流れ、その導通部分が下部電極および上部電極の
双方から誘電体層に供給された金属と化学反応を起こす
ことにより形成されるようになるので、上部電極側およ
び下部電極側の両方でその導通部分の径を増大させるこ
とができ、その機械的強度を向上させることが可能とな
る。したがって、アンチヒューズの破断電流を向上させ
ることができ、アンチヒューズの破断時間を延長させる
ことが可能となる。

【００２５】また、上記した本発明の半導体集積回路装
置の製造方法によれば、アンチヒューズの破断電流を向
上させることができるので、半導体集積回路装置の動作
電流を向上させることが可能となる。したがって、半導
体集積回路装置の動作速度を向上させることが可能とな
る。

【００２６】

【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。

【００２７】図１は本発明の一実施例である半導体集積
回路装置を構成する半導体チップの全体平面図、図２は
プログラム後の半導体チップを説明するための全体平面
図、図３はアンチヒューズの接続状態を説明するための
回路図、図４はアンチヒューズの断面図、図５は図４の
アンチヒューズの要部断面図、図６および図７はそれぞ
れ図１の半導体チップの断面図、図８はプログラム前の
アンチヒューズの要部断面図、図９はプログラムのため
の直流電圧の波形図、図１０はプログラム後のアンチヒ
ューズの要部断面図、図１１はプログラム中におけるア
ンチヒューズの導通部分の形成状態を説明するための説
明図、図１２はプログラム後のアンチヒューズのオン抵
抗を説明するためのグラフ図、図１３はプログラム後の
アンチヒューズに印加する交流電圧の波形図、図１４は
交流電圧印加時におけるアンチヒューズの導通部分の形
成状態を説明するための説明図、図１５はプログラム後
のアンチヒューズに印加する交流電圧の値を変えた場合
における破断電流領域を説明するための説明図、図１６
はアンチヒューズの貫通電流をプログラム後のアンチヒ
ューズに交流電圧を印加した場合としない場合とで比較
したグラフ図、図１７はプログラム後のアンチヒューズ
に交流電圧を印加した場合としない場合とにおいて破断
電流における累積破断率を比較したグラフ図、図１８は
プログラム後のアンチヒューズに交流電圧を印加した場
合のアンチヒューズのオン抵抗値を説明するためのグラ
フ図である。

【００２８】本実施例の半導体集積回路装置は、例えば
ＦＰＧＡ（Field Programable Array ）である。ＦＰＧ
Ａは、半導体チップ内に予め設けられている所定の論理
ブロック間をプログラム素子を導通状態とすることによ
り接続し、所定の半導体集積回路を構成するゲートアレ
イである。

【００２９】本実施例のＦＰＧＡが形成された半導体チ
ップの平面図を図１に示す。半導体チップ１の外周に
は、複数の入出力回路ブロック２が、半導体チップ１の
外周に沿って配置されている。入出力回路ブロック２に
は、図示しない入力回路、出力回路または入出力双方向
回路が形成されている。

【００３０】この入力回路は、半導体チップ１の外部か
ら半導体チップ１に伝送された信号等を半導体チップ１
内の半導体集積回路に適応した信号にするための回路で
ある。また、出力回路は、半導体チップ１の内部で生成
した信号を長い伝送路中において減衰させることなく半
導体チップ１外の回路に伝送できるようにするための回
路である。なお、これら入力回路、出力回路または入出
力双方向回路は、例えばＣＭＯＳ（Complimentary Meta
l Oxide Semiconductor)回路によって構成されている。

【００３１】各入出力回路ブロック２には、ボンディン
グパッド３が配置されている。ボンディングパッド３
は、ボンディングワイヤ（図示せず）が電気的に接続さ
れる領域である。このボンディングワイヤは、半導体チ
ップ１内の半導体集積回路と、半導体チップ１外の回路
とを電気的に接続する金属細線である。

【００３２】一方、半導体チップ１の主面中央には、論
理ブロック領域４と、アンチヒューズ領域５とが図１の
上下方向に交互に配置されている。論理ブロック領域４
には、図２に示すように上記した論理ブロック４ａが複
数配置されている。

【００３３】この論理ブロック４ａとしては、例えばＮ
ＡＮＤ回路、ＮＯＲ回路または排他的ＯＲ回路等のよう
な基本ゲート回路やフリップフロップ回路またはシフト
レジスタ回路等のような比較的大きな論理回路がある。

【００３４】アンチヒューズ領域５には、アンチヒュー
ズ６が複数配置されているとともに、そのアンチヒュー
ズ６と論理ブロック領域４内の論理ブロックとを接続す
るための配線７が配置されている。図２に示すように、
論理ブロック４ａ1 と論理ブロック４ａ2 はアンチヒュ
ーズ６ａを介して配線７により電気的に接続され、論理
ブロック４ａ2 と論理ブロック４ａ3 とは、アンチヒュ
ーズ６ｂを介して配線７により電気的に接続される。こ
のアンチヒューズの接続状態を図３に示す。

【００３５】アンチヒューズ６は、それを構成する後述
の誘電体膜を電気的に破壊し、その誘電体膜を挟む電極
間を導通することによって、上記した所定の論理ブロッ
ク間を電気的に接続するための上記プログラム素子であ
る。

【００３６】図３に示すように、アンチヒューズ６は、
互いに直交する配線７ａ，７ｂの交点に配置されてい
る。配線７ａ，７ｂは、互いに離間した論理ブロック領
域４のそれぞれの論理ブロック４ａ間を電気的に接続す
るための配線である。

【００３７】配線７ａには、論理ブロック４ａのＭＯＳ
・ＦＥＴ(Field Effect Transisitor)８ａが電気的に接
続されるとともに、プログラム端子９ａに電気的に接続
されている。プログラム端子９ａには、後述するように
直流および交流電圧が印加されるようになっている。

【００３８】プログラム時にプログラム端子９ａに印加
される直流および交流電圧のピーク値は、例えば１２Ｖ
程度である。なお、本実施例において、プログラムと
は、プログラムの前工程、すなわち、半導体チップ１内
のアンチヒューズ６が全て非導通状態となっている半導
体チップ１における回路構成を、所定のアンチヒューズ
６を導通させることによって所定の回路構成に設定する
ことをいう。

【００３９】また、配線７ｂには、論理ブロック４ａの
ＭＯＳ・ＦＥＴ８ｂが電気的に接続されるとともに、抵
抗Ｒを介して接地端子９ｂに電気的に接続されている。
抵抗Ｒは、例えば１ＫΩ程度である。

【００４０】次に、プログラム後のアンチヒューズ６部
分における半導体チップ１の断面図およびアンチヒュー
ズ６の導通領域の断面図をそれぞれ図４および図５に示
す。また、ＭＯＳ・ＦＥＴ８ａ，８ｂ部分における半導
体チップ１の断面図をそれぞれ図６および図７に示す。

【００４１】半導体チップ１を構成する半導体基板９
は、例えばｐ形のシリコン（Ｓｉ）単結晶からなり、そ
の上部にはフィールド絶縁膜１０が形成されている。フ
ィールド絶縁膜１０は、例えば二酸化ケイ素（ＳｉＯ₂)
からなり、その上には、図４に示すように、アンチヒュ
ーズ６が形成されている。

【００４２】アンチヒューズ６は、フィールド絶縁膜１
０上に形成された下部電極６ａと、その上層の配線層に
形成された上部電極６ｂとの間に誘電体膜６ｃが介在さ
れて構成されている。

【００４３】下部電極６ａは、例えば金属層６ａ1,６ａ
2 が下層から順に堆積されて構成されている。下層の金
属層６ａ1 は、例えばアルミニウム（Ａｌ）からなり、
その厚さは、例えば７０００〜８０００Å程度である。
また、上層の金属層６ａ2 は、例えばチタンタングステ
ン（ＴｉＷ）からなり、その厚さは、下層の金属層６ａ
1 のＡｌが誘電体膜６ｃ側に移動するのを抑える程度の
厚さに設定されており、例えば１５００Å程度である。

【００４４】上部電極６ｂは、例えば金属層６ｂ1,６ｂ
2 が絶縁膜１１ａ上に下層から順に堆積されて構成され
ている。その下層の金属層６ｂ1 は、例えば下部電極６
ａの上層の金属層６ａ2 と同一材料からなり、その厚さ
もその金属層６ａ2 と同一である。また、上層の金属層
６ｂ2 は、例えば下部電極６ａの下層の金属層６ａ1と
同一材料からなり、その厚さもその金属層６ａ1 と同一
である。

【００４５】ただし、金属層６ａ2,６ｂ1 は、ＴｉＷに
限定されるものではなく種々変更可能であり、例えばチ
タン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、タンタル（Ｔａ）またはＳｉと化合してケイ化物
を形成するその他の金属あるいはそれらの金属を含有す
る合金でも良い。なお、配線７ａは、下部電極６ａまた
は上部電極６ｂの一方と同層に形成され、配線７ｂは、
他方と同層に形成される。このように配線７ａ，７ｂは
主に抵抗が低いＡｌで構成されているので配線遅延（Ｃ
Ｒ定数）を低減できる。

【００４６】なお、絶縁膜１１ａは、例えばＳｉＯ₂か
らなる。また、上部電極６ｂを被覆する絶縁膜１１ｂ
も、例えばＳｉＯ₂からなる。

【００４７】誘電体膜６ｃは、例えばアモルファスシリ
コン（ａ−Ｓｉ）からなり、その厚さは、例えば８０ｎ
ｍ〜１５０ｎｍ程度である。ただし、誘電体膜６ｃは、
アモルファスシリコンに限定されるものではなく種々変
更可能であり、例えば二酸化ケイ素、窒化ケイ素または
炭化ケイ素等のようなＳｉを含有する化合物の単層膜あ
るいはこれらの少なくとも２つを積層してなる多層膜と
しても良い。

【００４８】誘電体膜６ｃは、絶縁膜１１ａに穿孔され
た接続孔１２ａ内に埋め込まれ、その接続孔１２ａの底
部において下部電極６ａの金属層６ａ2 と接触してい
る。接続孔１２ａの側面は誘電体膜６ｃの被覆性を向上
させる観点からテーパ状に形成されている。接続孔１２
ａの大径側の直径Ｒは、例えば1.２μｍ程度である。ま
た、接続孔１２ａの深さは、例えば1.２μｍ程度であ
る。

【００４９】アンチヒューズ６の下部電極６ａと上部電
極６ｂとは、誘電体膜６ｃにおいて接続孔１２ａの底部
角における導通領域Ａにおいて電気的に接続されてい
る。導通領域Ａにおける誘電体膜６ｃには、図５に示す
ように、金属層６ａ2,６ｂ1 を電気的に接続する導通部
分６ｄが形成されている。

【００５０】導通部分６ｄは、例えばケイ化タングステ
ン（ＷＳｉ₂)からなり、例えば円筒形でほぼ近似できる
形状となっている。ただし、本実施例においては、導通
部分６ｄの両端部分、すなわち、金属層６ａ2,６ｂ1 と
の接合部分が中央部分に比べて若干大径となっていると
考えられる。

【００５１】本実施例の場合、導通部分６ｄの機械的強
度を従来よりも向上させることができるので、導通部分
６ｄの破断電流レベルを従来よりも増大させることがで
き、導通部分６ｄの破断時間を従来よりも延長させるこ
とが可能な構造となっている。

【００５２】なお、ここで、破断電流レベルとは、導通
部分６ｄに流す電流量を次第に増加していった際に、導
通部分６ｄが破壊に至る電流レベルをいう。また、破断
時間とは、導通部分６ｄに所定の電流を流し続けた場合
に導通部分６ｄが破壊に至る時間をいう。

【００５３】また、図６に示すように、半導体基板９に
おいて、フィールド絶縁膜１０，１０に囲まれた素子形
成領域には、例えばｎチャネル形のＭＯＳ・ＦＥＴ８ａ
が形成されている。

【００５４】このＭＯＳ・ＦＥＴ８ａは、半導体基板９
の上部に互いに離間して形成された一対の半導体領域８
ａ1,８ａ1 と、半導体基板９の上面に形成されたゲート
絶縁膜８ａ2 と、ゲート絶縁膜８ａ2 上に形成されたゲ
ート電極８ａ3 とを有している。

【００５５】半導体領域８ａ1 は、例えばｎ形不純物の
リンまたはヒ素が導入されてなり、個々の半導体領域８
ａ1 は内側が低濃度、外側が高濃度の不純物が導入さ
れ、ＬＤＤ（Lightly Doped Drain ）構造となってい
る。

【００５６】ゲート絶縁膜８ａ2 は、例えばＳｉＯ₂か
らなる。ゲート電極８ａ3 は、例えば低抵抗ポリシリコ
ンからなり、その側面には、ＬＤＤ構造を構成するため
のサイドウォール１３が形成されている。なお、サイド
ウォール１３は、例えばＳｉＯ₂からなる。

【００５７】ゲート電極８ａ3 は、絶縁膜１１ａに穿孔
された接続孔１２ｂを通じて絶縁膜１１ａ上に形成され
た第１層配線１４ａと電気的に接続されている。第１層
配線１４ａは、絶縁膜１１ｂに穿孔された接続孔１２ｃ
を通じて絶縁膜１１ｂ上に形成された第２層配線１４ｂ
と電気的に接続されている。絶縁膜１１ｂ上には、例え
ばＳｉＯ₂からなる絶縁膜１１ｃが堆積されており、こ
れによって第２層配線１４ｂが被覆されている。

【００５８】また、図７に示すように、半導体基板９に
おいて、フィールド絶縁膜１０，１０に囲まれた素子形
成領域には、例えばｎチャネル形のＭＯＳ・ＦＥＴ８ｂ
が形成されている。

【００５９】このＭＯＳ・ＦＥＴ８ｂは、半導体基板９
の上部に互いに離間して形成された一対の半導体領域８
ｂ1,８ｂ1 と、半導体基板９の上面に形成されたゲート
絶縁膜８ｂ2 と、ゲート絶縁膜８ｂ2 上に形成されたゲ
ート電極８ｂ3 とを有している。

【００６０】半導体領域８ｂ1 は、例えばｎ形不純物の
リンまたはヒ素が導入されてなり、個々の半導体領域８
ｂ1 は内側が低濃度、外側が高濃度の不純物が導入さ
れ、ＬＤＤ構造となっている。

【００６１】一方の半導体領域８ｂ1 は、絶縁膜１１ａ
に穿孔された接続孔１２ｄを通じて絶縁膜１１ａ上の第
１層配線１４ａと電気的に接続されている。また、他方
の半導体領域８ｂ1 は、絶縁膜１１ａに穿孔された接続
孔１２ｅを通じて絶縁膜１１ａ上の第１層配線１４ａと
電気的に接続されている。

【００６２】ゲート絶縁膜８ｂ2 は、例えばＳｉＯ₂か
らなる。ゲート電極８ｂ3 は、例えば低抵抗ポリシリコ
ンからなり、その側面には、ＬＤＤ構造を構成するため
のサイドウォール１３が形成されている。

【００６３】次に、本実施例のＦＰＧＡのプログラム方
法を図８〜図１１によって説明する。図８はプログラム
前のアンチヒューズ６における導通領域Ａの断面図であ
る。この段階においては、誘電体膜６ｃには導通部分は
形成されていない。

【００６４】まず、このようなアンチヒューズ６に対し
て、例えば図９に示すような直流パルス電圧を、図３に
示したプログラム端子９ａと接地端子９ｂとの間に印加
する。この際のパルス電圧値は、例えば１０〜１２Ｖ程
度、パルス幅は、例えば１０ｍｓ程度である。

【００６５】このようにすると、接続孔１２ａの底部角
における比較的弱い誘電体膜６ｃ部分が破壊され、その
部分を通じて下部電極６ａから上部電極６ｂに向かって
電流が流れる。

【００６６】この際、その電流経路は、電流によるジュ
ール発熱によって、例えば少なくとも１０００℃以上の
高温となる。すると、下部電極６ａまたは上部電極６ｂ
の構成元素であるタングステンが主に誘電体膜６ｃ側に
供給され誘電体膜６ｃ中のＳｉと化学反応を起こす結
果、図１０に示すように、誘電体膜６ｃに、例えばＷＳ
ｉ₂等のようなケイ化物からなる導通部分６ｄ1 が形成
される。

【００６７】この際の導通部分６ｄ1 は、例えば金属層
６ａ2,６ｂ1 間を接続するように形成されており、例え
ば金属層６ｂ1 から金属層６ａ2 に向かって次第に小径
となるように円筒状に形成されていると考えられる。

【００６８】これは、本発明者の検討によれば、上述の
ような直流パルス電圧をアンチヒューズ６に印加する
と、図１１に示すように、電子が矢印Ｅに示すように金
属層６ｂ1 から金属層６ａ2 に移動するが、この際、金
属層６ｂ1 の底部角に電界が集中するのでその部分にお
けるケイ化反応が他の部分よりも進行すると考えられる
からである。

【００６９】また、このプログラム後のアンチヒューズ
６のオン抵抗の測定値の一例を図１２に示す。このよう
なプログラム後のアンチヒューズ６のオン抵抗は、図１
２に示すように、例えば２００Ω以下となっている。し
たがって、オン抵抗が充分低いので、オン抵抗を下げる
目的でアンチヒューズに交流電圧を印加する必要はない
ことが判る。

【００７０】続いて、本実施例においては、アンチヒュ
ーズ６に対して、例えば図１３に示すような交流パルス
電圧を、図３に示したプログラム端子９ａと接地端子９
ｂ間に印加する。この際のパルス電圧値は、例えば−１
２〜１２Ｖ程度、パルス幅は、例えば１０μｓ程度であ
る。

【００７１】このようにすると、交流電流が、誘電体膜
６ｃの導通部分６ｄ1 を通じて、下部電極６ａおよび上
部電極６ｂ間に流れる。この際、その電流経路は、電流
によるジュール発熱によって、例えば少なくとも１００
０℃以上の高温となるので、上述と同様の作用により、
図５に示したように、誘電体膜６ｃに、例えばＷＳｉ₂
等からなる導通部分６ｄが形成される。

【００７２】この際の導通部分６ｄは、プログラム直後
の導通部分６ｄ1 よりも大径で、しかも、その両端が中
央よりも大径の円筒で近似できる形状に形成されている
と考えられる。これは、本発明者の検討によれば、以下
のように考えられる。

【００７３】まず、アンチヒューズ６に交流パルス電圧
を印加すると、下部電極６ａから上部電極６ｂに向かっ
て流れる電流と、上部電極６ｂから下部電極６ａに向か
って流れる電流との双方の電流が交互に流れる。すなわ
ち、図１４に示すように、電子の移動方向が矢印Ｅに示
すように周期的に繰り返し反対方向となる。

【００７４】この結果、その導通部分６ｄが、下部電極
６ａおよび上部電極６ｂの双方から誘電体膜６ｃに供給
された金属と、誘電体膜６ｃ中のＳｉとの化学反応によ
って形成されるようになるので、導通部分６ｄが全体的
に太くなるとともに、その両端部でのケイ化反応が他の
部分よりも進行すると考えられるからである。すなわ
ち、下部電極６ａ側および上部電極６ｂ側の両方におい
て導通部分６ｄの径を増大させることができる。

【００７５】ここで、このようにアンチヒューズ６に交
流パルス電圧を印加した場合に破断電流レベルが増大し
たことを図１５に示す。直流パルス電圧によりプログラ
ムされただけのアンチヒューズ６の破断電流（白抜きの
棒グラフ）は、例えば６ｍＡ〜１０ｍＡ程度であった。

【００７６】これに対し、例えば８ｍＡの交流パルス電
流をアンチヒューズ６に流した場合（右斜線の棒グラ
フ）は、破断電流を、例えば７ｍＡ〜１６ｍＡ程度に増
大させることができる。また、例えば１２ｍＡの交流パ
ルス電流を流した場合（左斜線の棒グラフ）は、破断電
流を、例えば１３ｍＡ〜１６ｍＡ程度に増大させること
ができる。さらに、例えば１４ｍＡの交流パルス電流を
流した場合（黒塗りの棒グラフ）は、破断電流を、例え
ば１５ｍＡ〜２５ｍＡに増大させることができる。

【００７７】また、交流パルス電流を流したアンチヒュ
ーズ６に所定の電圧を掃引印加して電流電圧特性を測定
した結果を図１６に示す。交流パルス電流を流すことに
より、直流パルス電流によってプログラムしたアンチヒ
ューズ６の破断電流が２倍以上に増大したことが判る。

【００７８】また、図１７は、アンチヒューズ６の破断
電流と累積切断数との関係を直流電圧のみ印加してプロ
グラムを行った場合（本図の黒丸）と直流電圧印加後に
種々の交流電圧を印加した場合とを比較したグラフ図で
ある。

【００７９】ここで、本図の三角形は、交流電流値を、
例えば7.７ｍＡとした場合を示し、ひし形は、交流電流
値を、例えば１2.２ｍＡとした場合を示し、白丸は、交
流電流値を、例えば１3.７ｍＡとした場合を示す。

【００８０】そして、本図のＢは、動作電流を、例えば
１２ｍＡとした場合のアンチヒューズ６の破断電流を示
している。同図からもアンチヒューズ６に直流電圧を印
加したのみでは、９9.９％程度が破断することが判る。
これに対して、直流電圧を印加した後、アンチヒューズ
６に、例えば7.７ｍＡの交流電流を流した場合は、0.０
１％の破断率で済むことが判る。

【００８１】さらに、アンチヒューズ６に交流パルス電
流を流すとアンチヒューズ６のオン抵抗が減少すること
が観測される。図１８には、交流パルス電流を流した場
合のアンチヒューズ６のオン抵抗の測定結果を示す。こ
の場合のアンチヒューズ６のオン抵抗は、交流パルス電
流を通じる前に比べて１／２ないしは１／３程度に低下
することが判る。

【００８２】このように、本実施例によれば、以下の効
果を得ることが可能となる。

【００８３】(1).アンチヒューズ６の下部電極６ａと、
上部電極６ｂとの導通部分６ｄ1 に交流電流を流すこと
により、その導通部分６ｄ1 に下部電極６ａから上部電
極６ｂに向かって流れる電流と、上部電極６ｂから下部
電極６ａに向かって流れる電流との双方の電流が交互に
流れ、その導通部分６ｄ1 が、下部電極６ａおよび上部
電極６ｂの双方から誘電体膜６ｃに供給された金属と、
誘電体膜６ｃ中のＳｉとの化学反応によって形成される
ようになるので、導通部分６ｄが全体的に太くなるとと
もに、その両端部でのケイ化反応が他の部分よりも進行
するので、上部電極６ｂおよび下部電極６ａの両方でそ
の導通部分６ｄ1 の径を増大させることができ、その機
械的強度を向上させることが可能となる。

【００８４】(2).上記(1) により、アンチヒューズ６の
破断電流を向上させることができ、アンチヒューズ６の
破断時間を延長させることが可能となる。

【００８５】(3).アンチヒューズ６の破断電流を向上さ
せることができるので、半導体集積回路装置の動作電流
を向上させることが可能となる。したがって、半導体集
積回路装置の動作速度を向上させることが可能となる。

【００８６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００８７】例えば前記実施例においては、直流電圧に
よってプログラムした後、交流電圧を印加した場合につ
いて説明したが、これに限定されるものではなく種々変
更可能であり、例えばアンチヒューズに初めから交流電
圧を印加することにより、プログラムを行うとともに、
前記実施例と同様に、アンチヒューズの導通部分に交流
電流を流してその導通部分の機械的強度を向上させるよ
うにしても良い。

【００８８】また、前記実施例においては、本発明をそ
の背景となった利用分野であるＦＰＧＡに適用した場合
について説明したが、これに限定されず種々適用可能で
あり、例えば救済回路、ＰＲＯＭ（Programmable ROM）
または内部トリミング用の回路として用いることも可能
である。

【００８９】この救済回路に用いる場合には、予め半導
体チップ内に設けられている救済用の予備回路と、半導
体集積回路装置を構成する回路との切り換え部分にアン
チヒューズを用いる。また、ＰＲＯＭの場合には、メモ
リセルとしてアンチヒューズを用いる。

【００９０】さらに、内部トリミング用回路について
は、ＣＲ時定数や電源発生回路における電圧調節におい
て、アンチヒューズの接続個数や回路の接続の方法で変
える場合があるが、その場合のアンチヒューズに本願発
明を適用することができる。

【００９１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００９２】(1).本発明の半導体集積回路装置の製造方
法によれば、アンチヒューズの下部電極と上部電極との
導通部分に交流電流を流すことにより、その導通部分に
下部電極から上部電極に向かって流れる電流と、上部電
極から下部電極に向かって流れる電流との双方の電流が
交互に流れ、その導通部分が下部電極および上部電極の
双方から誘電体膜に供給された金属と化学反応を起こす
ことにより形成されるようになるので、上部電極側およ
び下部電極側の両方でその導通部分の径を増大させるこ
とができ、その機械的強度を向上させることが可能とな
る。したがって、アンチヒューズの破断電流を向上させ
ることができ、アンチヒューズの破断時間を延長させる
ことが可能となる。

【００９３】(2).本発明の半導体集積回路装置の製造方
法によれば、アンチヒューズの破断電流を向上させるこ
とができるので、半導体集積回路装置の動作電流を向上
させることが可能となる。したがって、半導体集積回路
装置の動作速度を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置を
構成する半導体チップの全体平面図である。

【図２】プログラム後の半導体チップを説明するための
全体平面図である。

【図３】アンチヒューズの接続状態を説明するための回
路図である。

【図４】アンチヒューズの断面図である。

【図５】図４のアンチヒューズの要部断面図である。

【図６】図１の半導体チップの断面図である。

【図７】図１の半導体チップの断面図である。

【図８】プログラム前のアンチヒューズの要部断面図で
ある。

【図９】プログラムのための直流電圧の波形図である。

【図１０】プログラム後のアンチヒューズの要部断面図
である。

【図１１】プログラム中におけるアンチヒューズの導通
部分の形成状態を説明するための説明図である。

【図１２】プログラム後のアンチヒューズのオン抵抗を
説明するためのグラフ図である。

【図１３】プログラム後のアンチヒューズに印加する交
流電圧の波形図である。

【図１４】交流電圧印加時におけるアンチヒューズの導
通部分の形成状態を説明するための説明図である。

【図１５】プログラム後のアンチヒューズに印加する交
流電圧の値を変えた場合における破断電流領域を説明す
るための説明図である。

【図１６】アンチヒューズの貫通電流をプログラム後の
アンチヒューズに交流電圧を印加した場合としない場合
とで比較したグラフ図である。

【図１７】プログラム後のアンチヒューズに交流電圧を
印加した場合としない場合とにおいて破断電流における
累積破断率を比較したグラフ図である。

【図１８】プログラム後のアンチヒューズに交流電圧を
印加した場合のアンチヒューズのオン抵抗値を説明する
ためのグラフ図である。

【図１９】アンチヒューズに直流電圧のみを印加した場
合に導通部分が破断する現象を説明するための説明図で
ある。

【図２０】アンチヒューズに直流電圧のみを印加した場
合に導通部分が所定の電流を流している時間に対する累
積破断率を示すグラフ図である。

【図２１】アンチヒューズの印加電圧に対するアンチヒ
ューズの貫通電流を示すグラフ図である。

【図２２】アンチヒューズに所定電圧を印加した際に再
プログラムが行われたアンチヒューズの個数を示すグラ
フ図である。

【符号の説明】

１半導体チップ２入出力回路ブロック３ボンディングパッド４論理ブロック領域４ａ，４ａ1 ，４ａ2 ，４ａ3 論理ブロック５アンチヒューズ領域６アンチヒューズ６ａ下部電極６ａ1 ，６ａ2 金属層６ｂ上部電極６ｂ1 ，６ｂ2 金属層６ｃ誘電体膜６ｄ1 導通部分６ｄ導通部分７，７ａ，７ｂ配線８ａ，８ｂＭＯＳ・ＦＥＴ８ａ1 ，８ｂ1 半導体領域８ａ2 ，８ｂ2 ゲート絶縁膜８ａ3 ，８ｂ3 ゲート電極９半導体基板９ａプログラム端子９ｂ接地端子１０フィールド絶縁膜１１ａ〜１１ｃ絶縁膜１２ａ〜１２ｅ接続孔１３サイドウォール１４ａ第１層配線１４ｂ第２層配線Ａ導通領域３０アンチヒューズ３１導通部分

───────────────────────────────────────────────────── フロントページの続き (72)発明者久保田勝彦東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された金属からなる
下部電極上に、誘電体膜を介して金属からなる上部電極
を設けてなるアンチヒューズを有する半導体集積回路装
置のプログラムに際して、前記アンチヒューズに交流電
圧を印加することによりプログラムを行うとともに、前
記アンチヒューズの導通部分にその機械的強度を向上さ
せるために交流電流を流す工程を有することを特徴とす
る半導体集積回路装置の製造方法。
【請求項２】半導体基板上に形成された金属からなる
下部電極上に、誘電体膜を介して金属からなる上部電極
を設けてなるアンチヒューズを有する半導体集積回路装
置のプログラムに際して、前記アンチヒューズに直流電
圧を印加することによりプログラムを行った後、そのア
ンチヒューズの導通部分の機械的強度を向上させるため
に交流電圧を印加して交流電流を流す工程を有すること
を特徴とする半導体集積回路装置の製造方法。
【請求項３】前記下部電極および前記上部電極は、チ
タン、タングステン、モリブデン、タンタル、シリコン
と化合してケイ化物を形成する他の金属またはそれら金
属を含有する合金からなり、前記誘電体膜は、アモルフ
ァスシリコン、二酸化ケイ素、窒化ケイ素、炭化ケイ素
またはシリコンを含有する化合物の単層膜もしくは多層
膜からなり、前記導通部分は前記金属と前記シリコンと
のケイ化物によって構成されることを特徴とする請求項
１または２記載の半導体集積回路装置の製造方法。
【請求項４】前記半導体集積回路装置が、半導体基板
上に設けられた複数の論理ブロック間の接続経路を前記
アンチヒューズの導通または非導通によって決定し所定
の論理回路を構成するゲートアレイであることを特徴と
する請求項１、２または３記載の半導体集積回路装置の
製造方法。