JPH0730933A - 通話路スイッチ - Google Patents

Abstract

(57)【要約】 【目的】共通バッファ型スイッチのように動作速度ネッ
クがなく、かつ、交点バッファ型スイッチよりもメモリ
の使用効率の高い、高速大容量化に適する通話路スイッ
チを提供する。 【構成】入力回線Ｉａ、Ｉｂ、Ｉｃ毎に、スイッチ１０
０、２００、３００を設ける。各スイッチ１００、２０
０、３００は、１本の入力回線から入力するセルを一つ
のバッファメモリ一旦格納した後、その宛先に応じて、
出力回線Ｏａ、Ｏｂ、Ｏｃのうちのいずれかに出力す
る。各スイッチ１００、２００、３００のそれぞれは、
他のスイッチの出力するセルとの衝突を避けるために、
出力回線への出力タイミングを定めるカウンタを備えて
いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子交換機、特に、固
定長パケット（セル）を用いて情報の交換を行う、いわ
ゆるＡＴＭ（Asynchronous Transfer Mode）交換機に用
いられる通話路スイッチに関し、特に、高速・大容量交
換化に適した通話路スイッチの構成に関するものであ
る。

【０００２】

【従来の技術】ＡＴＭ交換機の通話路スイッチ構成に
は、ＡＴＭセルのバッファリング機能とスイッチング機
能の配置が異なるいくつかの方式が知られている。

【０００３】そのうちの代表的な方式としては、共通バ
ッファ型の通話路スイッチと交点バッファ型の通話路ス
イッチが知られている。

【０００４】このような共通バッファ形の通話路スイッ
チについては、たとえば、特開平２−１６６９号公報
「スイッチングシステムおよびその構成方法」（櫻井
他）等に記載されており、交点バッファ形の通話路スイ
ッチについては、たとえば、特公平4-48011号公報「高
速パケット交換方式」（筒井他）等に記載されている。

【０００５】さて、共通バッファ形の通話路スイッチ
は、複数の入力回線から到着するＡＴＭセルを時間多重
し、順次バッファメモリに書き込み、ＡＴＭセルのヘッ
ダに含まれるＡＴＭセルの宛先情報に基づいて、バッフ
ァメモリからＡＴＭセルを読みだして、各出力回線にＡ
ＴＭセルを振り分ける。

【０００６】一方、交点バッファ形の通話路スイッチ
は、基本的にはクロスポイントスイッチであって、複数
の入力回線と出力回線を交差させその交点にスイッチを
設け、そのスイッチの開閉によって交換を行う。ただ
し、複数の入力回線から同時に到着して同じ出力回線へ
出ようとするＡＴＭセルの衝突を防止するためにバッフ
ァメモリを各交点に設けている。

【０００７】

【発明が解決しようとする課題】近年、高速大容量デー
タ転送やマルチメディア通信等の通信需要が増大に伴
い、より高速で大容量な通話路スイッチの実現が望まれ
ている。

【０００８】しかし、共通バッファ形の通話路スイッチ
では、複数の入力回線から到着するＡＴＭセルを時間多
重するため、多重区間では、入力回線の速度（ビットレ
ート）に対して多重する入力回線本数倍の動作速度が必
要となる。一方、動作速度の高速化には限界があるた
め、この区間の動作速度がボトルネックとなって、高速
化、大容量化を妨げてしまうという問題がある。

【０００９】一方、交点バッファ形の通話路スイッチ
は、各入力回線もしくは出力回線を多重する部分はない
ため、速度的に特にボトルネックネックとなる個所はな
い。しかし、入力回線と出力回線の交点全てにバッファ
メモリが必要なため、回線数の増加に対して２乗のオー
ダで必要となるメモリの数が増加する。このようなメモ
リの増加は、通話路スイッチの大型化、高価格化等を招
く。

【００１０】また、高速大容量化には一般的には光技術
を適用するのが有効であるが、高速多重動作をする光素
子や高速なアクセス速度を持つ光メモリは実現が困難、
もしくは実現しても当面は高価であるという問題があ
る。

【００１１】そこで、本発明は、メモリ数をさほど要せ
ずに、高速で大容量の交換を行うことのできる通話路ス
イッチを提供することを目的とする。

【００１２】

【課題を解決するための手段】前記目的達成達成のため
に、本発明は、ｎ（但し、ｎは任意の自然数）本の入力
回線とｍ（但し、ｍは２以上の任意の整数）本の出力回
線の間で、宛先を指定する宛先情報を格納したヘッダ部
と伝送する情報を格納した情報部とを有するセルの交換
を、当該セルのヘッダ部に格納された宛先情報に応じて
行う通話路スイッチであって、各入力回線毎に設けられ
た、対応する入力回線から入来する前記セルを、当該セ
ルのヘッダ部に格納された宛先情報に応じて前記ｍ本の
出力回線のうちのいずれかの出力回線に出力するｍ個の
共通バッファ型スイッチと、各出力回線上で、各共通バ
ッファ型スイッチが交換したセルの衝突が起きないよう
に、各共通バッファ型スイッチの出力を調停する手段と
を有することを特徴とする通話路スイッチを提供する。

【００１３】このような構成は、交点バッファ形のスイ
ッチの、各入力回線に接続する出力回線数分のバッファ
を１つのバッファに共通化したことに相当する。したが
い、従来の共通バッファ形スイッチにおいて生じていた
多重化による速度ネックはない。また、複数のバッファ
メモリを共通メモリ化した事により、従来の交点バッフ
ァ形スイッチに比べ、大容量化に伴うメモリの数の増大
も低減することができる。

【００１４】

【作用】本発明に係る通話路スイッチによれば、各入力
回線から入力したセルは、その宛先出力回線に関係な
く、各入力回線に対応した共通バッファ型スイッチで交
換される。共通バッファ型スイッチに入力する回線は１
本なので、セルを多重化する必要はない。ここで、各入
力回線に対応する複数の共通バッファ型スイッチはそれ
ぞれ独立に動作するが、完全に独立して動作すると出力
が互いに衝突する可能性がある。そこで、これを避ける
ために各出力回線上で、各共通バッファ型スイッチが交
換したセルの衝突が起きないように、各共通バッファ型
スイッチの出力を調停する。

【００１５】

【実施例】以下、本発明に係る通話路スイッチの実施例
を説明する。

【００１６】本実施例では、説明を簡単にするために、
３入力３出力の通話路スイッチを例にとり説明する。た
だし、任意の入出力数の通話路スイッチについても本実
施例は適用することができる。

【００１７】以下、第１の実施例について説明する。

【００１８】まず、図１に、本第１実施例に係る通話路
スイッチの概念を示す。

【００１９】図１に示すように、本第１実施例に係る通
話路スイッチは、入力回線Ｉａ、Ｉｂ、Ｉｃと出力回線
Ｏａ、Ｏｂ、Ｏｃが格子状に配置され、各々の交点にバ
ッファメモリが配された構成となっている。

【００２０】たとえば、入力回線Ｉａはバッファメモリ
１０を介して出力回線Ｏａへ接続され、入力回線Ｉｂは
バッファメモリ２０を介して出力回線Ｏｂへ接続され、
入力回線Ｉｃはバッファメモリ３０を介して出力回線Ｏ
ｃへ接続される。

【００２１】次に、図１に本第１実施例に係る通話路ス
イッチの構成を示す。

【００２２】図示するように、本第１実施例に係る通話
路スイッチは、入力回線Ｉａより入力するＡＴＭセルを
出力回線Ｏａ、Ｏｂ、Ｏｃに交換するスイッチ１００
と、入力回線Ｉｂより入力するＡＴＭセルを出力回線Ｏ
ａ、Ｏｂ、Ｏｃに交換するスイッチ２００と、入力回線
Ｉｃより入力するＡＴＭセルをを出力回線Ｏａ、Ｏｂ、
Ｏｃに交換するスイッチ３００ととを有している。

【００２３】ここで、スイッチ１００、２００、３００
はそれぞれ同一の構成を持つ、１入力回線３出力回線対
応の共通バッファ型スイッチである。すなわち、スイッ
チ１００は、図２におけるバッファメモリ１０、２０、
３０を共通メモリ化したものであり、スイッチ２００は
バッファメモリ４０、５０、６０を共通メモリ化したも
のであり、スイッチ３００はバッファメモリ７０、８
０、９０を共通メモリ化したものである。なお、このよ
うな１入力回線３出力回線対応の共通バッファ型スイッ
チのそれぞれは、前記特開平２−１６６９号公報「スイ
ッチングシステムおよびその構成方法」（櫻井他）等の
記載に従い実現することができる。

【００２４】さて、このような構成において、入力回線
Ｉａ、Ｉｂ、Ｉｃから入力されるＡＴＭセルが、スイッ
チ１００、スイッチ２００、スイッチ３００にて交換さ
れて、出力回線Ｏａ、Ｏｂ、Ｏｃに出力される。ここ
で、スイッチ１００、スイッチ２００、スイッチ３００
から、同じ出力回線に出力されるＡＴＭセルは、相互に
衝突しないように出力順序が調整されている。この出力
順序の調整については後述する。

【００２５】次に、各スイッチ１００、２００、３００
の構成を説明する。図３に、スイッチ１００を例にと
り、その構成を示した。

【００２６】図示するように、スイッチ１００は、遅延
回路１０１２、バッファメモリ１００１、ヘッダ解析部
１００２、分配器１００３、蓄積状態管理部１１００を
有している。また、蓄積状態管理部１１００は、分配器
１００５、空きアドレスＦＩＦＯ（First In First Ou
t:先入れ先出しメモリ）１００４、アドレスＦＩＦＯ１
００６、１００７、１００８、カウンタ１０１０、デコ
ーダ１００９を有している。

【００２７】入力回線Ｉａは遅延回路を介してバッファ
メモリ１００１とヘッダ解析部１００２に接続される。
バッファメモリ１００１の出力は分配器１００３を介し
て出力回線Ｏａ、Ｏｂ、Ｏｃに出力される。交換される
べきＡＴＭセルは入力回線Ｉａからバッファメモリ１０
０１に入力され、蓄積状態管理部１１００の制御下で適
当な順序で読み出され、分配器１００３で各出力回線に
分配される。

【００２８】一方、ヘッダ解析部１００２に入力された
ＡＴＭセルはそのヘッダ部分を読みとられ、ヘッダ解析
部１００２はそのＡＴＭセルの出力回線番号を分配器１
００５に伝える。空きアドレスＦＩＦＯ１００４にはバ
ッファメモリ１００１の空き領域のアドレス（空きアド
レス）が格納されており、空きアドレスＦＩＦＯ１００
４の出力がバッファメモリ１００１へのＡＴＭセルの書
き込みアドレスとなる。分配器１００５は空きアドレス
ＦＩＦＯ１００４の出力、すなわち、バッファメモリ１
００１の書き込みアドレスをＡＴＭセルの出力回線番号
に対応したアドレスＦＩＦＯ１００６または１００７ま
たは１００８のいずれかに出力するよう動作する。

【００２９】その結果アドレスＦＩＦＯ１００６には、
出力回線Ｏａに出力すべきＡＴＭセルが書き込まれたバ
ッファメモリ１００１のアドレスが格納され、ＦＩＦＯ
１００７には、出力回線Ｏｂに出力すべきＡＴＭセルが
書き込まれたバッファメモリ１００１のアドレスが格納
され、ＦＩＦＯ１００８には、出力回線Ｏｃに出力すべ
きＡＴＭセルが書き込まれたバッファメモリ１００１の
アドレスが格納される。

【００３０】カウンタ１０１０は、１、２、３の値を繰
り返し出力し、その出力はデコーダ１００９でデコード
され各アドレスＦＩＦＯのイネーブル信号となる。アド
レスＦＩＦＯ１００６、１００７、１００８の出力はバ
ッファメモリ１００１の読みだしアドレスとなる。した
がって、カウンタ１０１０の出力番号に対応する出力回
線へ宛てたＡＴＭセルがバッファメモリ１００１から読
み出される。カウンタ１０１０の出力は同時に分配器１
００３を制御し、バッファメモリ１００１から出力され
たＡＴＭセルを出力されるべき出力回線へ振り分ける。

【００３１】ここで、各スイッチ１００、２００、３０
０の３つのカウンタ１０１０は、出力する値が同時刻で
はそれぞれ異なるように設定されている。したがい、図
１における各出力回線上でＡＴＭセルの衝突は起きない
ことになる。すなわち、図４に示すように、スイッチ１
００、２００、３００の各出力タイミングを１タイミン
グずつずるように設定すれば、同じ出力回線に対して
は、各スイッチ１００、２００、３００は、１タイミン
グづつずれたタイミングで順次ＡＴＭセルを出力するの
で、各スイッチの出力回線が接続されていても出力ＡＴ
Ｍセルの衝突は起きない。すなわち、この状態は各スイ
ッチに各出力回線の帯域を均等に割り当てていることに
相当する。

【００３２】ところで、各スイッチそれぞれの出力が特
定回線に集中しなければ各スイッチに各出力回線の帯域
を均等に割り当てれば足りる。ところが、長い時間レン
ジで見ればトラヒックは平均的に考えて良いが、短い時
間レンジで見れば特定のスイッチの特定回線への出力の
集中は起こりえる。そして、このような集中が生じた場
合には、集中の生じたスイッチに割り当てる集中が生じ
た出力回線の帯域を増加させてやることがバッファメモ
リ１００１の低容量化や交換性能等の観点から好まし
い。

【００３３】そこで、前記第１実施例に係る通話路スイ
ッチにおいて、スイッチに割り当てる出力回線の帯域を
変更可能とした通話路スイッチを第２の実施例として説
明する。

【００３４】本第２実施例に係る通話路スイッチの構成
は、前記第１実施例に係る通話路スイッチに対して、各
スイッチ１００、２００、３００に共通な一つの帯域管
理部と、各スイッチ１００、２００、３００にそれぞれ
帯域設定部を追加した構成となっている。

【００３５】図５に、本第２実施例に係る通話路スイッ
チの構成を示す。

【００３６】図示するように、本実施例に係る通話路ス
イッチは、前記第１実施例に係る通話路スイッチに対し
て、帯域管理部４００を追加した構成となっている。

【００３７】次に、図６に本第２実施例に係るスイッチ
１００の構成を示す。

【００３８】図示するように、本実施例に係る通話路ス
イッチは、前記第１実施例に係る通話路スイッチに対し
て、帯域設定部１０１１を追加した構成となっている。

【００３９】以下、本第２実施例に係る通話路スイッチ
の動作を説明する。

【００４０】いま、図５において、スイッチ１００にお
いて出力回線Ｏａへの出力が集中した場合を考える。

【００４１】この場合、スイッチ１００は、出力回線Ｏ
ａへの出力が集中した旨を帯域管理部４００に通知す
る。帯域管理部４００はスイッチ１００から通知を受け
てこれを知ると、スイッチ１００に対し帯域確保を指示
する（この例では、常にカウンタ１０１１の値を１にす
るように指示する）。また、これとともに他のスイッチ
２００、３００に対して、帯域抑制を指示する（この例
では、カウンタ値１において出力を行わないようにする
こと、すなわち、スイッチ２００、３００に対して、本
来値１をカウントするタイミングでカウンタ１０１０の
値を強制的に０にするよう指示することに相当）。これ
によりスイッチ１に溜った出力回線ＯａへのＡＴＭセル
は集中的に吐き出される。この間、スイッチ１からは出
力回線Ｏｂ、Ｏｃへの出力が出来ない。しかし、スイッ
チ１に対してては出力回線Ｏａへ宛てたＡＴＭセルが集
中して入力されているのであるから、Ｏｂ、Ｏｃへの出
力は少なくなっているはずであり、問題は無い。

【００４２】さて、各スイッチ１００、２００、３００
において、前述した集中の帯域管理部４００への通知
や、帯域管理部４００の指示に従いカウンタ１０１０の
カウント値を制御するのが帯域設定部１０１１（図６参
照）である。

【００４３】帯域設定部１０１１は、各アドレスＦＩＦ
Ｏ１００６、１００７、１００８で出力を待ち合わせて
いるバッファ長（未読み出しのアドレス数に相当）を収
集し、それぞれを帯域管理部４００へ、各出力回線につ
いてのバッファ長情報として通知する。

【００４４】また、帯域管理部４００から特定の出力回
線についての帯域確保を指示された場合はカウンタ１０
１０を制御し、割り当てられた帯域をフルに使うように
設定を変化させる（この例では、カウンタ値を１に固定
する）。また、特定の出力回線についての帯域抑制を通
知された場合、通知された出力回線にＡＴＭセルの出力
を行わないよう、カウンタ１０１１の出力を制御する
（この例では、本来値１をカウントするタイミングでカ
ウンタ１０１０の値を強制的に０にする）。その後、帯
域管理部４００より、通常状態を指示されたら、通常の
動作に復帰する。

【００４５】図７には、帯域管理部４００の構成の一部
を示す。

【００４６】帯域管理部４００は、各出力回線毎に対応
した３つの部位より成り、図７に示したのは特定の出力
回線（例えばＯａ）に対応する部位を抜き出して示した
ものである。

【００４７】帯域管理部４００は、各スイッチ１００、
２００、３００から、それぞれ出力回線毎のバッファ長
情報を受けとり、それらをあらかじめ設定された値と比
較しこれを越えたら、該当する出力回線についての出力
帯域を確保するため該当スイッチの帯域設定部へ該当出
力回線についての帯域確保を通知するとともに他のスイ
ッチへは該当出力回線についての帯域抑制を指示する。
したがい、図に示す比較器の出力は、実際には帯域確
保、帯域抑制と、通常状態の３値となる。

【００４８】次に、各スイッチの各出力回線についての
バッファ長が設定値を下回ったら通常状態を各スイッチ
に指示する。なお、通常状態を指示する状態から帯域確
保、帯域抑制を指示する状態に移行するときに用いる設
定値より、帯域確保、帯域抑制を指示する状態から通常
状態を指示する状態に移行ときに用いる設定値を若干小
さくして（すなわちヒステリシス特性を持たせる）、設
定と解除を繰り返す発振状態にならないようにするのが
良い。

【００４９】ところで、通話路が光伝送路である場合が
あるが、このような場合でも、以上で示した実施例を適
用することができる。

【００５０】以下、このことを第３実施例として示す。

【００５１】図８に、第３実施例に係るスイッチ１００
の構成を示す。なお、通話路スイッチの全体の構成は、
前記第１実施例と同様である。

【００５２】さて、図８において、入出力回線Ｉａ、Ｉ
ｂ、Ｉｃが全て光伝送路である。入力回線Ｉａは１ｘ３
光スイッチ２０１３とヘッダ解析部２００２に接続され
る。光スイッチ２０１３の出力は３個の光ＦＩＦＯメモ
リからなる光バッファメモリ２００１へ接続され、光バ
ッファメモリ２００１の出力は３ｘ３光スイッチ２００
３を介して出力回線Ｏａ、Ｏｂ、Ｏｃに出力される。交
換されるべきＡＴＭセルは入力回線Ｉａから光スイッチ
２０１３を介してバッファメモリ２００１に入力され、
蓄積状態管理部２１００の制御のもとで適当な順序で読
み出され、光スイッチ２００３で各出力回線に分配され
る。

【００５３】一方、ヘッダ解析部２００２に入力された
ＡＴＭセルは光／電気変換された後そのヘッダ部分を読
みとられ、ヘッダ解析部２００２はそのＡＴＭセルの出
力回線番号を分配器２００５に伝える。分配器２００５
は空きアドレスＦＩＦＯ（First In First Out:先入れ
先出しメモリ）２００４の出力であるバッファメモリ２
００１の書き込みアドレス情報（バッファメモリ２００
１に含まれる光ＦＩＦＯの番号に相当）をＡＴＭセルの
出力回線番号に対応したアドレスＦＩＦＯ２００６また
は２００７または２００８のいずれかに出力するよう動
作する。

【００５４】その結果アドレスＦＩＦＯ２００６には、
出力回線Ｏａに出力すべきＡＴＭセルが書き込まれたバ
ッファメモリ２００１のアドレス（光ＦＩＦＯ番号）が
格納され、ＦＩＦＯ２００７には、出力回線Ｏｂに出力
すべきＡＴＭセルが書き込まれたバッファメモリ２００
１のアドレス（光ＦＩＦＯ番号）が格納され、ＦＩＦＯ
２００８には、出力回線Ｏｃに出力すべきＡＴＭセルが
書き込まれたバッファメモリ２００１のアドレス（光Ｆ
ＩＦＯ番号）が格納される。

【００５５】カウンタ２０１０は、１、２、３の値を繰
り返し出力し、その出力はデコーダ２００９でデコード
され各アドレスＦＩＦＯのイネーブル信号となる。アド
レスＦＩＦＯ２００６、２００７、２００８の出力はバ
ッファメモリ２００１の読みだしアドレス（光ＦＩＦＯ
番号）となる。したがって、カウンタ２０１０の出力番
号に対応する出力回線へ宛てたＡＴＭセルがバッファメ
モリ２００１から読み出される。デコーダ２００９の出
力は同時に光スイッチ２００３を制御し、バッファメモ
リ２００１から出力されたＡＴＭセルを出力されるべき
出力回線へ振り分ける。

【００５６】なお、本第３実施例において、特定出力回
線への出力集中時の帯域管理を行う場合には、前記第２
実施例で示した帯域管理部４００と帯域設定部１０１１
をさらに設けるようにすればよい。

【００５７】以上、通話路が光信号の場合でも、光スイ
ッチと光メモリを組み合わせる事により対応することが
できる。

【００５８】以上説明してきたように、本実施例によれ
ば、通話路スイッチが、入力回線の多重部を持たないた
め、入力回線数がいくら増えてもスイッチを構成する回
路は、入力回線速度と同等の動作速度で動作すれば良
い。よって、容量の拡張による速度ネック部分を持たな
いので、大容量交換に適している。また、スイッチを構
成するバッファメモリに入力回線毎の共通バッファメモ
リを採用したため出力回線数が増加してもそれに比例し
てメモリ数を増やす必要がないため、メモリの数が少な
くて済み、かつ、メモリの使用効率も向上する。また、
出力の偏りがあっても、帯域管理を行うことで全体のス
ループットを落さずにすむ。

【００５９】

【発明の効果】以上のように、本発明によれば、メモリ
数をさほど要せずに、高速で大容量の交換を行うことの
できる通話路スイッチを提供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る通話路スイッチの構
成を示すブロック図である。

【図２】本発明の第１実施例に係る通話路スイッチの構
成の概念を示す説明図である。

【図３】本発明の第１実施例に係るスイッチの構成を示
すブロック図である。

【図４】本発明の第１実施例に係る通話路スイッチの動
作を示す説明図である。

【図５】本発明の第２実施例に係る通話路スイッチの構
成を示すブロック図である。

【図６】本発明の第２実施例に係るスイッチの構成を示
すブロック図である。

【図７】本発明の第２実施例に係る帯域管理部の一部の
構成を示すブロック図である。

【図８】本発明の第３実施例に係るスイッチの構成を示
すブロック図である。

【符号の説明】

１００、２００、３００ スイッチ １００１ バッファメモリ １０１０ カウンタ １０１１ 帯域設定部 ２０１３、２００３ 光スイッチ ２００１ 光メモリ ２０１０ カウンタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】ｎ（但し、ｎは任意の自然数）本の入力回
   線とｍ（但し、ｍは２以上の任意の整数）本の出力回線
   の間で、宛先を指定する宛先情報を格納したヘッダ部と
   伝送する情報を格納した情報部とを有するセルの交換
   を、当該セルのヘッダ部に格納された宛先情報に応じて
   行う通話路スイッチであって、 各入力回線毎に設けられた、対応する入力回線から入来
   する前記セルを、当該セルのヘッダ部に格納された宛先
   情報に応じて前記ｍ本の出力回線のうちのいずれかの出
   力回線に出力するｍ個の共通バッファ型スイッチと、 各出力回線上で、各共通バッファ型スイッチが交換した
   セルの衝突が起きないように、各共通バッファ型スイッ
   チの出力を調停する手段とを有することを特徴とする通
   話路スイッチ。
2. 【請求項２】ｎ（但し、ｎは任意の自然数）本の入力回
   線とｍ（但し、ｍは２以上の任意の整数）本の出力回線
   の間で、宛先を指定する宛先情報を格納したヘッダ部と
   伝送する情報を格納した情報部とを有するセルの交換
   を、当該セルのヘッダ部に格納された宛先情報に応じて
   行う通話路スイッチであって、 各入力回線毎に設けられた、対応する入力回線と、前記
   ｍ本の出力回線とに、それぞれ接続されたｎ個のスイッ
   チを有し、 前記各スイッチは、前記ｍ本の出力回線について共通に
   用いられるバッファと、対応する入力回線から入来する
   セルを順次前記バッファに格納する手段と、前記バッフ
   ァに格納されたセルを読みだす手段と、前記読みだされ
   たセルを、当該セルのヘッダ部に格納された宛先情報に
   応じた出力回線に、当該出力回線への他のスイッチのセ
   ルの出力タイミングと異なるタイミングで出力する手段
   をと有することを特徴とする通話路スイッチ。
3. 【請求項３】ｎ（但し、ｎは任意の自然数）本の入力回
   線とｍ（但し、ｍは２以上の任意の整数）本の出力回線
   の間で、宛先を指定する宛先情報を格納したヘッダ部と
   伝送する情報を格納した情報部とを有するセルの交換
   を、当該セルのヘッダ部に格納された宛先情報に応じて
   行う通話路スイッチであって、 各入力回線毎に設けられた、対応する入力回線と、前記
   ｍ本の出力回線とに、それぞれ接続されたｎ個のスイッ
   チを有し、 前記各スイッチは、前記ｍ本の出力回線について共通に
   用いられるバッファと、対応する入力回線から入来する
   セルを順次前記バッファに格納する手段と、前記バッフ
   ァに格納したセルの格納位置を、当該セルのヘッダ部に
   格納された宛先情報に応じて定まる出力回線毎に管理す
   る管理手段と、他のスイッチと同じ出力タイミングを同
   じ出力回線に割り当てないように、各出力回線にセルの
   出力タイミングを割り当てる帯域設定手段と、各出力タ
   イミングにおいて、当該出力タイミングが割り当てられ
   ている出力回線について前記管理手段が管理している格
   納位置からセルを読みだす手段と、各出力タイミングに
   おいて、当該出力タイミングが割り当てられている出力
   回線にバッファから読みだされたセルを出力する手段と
   を有することを特徴とする通話路スイッチ。
4. 【請求項４】請求項３記載の通話路スイッチであって、 前記各スイッチの前記帯域設定手段が各出力回線に割り
   当てる出力タイミングの割り当て状態を、各スイッチの
   管理手段が管理している各出力回線についての格納位置
   数に応じて制御する帯域管理手段を備えたことを特徴と
   する通話路スイッチ。
5. 【請求項５】請求項１、２、３または４記載の通話路ス
   イッチであって、 前記入力回線と出力回線は光伝送路であって、前記バッ
   ファは光メモリであることを特徴とする通話路スイッ
   チ。