JPH07312089A

JPH07312089A - 半導体記憶装置、及びデータ処理装置

Info

Publication number: JPH07312089A
Application number: JP6126792A
Authority: JP
Inventors: Takashi Asaoka; 隆朝岡; Kazumasa Yanagisawa; 一正柳沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-05-17
Filing date: 1994-05-17
Publication date: 1995-11-28

Abstract

(57)【要約】【目的】本発明の目的は、データ書込み時間、及びデ
ータ読出し時間の短縮を図ることにある。【構成】隣接するビット線ＢＬ１，ＢＬ２＊間の寄生
容量Ｃ１２を介して一方のビット線から他方のビット線
に伝達される電位変化を相殺するためのキャンセル回路
２１を設け、ライトリカバリ時の不所望なカップリング
ノイズをキャンセルすることによって、アドレス切換え
時間ｔＡＡと、アドレスアクセス時間ｔＷＨＡとの両方
の短縮化を可能とし、それにより、ＳＲＡＭへのデータ
の書込み時間、読出し時間の短縮、さらにはＳＲＡＭの
動作の高速化を達成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
にはそれの高速化技術に関し、例えばスーパーコンピュ
ータなどのデータ処理装置におけるメインメモリに適用
して有効な技術に関する。

【０００２】

【従来の技術】半導体記憶装置の一例とされるスタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭと略記す
る）は、複数個のスタティック型メモリセルをマトリク
ス配置したメモリセルアレイを含み、メモリセルの選択
端子がロウ方向毎にワード線に結合され、メモリセルの
データ入出力端子がカラム方向毎に相補ビット線対に結
合されて成る。それぞれの相補ビット線対は、相補ビッ
ト線対に１対１で結合された複数個のスイッチを含むカ
ラムスイッチ回路を介して相補コモンビット線に共通接
続されている。

【０００３】ロウアドレス信号に基づいて所定のワード
線が駆動されると、このワード線に結合されたメモリセ
ルが選択される。また、カラムアドレス信号に対応する
カラムスイッチ回路がオン動作されると、上記相補ビッ
ト線対が選択的に相補コモンビット線に導通される。こ
のとき相補コモンビット線の電位は、センスアンプで増
幅され、さらに出力バッファを介して外部に出力可能と
される。さらに、外部から書込みデータが与えられる
と、その書込みデータに従って相補コモンビット線が駆
動され、それにより、アドレス信号によって選択された
相補ビット線対を介して所定のメモリセルにそのデータ
に応ずる電荷情報が蓄積される。

【０００４】尚、ＳＲＡＭについて記載された文献の例
としては、特公昭５７−２１７９５号公報がある。

【０００５】

【発明が解決しようとする課題】上記のようなＳＲＡＭ
の動作の高速化について、本発明者が検討したところ、
データ書込み直後に、ビット線、コモンビット線を共に
ハイレベル状態にすること（ライトリカバリと称する）
が行われるが、このライトリカバリにおいて、隣接する
ビット線間の寄生容量を介して一方のビット線から他方
のビット線に電位変化が伝達されることによって、不所
望なノイズ（カップリングノイズという）を生じ、その
ために、書込み終了後の次のアドレス切換えまでの時間
（ｔＷＨＡ）を一定時間確保する必要があり、そのこと
が、ＳＲＡＭの動作の高速化の妨げになっていることが
見いだされた。

【０００６】例えば、図３に示されるように、メモリセ
ルＭＣ１，ＭＣ２にそれぞれ相補ビット線対ＢＬ１＊，
ＢＬ１、ＢＬ２＊，ＢＬ２（＊はローアクティブ又は信
号反転を意味する）が結合される場合に、隣接するビッ
ト線ＢＬ１，ＢＬ２＊間に存在する寄生容量Ｃ１２を介
してビット線ＢＬ１の電位変化が、隣接ビット線ＢＬ２
＊にカップリングノイズとして伝達されてしまうため、
その影響を排除すべく、書込み終了後の次のアドレス切
換えまでのタイミングマージンを十分に確保するように
している。さらに詳述すれば、ビット線ＢＬ１がローレ
ベルとなるような書込みを行った後に、隣接するビット
線ＢＬ２＊を介して読出しを行う場合において、当該書
込み直後にライトリカバリ信号をローレベルにアサート
してライトリカバリが行われるが、このライトリカバリ
によって、ビット線ＢＬ１をローレベルからハイレベル
に引上げるとき、ビット線ＢＬ１とＢＬ２＊の間の容量
カップリングにより、ビット線ＢＬ２＊、さらにはそれ
が選択的に結合されるコモンビット線ＣＢＬ＊２に、図
４（ａ）に示されるようなカップリングノイズ６０が発
生する。このカップリングノイズ６０により、コモンビ
ット線ＣＢＬ２＊のレベルがコモンビット線ＣＢＬ２よ
りも高くなってしまうため、ビット線ＢＬ２＊の読出し
データがローレベルのときはアドレスアクセス時間（ｔ
ＡＡ）がどうしても遅れてしまう。そこで従来は、図４
（ｂ）に示されるように、書込み終了後の次のアドレス
切換えまでの時間（ｔＷＨＡ）を一定時間確保すること
によって、書込みに要する時間を比較的長くとり、それ
により上記アドレスアクセス時間（ｔＡＡ）の遅れを防
止していた。そのように、従来技術では、アドレス切換
え時間ｔＡＡと、アドレスアクセス時間ｔＷＨＡとの両
方を短縮することはできないため、ＳＲＡＭへのデータ
の書込み時間、読出し時間のいずれかは、それを一定時
間以下に抑えるのが困難になり、そのことが、ＳＲＡＭ
の高速動作させる際の障害の一つとなる。

【０００７】本発明の目的は、データ書込み時間、及び
データ読出し時間の短縮を図ることにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、半導体記憶装置において、隣接
するビット線間の寄生容量を介して一方のビット線から
他方のビット線に伝達される電位変化を相殺するための
キャンセル回路を設ける。このとき、上記キャンセル回
路は、コモンビット線に結合させることができる。ま
た、隣接相補ビット線対における隣接ビット線間の寄生
容量にほぼ等しくなるように調整されたキャパシタと、
相補ビット線対における一方のビット線がローレベルと
なるようなデータ書込みが行われるとき、当該一方のビ
ット線が選択的に結合されるコモンビット線のローレベ
ルの電位を利用して上記キャパシタに充電するための充
電回路と、上記データ書込み直後に、当該書込みにかか
る相補ビット線をハイレベルに引上げるためのライトリ
カバリに同期して、上記キャパシタを、コモンビット線
に結合させるためのスイッチとを含んで、上記キャンセ
ル回路を形成することができる。

【００１１】

【作用】上記した手段によれば、上記キャンセル回路
は、ライトリカバリの際に、隣接するビット線間の寄生
容量を介して一方のビット線から他方のビット線に伝達
される電位変化を相殺し、このことが、アドレス切換え
時間（ｔＡＡ）、及びアドレスアクセス時間（ｔＷＨ
Ａ）との両方の短縮を可能とし、動作の高速化を達成す
る。

【００１２】

【実施例】図７には本発明の一実施例であるＳＲＡＭを
含むコンピュータシステムが示される。

【００１３】このシステムは、システムバス４００を介
して、ＣＰＵ（中央処理装置）４０１、ＤＲＡＭ制御部
４０３、ＳＲＡＭ４０６、ＲＯＭ（リード・オンリ・メ
モリ）４０５、周辺装置制御部４０７、表示系４１０な
どが、互いに信号のやり取り可能に結合されて成る。

【００１４】上記ＣＰＵ４０１は、本システムの論理的
中核とされ、主として、アドレス指定、情報の読出しと
書込み、データの演算、命令のシーケンス、割り込の受
付け、記憶装置と入出力装置との情報交換の起動等の機
能を有し、演算制御部や、バス制御部、メモリアクセス
制御部などの各部から構成される。

【００１５】内部記憶装置として、上記ＤＲＡＭ制御部
４０３によって制御されるＤＲＡＭ４０２や、本発明の
一実施例であるＳＲＡＭ４０６、このＳＲＡＭ４０６の
バックアップを制御するためのバックアップ制御部４０
４、ＲＯＭ４０５が設けられる。ＲＡＭ４０２やＳＲＡ
Ｍ４０６は、ＣＰＵ４０１での計算や制御に必要なプロ
グラムやデータが格納される。ＲＯＭ４０５には、書換
えを要しないプログラムが格納される。

【００１６】上記周辺装置制御部４０７は、特に制限さ
れないが、磁気記憶装置を一例とする外部記憶装置４０
８や、キーボード（ＫＢ）４０９を一例とする入力装置
などの周辺装置のインタフェースとして機能する。

【００１７】上記表示系４１０は、ＶＲＡＭ（ビデオ・
ランダム・アクセス・メモリ）４１０Ａ、及びそれの制
御回路を含み、システムバス４００を介して転送された
表示用データは、ＣＲＴディスプレイ装置４１２に出力
される。また、電源供給部４１１が設けられ、ここで生
成された各種電圧が、本システムの各部に供給されるよ
うになっている。

【００１８】図５には上記ＳＲＡＭ４０６の全体的な構
成が示される。

【００１９】図５に示されるＳＲＡＭ４０６は、３２ビ
ット等のように複数ビット構成のデータを同時出力、又
は同時入力可能な構成とされ、特に制限されないが、公
知の半導体集積回路製造技術により、単結晶シリコンな
どの一つの半導体基板に形成されている。

【００２０】図５において５０６は、複数個のスタティ
ック型メモリセルをマトリクス配置したメモリセルアレ
イであり、メモリセルの選択端子はロウ方向毎にワード
線に結合され、メモリセルのデータ入出力端子はカラム
方向毎に相補ビット線対に結合される。それぞれの相補
ビット線対は、相補ビット線対に１対１で結合された複
数個のスイッチを含むカラムスイッチ回路５０９を介し
て相補コモンビット線に共通接続されている。

【００２１】外部より入力されるアドレス信号Ａ０〜Ａ
ｎのうちＡ０〜Ａｍは、それに対応して配置されたバッ
ファ５０１−０〜５０１−ｍを介してロウデコーダ５０
４に伝達され、アドレス信号Ａｍ＋１〜Ａｎは、それに
対応して配置されたバッファ５０１−ｍ＋１〜５０１−
ｎを介してカラムデコーダ５０８に伝達される。ワード
ドライバ５０５はロウデコーダ５０４のデコード出力に
基づいて、入力アドレス信号に対応するワード線を選択
レベルに駆動する。このワードドライバ５０５は、特に
制限されないが、ワード線数に対応する複数の駆動回路
を含んで成る。所定のワード線が駆動されると、このワ
ード線に結合されたメモリセルが選択される。またカラ
ムデコーダ５０８は、これに供給されるアドレス信号に
対応するカラムスイッチ回路をオン動作させて、上記選
択された相補コモンビット線に導通する。このとき相補
コモンビット線の電位は、データ入出力回路５１０に含
まれるセンスアンプで増幅され、さらに出力バッファを
介して外部に出力可能とされる。データ入出力回路５１
０に含まれる入力バッファに外部から書込みデータが与
えられると、その書込みデータに従って相補コモンビッ
ト線が駆動され、それにより、アドレス信号によって選
択された相補ビット線対を介して所定のメモリセルにそ
のデータに応ずる電荷情報が蓄積される。ここで、上記
データ入出力回路５１０は、特に制限されないが、４ビ
ット構成とされ、４個の入力バッファと、それに対応す
る４個の出力バッファが含まれる。そしてそのような構
成において、外部端子数の減少のため、同一のビットに
おいて入力バッファとそれに対応する出力バッファとで
同一のデータ外部端子が共有される。

【００２２】また、本実施例では、アドレス信号Ａ０〜
Ａｎの変化を検出するアドレス変化検出回路（「ＡＴＤ
回路」とも称される）５１１が設けられ、このアドレス
変化検出回路５１１の検出結果が制御部５０７に伝達さ
れるようになっている。そして外部から与えられる制御
信号としてのチップセレクト信号ＣＳ＊、ライトイネー
ブル信号ＷＥ＊がそれぞれバッファ５０２、５０３を介
して上記制御部５０７に取込まれ、この制御部５０７に
より本実施例各部の動作制御信号が生成されるようにな
っている。チップセレクト信号ＣＳ＊がローレベルにア
サートされることによって選択的に動作可能状態とされ
る。また、そのように選択された状態で、ライトイネー
ブル信号ＷＥ＊がローレベルにされた場合にはメモリセ
ルへのデータ書込み状態とされ、ライトイネーブル信号
ＷＥ＊がハイレベルにされた場合にはメモリセルデータ
の読出し状態とされる。

【００２３】図６には上記メモリセルアレイ５０６の構
成例が示される。

【００２４】図６に示されるように、メモリセルアレイ
５０６は、複数のスタティック型メモリセルＭＣがアレ
イ状に配列されて成る。複数のメモリセルＭＣは基本的
に同一構成とされる。その一つについて詳述すると、ｎ
チャンネル型ＭＯＳトランジスタＱ４，Ｑ６と、それの
負荷抵抗Ｒ１，Ｒ２と、トランスファＭＯＳトランジス
タＱ３，Ｑ５とを含む。負荷抵抗Ｒ１，Ｒ２はグランド
に結合される。本実施例においてグランド（ＧＮＤ）レ
ベルは、高電位側の電源電圧Ｖｃｃに等しい。ｎチャン
ネル型ＭＯＳトランジスタＱ４，Ｑ６は相補動作可能に
互いに結合されるとともに、低電位側電源Ｖｅｅに結合
されている。抵抗Ｒ１とＭＯＳトランジスタＱ４との結
合箇所、及び抵抗Ｒ２とＭＯＳトランジスタＱ６との結
合箇所は、それぞれｎチャンネル型のトランスファＭＯ
ＳトランジスタＱ３，Ｑ５を介して相補ビット線対ＢＬ
１＊，ＢＬ１に結合されている。例えば、図５に示され
るワードドライバ５０５の出力に基づいてワード線Ｗ１
が選択レベルに駆動されると、それに結合されたメモリ
セルにおけるトランスファＭＯＳトランジスタＱ３，Ｑ
５がオンされ、それによってメモリセルＭＣから相補ビ
ット線ＢＬ１＊，ＢＬ１への信号伝達経路が形成される
ため、メモリセルＭＣへのデータ書込み、又はメモリセ
ルＭＣからのデータ読出しが可能とされる。ワードドラ
イバ５０５の出力に基づいてワード線Ｗ２が選択レベル
に駆動された場合にも、上記の場合と同様に、対応する
メモリセルＭＣへのデータ書込み、又はメモリセルＭＣ
からのデータ読出しが可能とされる。

【００２５】図１には上記ＳＲＡＭ４０６におけるビッ
ト線及びコモンビット線付近の詳細な構成例が示され、
図２にはそれの主要部の動作タイミングが示される。
尚、本実施例ＳＲＡＭは、同時出力されるデータが複数
ビット構成とされる場合の２ビットについての構成が、
代表的に示される。

【００２６】相補ビット線対ＢＬ１＊，ＢＬ１、ＢＬ２
＊，ＢＬ２が、それぞれカラム系回路５１９を介して相
補コモンビット線対ＣＢＬ１＊，ＣＢＬ１、ＣＢＬ２
＊，ＣＢＬ２に選択的に結合されるようになっている。
このカラム系回路５１９には、ライトリカバリ用のｐチ
ャンネル型ＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２
３，Ｑ２４、イコライズ用のｐチャンネル型ＭＯＳトラ
ンジスタＱ７，Ｑ１６、及び図５のカラムスイッチ回路
５０９を形成するためのｎチャンネル型ＭＯＳトランジ
スタＱ８，Ｑ９，Ｑ１７，Ｑ１８が含まれる。

【００２７】ビット線イコライズのため、図５に示され
る制御部５０７によってイコライズ信号ＥＱ＊がローレ
ベルにアサートされた場合には、ｐチャンネル型ＭＯＳ
トランジスタＱ７，Ｑ１６がオンされることによって、
ビット線ＢＬ１＊，ＢＬ１、及びＢＬ２＊，ＢＬ２がそ
れぞれ短絡される。また、メモリセルへのデータ書込み
直後のライトリカバリのために、図５に示される制御部
５０７によってライトリカバリ信号ＷＲ＊がローレベル
にアサートされた場合には、ｐチャンネル型ＭＯＳトラ
ンジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４がオンされる
ことによって、ビット線ＢＬ１＊，ＢＬ１、及びＢＬ２
＊，ＢＬ２がグランド（高電位側電源Ｖｃｃ）レベルに
等しくされる。上記のようにイコライズ及びライトリカ
バリは、基本的に別個の制御信号によって行われるが、
ライトリカバリの際に同時にイコライズが行われるよう
に、イコライズ信号ＥＱ＊、及びライトリカバリ信号Ｗ
Ｒ＊の生成タイミングを設定することができる。

【００２８】また、本実施例では、例えばビット線ＢＬ
１，ＢＬ２＊などの相補ビット線対間において、互いに
隣接するビット線間に形成される寄生容量Ｃ１２を介し
て一方のビット線から他方のビット線に伝達される電位
変化を相殺するためのキャンセル回路２１が設けられて
いる。このキャンセル回路２１は、特に制限されない
が、上記相補コモンビット線対ＣＢＬ１＊，ＣＢＬ１、
ＣＢＬ２＊，ＣＢＬ２に結合され、以下のように構成さ
れる。

【００２９】上記相補コモンビット線対ＣＢＬ１＊，Ｃ
ＢＬ１、ＣＢＬ２＊，ＣＢＬ２には、それぞれｐチャン
ネル型ＭＯＳトランジスタ１３，１４，１５，１６、及
びこのｐチャンネル型ＭＯＳトランジスタを介してキャ
パシタ１７，１８，１９，２０が結合されている。上記
ｐチャンネル型ＭＯＳトランジスタ１３〜１６のゲート
電極には、ライトリカバリ信号ＷＲ＊が入力されるよう
になっており、このライトリカバリ信号ＷＲ＊がローレ
ベルにアサートされた場合に、ｐチャンネル型ＭＯＳト
ランジスタ１３〜１６がオンされ、それによって上記キ
ャパシタ１７〜２０が、対応する相補コモンビット線対
ＣＢＬ１＊，ＣＢＬ１、ＣＢＬ２＊，ＣＢＬ２を介し
て、選択状態のビット線に結合されるようになってい
る。キャパシタ１７〜２０の値は、後述するカップリン
グノイズキャンセルを的確に行うため、隣接ビット線間
の寄生容量Ｃ１２の容量値にほぼ等しくされる。

【００３０】また、上記キャパシタ１９への充電を行う
ための充電回路１１と、上記キャパシタ１８への充電を
行うための充電回路１２とが設けられている。この充電
回路１１，１２は、互いに同一構成とされ、それぞれダ
イオード結合されたｎチャンネル型ＭＯＳトランジスタ
１１Ｂ，１２Ｂと、それに並列接続された抵抗１１Ａ，
１２Ａとを含んで成る。本実施例では、特に制限されな
いが、グランドが高電位側電源Ｖｃｃレベルとされるか
ら、例えば、コモンビット線ＣＢＬ１がローレベルとさ
れた場合に、キャパシタ１９への充電が行われ、同様
に、コモンビット線ＣＢＬ２＊がローレベルにされた場
合にキャパシタ１８への充電が行われる。ここで、抵抗
１１Ａ，１２Ａは比較的大きな値に設定される。この抵
抗１１Ａ，１２Ａは、ｎチャンネル型ＭＯＳトランジス
タ１１Ｂ，１２Ｂのしきい値電圧の影響で、キャパシタ
１８，２０の一端が十分なローレベルにならないのを補
うように作用する。つまり、ｎチャンネル型ＭＯＳトラ
ンジスタ１１Ｂ，１２Ｂに並列接続された抵抗１１Ａ，
１２Ａに充電電流が流れることによって、キャパシタ１
８，２０の一端が、十分なローレベルにまで引下げられ
る。

【００３１】次に、上記のように構成された本実施例Ｓ
ＲＡＭの主要動作を、従来例との関係で説明する。

【００３２】例えば図３に示される場合のように、キャ
ンセル回路２１が存在しない場合には、ビット線ＢＬ１
がローレベルとなるような書込みを行った後に、隣接す
るビット線ＢＬ２＊を介して読出しを行う場合におい
て、書込み直後のライトリカバリのため、ライトリカバ
リ信号ＷＲ＊がローレベルにアサートされることによっ
て、ビット線ＢＬ１がローレベルからハイレベルに引上
げられるとき、ビット線ＢＬ１とＢＬ２＊の間の容量カ
ップリングにより、ビット線ＢＬ２＊、さらにはそれが
選択的に結合されるコモンビット線ＣＢＬ＊２に、図４
（ａ）に示されるようなカップリングノイズ６０が発生
する。

【００３３】そに対して本実施例では、隣接するビット
線間の寄生容量Ｃ１２を介して一方のビット線から他方
のビット線に伝達される電位変化が、キャンセル回路２
１により相殺されることによって、上記のような不所望
なカップリングノイズ６０の発生が抑えられる。

【００３４】例えば、図１において、ビット線ＢＬ１が
ローレベルとなるような書込みの際に、充電回路１２を
介して、キャパシタ１９に充電が行われ、この充電によ
り、キャパシタ１９のグランド側には正電荷が蓄積さ
れ、当該キャパシタ１９のＭＯＳトランジスタ１５側電
極には負電荷が蓄積される。そして、上記ビット線ＢＬ
１がローレベルとなるような書込みの終了後のライトリ
カバリのために、ライトリカバリ信号ＷＲ＊がローレベ
ルにアサートされ、ｐチャンネル型ＭＯＳトランジスタ
Ｑ２２がオンされることによって、ビット線ＢＬ１、及
びコモンビット線ＣＢＬ１がハイレベルに引上げられる
とき、ライトリカバリ信号ＷＲ＊に同期してｐチャンネ
ル型ＭＯＳトランジスタ１５がオンされるため、上記ビ
ット線ＢＬ１とＢＬ２＊の間の容量カップリングによる
電荷が、ビット線ＢＬ２＊からコモン線ＣＢＬ２＊を介
してキャパシタ１９に流れ込む。つまり、上記容量カッ
プリングにより、寄生容量Ｃ１２のビット線ＢＬ２＊側
に不所望な正電荷が現れようとするが、コモンビット線
ＣＢＬ２＊を介して結合されるキャパシタ１９の電荷が
負電荷であるため、ビット線ＢＬ２＊での不所望な電位
変化が相殺され、それによって、容量カップリングに起
因するノイズの発生が抑えられる。このため、図２に示
されるように、コモンビット線ＣＢＬ２＊には、カップ
リングノイズに起因する電位上昇が現れない。

【００３５】そして、上記のように、ライトリカバリ信
号ＷＲ＊がローレベルにアサートされた場合、ｐチャン
ネル型ＭＯＳトランジスタ１４を介してキャパシタ１８
がコモンビット線ＣＢＬ１に結合されることになるが、
上記ビット線ＢＬ１がローレベルとなるようなデータ書
込み時において、コモンビット線ＣＢＬ２＊はハイレベ
ルとなり、充電回路１１による充電は行われないので、
ｎチャンネル型ＭＯＳトランジスタＱ１４がオンされて
キャパシタ１８がコモンビット線ＣＢＬ１に結合されて
も、何等支障は無い。

【００３６】上記のように、図３に示される構成では、
カップリングノイズ６０により、コモンビット線ＣＢＬ
＊２のレベルがコモンビット線ＣＢＬ２よりも高くなっ
てしまうために、ビット線ＢＬ２＊の読出しデータがロ
ーレベルのときはアドレスアクセス時間（ｔＡＡ）がど
うしても遅れてしい、その結果、図４（ｂ）に示される
ように、書込み終了後の次のアドレス切換えまでの時間
（ｔＷＨＡ）を一定時間確保することによって、書込み
に要する時間を比較的長くとり、それにより上記アドレ
スアクセス時間（ｔＡＡ）の遅れを防止していたが、本
実施例では、図１に示されるようにキャンセル回路２１
を設けることによって、不所望なカップリングノイズの
発生が抑えられるので、アドレス切換え時間ｔＡＡと、
アドレスアクセス時間ｔＷＨＡとの両方を同時に小さく
することができる。つまり、ＳＲＡＭへのデータの書込
み時間、読出し時間の短縮が可能とされるので、ＳＲＡ
Ｍの動作の高速化を図ることができる。

【００３７】上記の説明では、上記ビット線ＢＬ１がロ
ーレベルとなるような書込みの終了後にライトリカバリ
のためにコモンビット線ＣＢＬ１がハイレベルに引上げ
られる場合について説明したが、それとは逆に、ビット
線ＢＬ２＊がローレベルとなるような書込みの終了後に
ライトリカバリのためにコモンビット線ＣＢＬ２＊がハ
イレベルに引上げられる場合にも、上記の場合と同様に
カップリングノイズの発生が抑えられる。つまり、この
場合、寄生容量Ｃ１２を介してビット線ＢＬ２＊からビ
ット線ＢＬ１へカップリングノイズが伝達されることが
考えられるが、その場合には、コモンビット線ＣＢＬ２
＊がローレベルの場合に充電回路１１を介して充電され
たキャパシタ１８が、ライトリカバリ時に、ｐチャンネ
ル型ＭＯＳトランジスタ１４を介してコモンビット線Ｃ
ＢＬ１、さらにはビット線ＢＬ１に結合されることによ
って、当該ビット線ＢＬ１でのカップリングノイズの発
生が抑えられる。

【００３８】上記実施例によれば、以下の作用効果を得
ることができる。

【００３９】（１）ライトリカバリの際に、隣接するビ
ット線ＢＬ１，ＢＬ２＊間の寄生容量Ｃ１２を介して一
方のビット線から他方のビット線に伝達される電位変化
を相殺するためのキャンセル回路２１を設けることによ
って、不所望なカップリングノイズの発生が抑えられる
ので、アドレス切換え時間ｔＡＡと、アドレスアクセス
時間ｔＷＨＡとの両方を小さくすることができ、それに
より、ＳＲＡＭへのデータの書込み時間、読出し時間の
短縮が可能とされ、ＳＲＡＭの動作の高速化を図ること
ができる。

【００４０】（２）ビット線が選択的に結合される相補
コモンビット線対ＣＢＬ１＊，ＣＢＬ１、ＣＢＬ２＊，
ＣＢＬ２に上記キャンセル回路２１を結合させることに
より、当該キャンセル回路２１内のキャパシタへの充電
や、この充電されたキャパシタのビット線への結合を、
コモンビット線を介して行うことができるから、配線の
引回しが比較的簡素化される。また、コモンビット線Ｃ
ＢＬ１＊、又はＣＢＬ２＊がローレベルの場合に、それ
に対応するキャパシタへの充電が行われるようになって
いるので、相補ビット線の論理状態に応じて、キャパシ
タ１８又は１９への充電を的確に行うことができる。

【００４１】（３）隣接するビット線間の寄生容量Ｃ１
２の値とほぼ等しく調整されたキャパシタ１７〜２０
と、上記寄生容量Ｃ１２のノイズ電荷を打消すための電
荷を、上記キャパシタに充電するための充電回路１１，
１２と、この充電回路１１，１２によって充電されたキ
ャパシタを、ライトリカバリのタイミングに同期してビ
ット線に結合させるためのスイッチとしてのｐチャンネ
ル型ＭＯＳトランジスタ１３〜１６とを含むことによっ
て、上記（１），（２）の作用効果を得るためのキャン
セル回路２１を容易に実現することができる。

【００４２】（４）上記のようなキャンセル回路２１を
含むＳＲＡＭ４０６を、コンピュータシステムなどのデ
ータ処理装置におけるメインメモリに適用した場合に
は、上記（１）の作用効果により、当該メモリの高速動
作が可能となることから、ＣＰＵ４０１によるメモリア
クセス時間の短縮化により、当該コンピュータシステム
全体の処理速度の向上を図ることができる。特にスーパ
ーコンピュータなどのデータ処理装置においては、膨大
なデータ処理のため高速処理能力が特に要求されるか
ら、そのようなスーパーコンピュータのメインメモリ
に、より高速なＳＲＡＭを適用することは、処理の高速
化を図る上で極めて有効とされる。

【００４３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４４】例えば、図１では、互いに隣接するビット
線として、代表的に示されるビット線ＢＬ１，ＢＬ２＊
を挙げて説明したが、メモリセルアレイ５０６において
このように隣接するビット線が多数組存在するから、そ
のような隣接ビット線毎に、図１に示されるようなキャ
ンセル回路２１を設けることができる。その場合におい
て、図１に示されるキャパシタ１７，２０やｐチャンネ
ル型ＭＯＳトランジスタ１３，１６は、ビット線ＢＬ１
＊とそれに隣接するビット線（図示せず）との間の寄生
容量に起因するカップリングノイズ、又はビット線ＢＬ
２とそれに隣接するビット線（図示せず）との間の寄生
容量に起因するカップリングノイズを低減するために利
用される。

【００４５】また、上記実施例では、キャパシタ１８又
は１９を、コモンビット線ＣＢＬ１又はＣＢＬ２＊を介
して、それぞれ選択されたビット線に結合させるように
したが、上記キャパシタ１８又は１９を、対応するビッ
ト線に直接結合させるようにしても良い。また、キャパ
シタ１８，１９の形成位置は、可能な限り、隣接ビット
線間の寄生容量Ｃ１２の近傍とするのが望ましい。これ
は、カップリングノイズを十分にキャンセルするには、
当該キャンセルのための電流経路を可能な限り短くした
方が効果的だからである。

【００４６】さらに、上記実施例ではグランドを高電位
側電源Ｖｃｃレベルとしたものについて説明したが、グ
ランドを低電位側電源Ｖｓｓレベルとして、構成するこ
ともできる。また、ＭＯＳトランジスタに代えてバイポ
ーラトランジスタを適用しても良い。

【００４７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるコンピ
ュータシステムにメインメモリとして適用されるＳＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、例えばキャッシュメモリ等と
してデータ処理装置に搭載されるメモリ、さらにはシン
グルチップマイクロコンピュータ等に内蔵されるメモリ
等に広く適用することができる。

【００４８】本発明は、少なくともメモリセルに結合さ
れたビット線を含むことを条件に適用することができ
る。

【００４９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５０】すなわち、隣接するビット線間の寄生容量
を介して一方のビット線から他方のビット線に伝達され
る電位変化を相殺することによってアドレス切換え時間
（ｔＡＡ）、及びアドレスアクセス時間（ｔＷＨＡ）と
の両方を短縮することができるので、データ書込み時
間、及び読出し時間の短縮により動作の高速化を図るこ
とができる。また、そのように高速化された半導体記憶
装置をデータ処理装置に搭載することによって、当該装
置における処理の高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＳＲＡＭの主要部構成
例回路図である。

【図２】上記ＳＲＡＭの主要部動作タイミング図であ
る。

【図３】ＳＲＡＭの従来例における主要部回路図であ
る。

【図４】（ａ）は図３に示されるＳＲＡＭの主要部動作
タイミング図、（ｂ）はアドレス切換えに関するタイミ
ング図である。

【図５】本発明の一実施例であるＳＲＡＭの全体的な構
成ブロック図である。

【図６】図５に示されるＳＲＡＭのメモリセルアレイの
構成例回路図である。

【図７】本発明の一実施例であるＳＲＡＭを含むコンピ
ュータシステムの構成例ブロック図である。

【符号の説明】

１１充電回路１１Ａ抵抗１１Ｂｎチャンネル型ＭＯＳトランジスタ１２充電回路１２Ａ抵抗１２Ｂｎチャンネル型ＭＯＳトランジスタ１３〜１６ｐチャンネル型ＭＯＳトランジスタ１７〜２０キャパシタ２１キャンセル回路ＢＬ１＊，ＢＬ１相補ビット線対ＢＬ２＊，ＢＬ２相補ビット線対ＣＢＬ１＊，ＣＢＬ１相補コモンビット線ＣＢＬ２＊，ＣＢＬ２相補コモンビット線ＷＲ＊ライトリカバリ信号ＭＣ１，ＭＣ２メモリセル６０カップリングノイズ４０１ＣＰＵ４０２ＤＲＡＭ４０３ＤＲＡＭ制御部４０４バックアップ制御部４０５ＲＯＭ４０６ＳＲＡＭ４０７周辺装置制御部４０８外部記憶装置４０９キーボード４１０表示系４１１電源供給部４１２ＣＲＴディスプレイ装置５０１−０〜５０１−ｎバッファ５０２，５０３バッファ５０４ロウデコーダ５０５ワードドライバ５０６メモリセルアレイ５０７制御部５０８カラムデコーダ５０９カラムスイッチ回路５１０データ入出力回路５１９カラム系回路

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルと、このメモリセルへ
のデータ書込み及び当該メモリセルからのデータ読出し
のために当該メモリセルに結合されたビット線とを含む
半導体記憶装置において、隣接するビット線間の寄生容
量を介して一方のビット線から他方のビット線に伝達さ
れる電位変化を相殺するためのキャンセル回路を設けた
ことを特徴とする半導体記憶装置。
【請求項２】上記ビット線が選択的に結合されるコモ
ンビット線を含み、このコモンビット線に上記キャンセ
ル回路が結合されて成る請求項１記載の半導体記憶装
置。
【請求項３】隣接相補ビット線対の隣接ビット線間の
寄生容量にほぼ等しくなるように調整されたキャパシタ
と、相補ビット線対における一方のビット線がローレベ
ルとなるようなデータ書込みが行われるとき、当該一方
のビット線が選択的に結合されるコモンビット線のロー
レベルの電位を利用して上記キャパシタに充電するため
の充電回路と、上記データ書込み直後に、当該書込みに
かかる相補ビット線をハイレベルに引上げるためのライ
トリカバリに同期して、上記キャパシタを、上記書込み
にかかる相補ビット線対に隣接するビット線に結合させ
ることによって上記寄生容量の電荷を相殺するためのス
イッチとを含んで、上記キャンセル回路が形成された請
求項１又は２記載の半導体記憶装置。
【請求項４】上記メモリセルとしてスタティック型メ
モリセルを適用して成る請求項１乃至３のいずれか１項
記載の半導体記憶装置。
【請求項５】中央処理装置と、この中央処理装置によ
ってアクセスされるメモリとを含むデータ処理装置にお
いて、上記メモリとして、請求項１乃至４のいずれか１
項記載の半導体記憶装置を適用して成るデータ処理装
置。