JPH07312374A - 集積回路システムとその製造方法 - Google Patents

集積回路システムとその製造方法

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JPH07312374A
JPH07312374A JP6210357A JP21035794A JPH07312374A JP H07312374 A JPH07312374 A JP H07312374A JP 6210357 A JP6210357 A JP 6210357A JP 21035794 A JP21035794 A JP 21035794A JP H07312374 A JPH07312374 A JP H07312374A
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layer
wafer
integrated circuit
mmic
housing
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JP6210357A
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English (en)
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Robert K Peterson
ケイ．ピーターソン ロバート
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Texas Instruments Inc
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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  • Junction Field-Effect Transistors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】 寸法と性能が改良されたキャップ付モジュー
ルマイクロ波集積回路（ＭＭＩＣ）とその製造方法とを
提供する。 【構成】 半導体ウェハ１の表面３にポリマ層５をかぶ
せて、ポリマ層の中にウェハ層の表面まで達するヴァイ
ア７を形成する。それからポリマ層の上面をメタライズ
し、あらかじめ決めたパターンにエッチングしてメタラ
イズパターンを形成する。メタライズパターンはヴァイ
アを通ってウェハの表面まで達する。ポリマ層の上に設
けられたメタライズパッド１１はメタライズ層９の他の
部分と電気的に絶縁されている。次にウェハの背面を研
削して、所望の処理を行って、ウェハ上に独立した複数
のＭＭＩＣが出来上る。これを切断してさいころ状にす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はキャップ付きモジュール
マイクロ波集積回路（ＭＭＩＣ）とその製造方法に関す
るものである。
【０００２】
【従来の技術】従来のガリウムヒ素ＭＭＩＣは開放型空
胴内で使用され、周囲でワイヤボンディングするインタ
フェイスを用いるように設計されている。この種のイン
タフェイスを用いると、ワイヤインタフェイスの寄生効
果と開放型空胴の結合効果のせいで、マイクロ波の性能
が制限される。したがって、現在用いられているＭＭＩ
Ｃクロスオーバ技術は装置の性能向上に効果的である。
ワイヤと空胴には相応の空間が必要であるから、パッケ
ージングの寸法と重さも制限を受ける。また、ＭＭＩＣ
にエッジインタフェイスを設けるためには、ＭＭＩＣの
寸法を大きくする必要がある。
【０００３】一般に従来は高周波（１０ＭＨｚ）用のガ
リウムヒ素集積回路をつくる場合、最初は厚さ約２５ミ
ル（約０．６４ｍｍ）のウェハを用意して、その表面に
標準的な製造プロセスを適用した。それからウェハを通
常約４ミル（約０．１ｍｍ）の厚さまで研磨する。それ
からエッチングによりヴァイア（ｖｉａ＝道）をつく
り、ウェハの背面をメタライズするなどの処理を施す。
それからウェハをサイコロ状に切断して、完成された部
品が得られる。この完成された部品の厚さが約４ミル
（約０．１ｍｍ）というのが問題である。というのはガ
リウムヒ素という材料は強くなく、かつ熱伝導性が悪い
からである。したがって、この後の取扱いや処理中にこ
の部品が欠けたりこわれたりしやすいし、またガリウム
ヒ素のこの厚さでは熱的に不利である。もっと薄いガリ
ウムヒ素を使ってその利点を得たいのだが、そうするこ
とができないというのが現状である。
【０００４】高密度相互接続（ＨＤＩ）として知られて
いる従来技術では、ワイヤボンディングをなくしてい
る。この方法によれば、ＭＭＩＣは凹みのある基部の内
に面を上にして実装され、平らな面をつくる。多層回路
がＭＭＩＣと直接接続されて形成される。この回路はＭ
ＭＩＣの能動領域の上の部分が除去される。囲いをして
空胴をつくり、パッケージングが完了する。この方法に
よりＭＭＩＣのインタフェイス性能が改良された。寸法
と重さのほか空胴内の結合効果も減少した。この方法を
実行するためにＭＭＩＣを設計し直す必要はない。しか
しこの方法も以前として開放型空胴であるから、開放型
空胴の情報には電磁界が存在する。
【０００５】もう一つの従来技術によれば、フリップ
チップ技術を用いることにより、ワイヤボンディングを
なくしている。この方法によれば、低温セラミックコフ
ァイア（ＬＴＣＣ）のように、ＭＭＩＣは側面を下にし
て多層回路の上に実装される。隣接基板効果を活かすた
めに、ＭＭＩＣは共面導波管トポロジーを用いて設計し
直す。囲いをして密封した空胴をつくり、バッケージン
グが完了する。この方法には熱的な限界がある。再設計
されたＭＭＩＣは周囲のインタフェイスの制限を受けず
に寸法を小さくすることが出来、電力とマイクロ波イン
タフェイスも改善される。寸法と重さだけでなく空胴内
の結合効果も減少する。
【０００６】
【課題を解決するための手段】本発明によれば、ＭＭＩ
Ｃをおおう誘電体空胴を包む電磁界をつくる改良された
ＭＭＩＣパッケージが提供される。ＭＭＩＣは素子の上
に誘電体層と最上部のアース平面とを有するように設計
し直してある。このことはＭＭＩＣの能動表面の情報の
誘電率を変えるために必要なことである。こうしてＭＭ
ＩＣの電磁界を閉じ込める。インタフェイスパッドがＭ
ＭＩＣの表面からヴァイアを通って、最上部のアース平
面内の孤立したパッドへと伸びている。最上部のアース
平面内の孤立パッドは、電力、アース、制御、マイクロ
波の諸機能を考慮して最適な場所に定めることができ
る。多層回路技術を用いて、誘電体空胴内にクロスオー
バを形成することができる。ＨＤＩとフリップチップの
応用または周囲パッドインタフェイスのために、エリア
パッドアレイを用いて装置を設計することができる。
【０００７】ＭＭＩＣの囲い（エンクロージャ）は１９
９２年６月１１日出願の米国特許出願０７／８９４，１
７４号に述べられている多層回路技術を用いてつくるこ
とができる。その内容はこの文献を参照されたい。ここ
で使用されるポリマはＭＭＩＣと整合するために３００
℃より低い温度で硬化しなければならない。
【０００８】電磁界を包む囲いをつくるための製法は、
付加的分割多層回路技術を用いるが、他の技術でも可能
である。エンクロージャを実現するために設計されたガ
リウムヒ素のウェハは、上面を処理されて完成する。エ
ンクロージャをつくるために、多層ＲＦ相互接続がつく
られる。それからウェハは背面が処理されて、さいころ
状に切断される。ここで用いるポリマは３００℃より低
い温度で硬化しなければならないし、またアセンブリの
処理温度に耐えなければならない。シアン化エステルは
好ましいポリマである。
【０００９】本発明では同時に複数個のＭＭＩＣをつく
ることができる標準的なウェハを用いる。ウェハの表面
に標準的な処理を施して、その中に複数個のＭＭＩＣを
形成する。それから、表面にポリマ層を形成する。ポリ
マは好ましくはシアン化エステルで、層の厚さは約３ミ
ル（約０．０７６ｍｍ）から１５ミル（約０．３８ｍ
ｍ）で、好ましくは約１０ミル（約０．２５ｍｍ）にす
る。次いでポリマ層内にウェハの表面まで貫通するヴァ
イア（道）を形成する。それから、好ましくはＴｉ／Ｎ
ｉ付着促進剤付きの金を用いて、ポリマ層の露出した表
面をメタライズする。次いで、あらかじめ決めてあるパ
ターンにエッチングして、ポリマ層の上面に金属パター
ンを形成する。この金属パターンはヴァイアを通ってウ
ェハの表面まで延びる。ポリマ層の上面には、メタライ
ズ層の他の部分から孤立したメタライズパッドも形成さ
れる。孤立したパッドはすべてヴァイアを経由してＭＭ
ＩＣと機能的に接続されている。メタライズ層の表面の
残りの部分はアース面になる。
【００１０】ここでウェハの背面を研磨して約４ミル
（約０．１ｍｍ）の厚さに、もしくはそれより薄くす
る。標準的な方法で背面のメタライズとほかの所望の処
理を行って、ウェハ上の個々のＭＭＩＣの製造を完了す
る。それからのこぎり引きのような標準的な方法でＭＭ
ＩＣをさいころ状に切断する。
【００１１】ＭＭＩＣをセラミック製または金属製のハ
ウジング内に固定することができる。どちらのハウジン
グもそれぞれ利点があるが、ＭＭＩＣをハウジングには
んだづけするときに、熱膨脹係数がＭＭＩＣとうまく整
合するものを用いる。もしエポキシ樹脂を用いてＭＭＩ
Ｃをハウジングに固定するのであれば、ＣＴＥの不整合
さはかなりの程度耐えられる。ハウジングは複数の空胴
を有し、各空胴が１個または複数のＭＭＩＣを収容す
る。もしハウジングがセラミックであれば、ハウジング
の表面に沿ってアース平面が形成される。（もしハウジ
ングが導電性材料でできていれば、ハウジング自身がア
ース平面になることができる。）このアース平面はＭＭ
ＩＣのメタライズ層に接続されて、ハウジングの上面に
沿って連続的なアース面が形成される。ＭＭＩＣの表面
のパッドはアース平面から電気的に絶縁されている。多
層回路の層をアース平面層に固定することができ、多層
回路層の上に、カプラー、フィルター、伝送線路などの
受動素子を搭載することができる。これらの素子はヴァ
イアを通ってＭＭＩＣのパッドに接続される。
【００１２】こうして出来上がった構造によれば、従来
に比べてクロスオーバとパッケージとの干渉が少なく、
個別に試験が可能なＭＭＩＣが得られる。ＭＭＩＣの上
に受動素子を搭載して、相互接続部を橋渡しすることが
できる。能動表面上のパッドが従来より小さいので、全
体の寸法が小さくなり、電源とのインタフェイスが改善
され、更にＭＭＩＣの性能も改善される。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。図１ａには厚さが約２５ミル（約０．６４ｍｍ）の
標準的なウェハを示す。周知のようにウェハ１上に複数
個のＭＭＩＣが同時につくられるのだが、１個だけを説
明することにする。
【００１４】ウェハに複数個のＭＭＩＣをつくるため
に、標準的なやり方でウェハ１の表面３に上面処理を施
す。次に表面３上に１０ミル（約０．２５ｍｍ）の厚さ
でポリマ層５をかぶせて、図１ｂに示すように、レーザ
ドリルまたは反応性イオンエッチングによりポリマ層を
ウェハ１の表面３まで掘って、ヴァイア７を形成する。
ポリマ層５はポリマと充填剤との混合物であって、例え
ばシアン化エステルの中にシリコンを混ぜたもののよう
に、ＧａＡｓと熱膨脹係数が整合するものを用いる。そ
れからポリマ層５の上面を金属、好ましくは金でメタラ
イズし、あらかじめ決めてあるパターンにエッチングし
て、ポリマ層５の上面に金属パターン９を形成する。こ
の層９はヴァイア７を通って、ウェハ１の表面３にも達
する。ヴァイア７はＭＭＩＣのアースパッドに接続して
いる。メタライズ層９のパッド１１が標準的な方法でポ
リマ層の上面に形成される。図１ｃに示すように、パッ
ド１１はメタライズ層９の他の部分とは電気的に絶縁さ
れている。
【００１５】次に、従来技術と同様にウェハ１を研磨し
て約４ミル（約０．１ｍｍ）の厚さにする。ウェハの除
去される部分は図１ｃに仮想線で示してある。しかしウ
ェハを従来技術の４ミル（約０．１ｍｍ）よりも多く削
りとることもできよう、というのは、現在ではポリマの
厚さが１０ミル（約０．２５ｍｍ）という構造もあるの
だから。それから、標準的なやり方で背面１３のメタラ
イズおよびその他の所望の処理を施して、図１ｅに示す
ように、ウェハ上に個別のＭＭＩＣをつくる工程を完了
する。それから標準的なのこぎり引きまたはその他の方
法でＭＭＩＣをさいころ状に切断する。
【００１６】図２は本発明により完成されたＭＭＩＣを
示し、ガリウムヒ素のダイ１の中に部品が形成されてい
る。ダイ１の上にポリマ層５があって、ヴァイア７の中
にメタライズ層９が含まれており、メタライズ層９はま
たポリマ層５の上面にも拡がっている。隣接ヴァイア内
のメタライズ部を相互接続するクロスオーバ１５も図示
してある。この実施例は図１に関して説明したのと同様
な方法でつくられるが、異るのは、ポリマ層５の形成中
に一時中断して、表面全体をマスキングし、ポリマ層の
うちマスクされてない部分に金属をデポジットし、それ
からポリマの形成を続ける点である。
【００１７】図３は前述の方法でつくられたＭＭＩＣを
ハウジングに収容するシステムを示す。ハウジング２１
は好ましくは酸化アルミニウムであるセラミック、また
は好ましくはコバールである金属からつくられていて、
ＭＭＩＣをハウジングにはんだづけする場合に熱膨脹係
数（ＣＴＥ）がＭＭＩＣに整合しているものを用いる。
もしＭＭＩＣをポリマーによってハウジングに固定する
のであれば、ＣＴＥが不整合さはかなりの程度許容でき
る。ハウジング２１はまた複数個の空胴２３を有し、各
空胴が１個または複数のＭＭＩＣを収容する。ハウジン
グ２１の上面に沿って標準的な方法でアース平面２７が
作られる。もしハウジングがセラミックであれば、例え
ばセラミックを金でメタライジングする（もしハウジン
グが導電性であれば、ハウジング自身がアース平面にな
ることができる）。このアース平面をＭＭＩＣ２５のメ
タライズ層９に接続するには、空胴の空いている部分に
ＣＴＥ整合したポリマを充填して、ハウジングの表面２
７とＭＭＩＣのアース面９とをメタライジングする。他
の相互接続技術でもこのアース平面をつくることができ
る。こうしてハウジングの上面に沿って連続したアース
面ができる。したがって、ハウジング２１の上面は連続
したアース面であるが、ＭＭＩＣ２５の表面にあるパッ
ド１１とは電気的に絶縁されている。
【００１８】図４に示す層２９は多層相互接続になるも
のであって、例えば胴の導対を有するポリイミドフィル
ムである。これは区分技術を用いてつくられ、アース平
面層２７に固定されていて、例えばカプラー、フィルタ
ー、伝送線路のような受動素子を搭載することができ
る。これらの受動素子は必要に応じて層２９内のヴァイ
ア（図示せず）を通ってＭＭＩＣ２５上のパッド１１に
接続される。
【００１９】以上本発明を好ましい実施例に関して説明
したが、当業者には多くの変更修正例がただちに明らか
になることであろう。したがって本発明の範囲はそうし
た変更修正例をすべて含むように、従来技術と照らして
できるだけ広く解釈すべきである。
【００２０】以上の説明に関して更に以下の項を開示す
る。 （１） （ア）その第１の表面まで伸びている能動素子
を有する集積回路と、（イ）前記第１の表面上に配置さ
れかつ固定されていて、前記第１の表面まで貫通してい
るヴァイアを有する電気的絶縁層と、（ウ）前記電気的
絶縁層上に配置されて、前記ヴァイアを通って前記第１
の表面まで伸びている第１のメタライズ層と、を含むこ
とを特徴とする、集積回路システム。
【００２１】（２） 第（１）項記載の装置において、
前記第１の面と対面する前記集積回路の第２の表面に第
２のメタライズ層を更に含むことを特徴とする、集積回
路システム。
【００２２】（３） 第（１）項記載の装置において、
前記第１のメタライズ層はアース平面と、該アース平面
とは電気的に絶縁されているパッドとを含むことを特徴
とする、集積回路システム。
【００２３】（４） 第（２）項記載の装置において、
前記第１のメタライズ層はアース平面と、該アース平面
とは電気的に絶縁されているパッドとを含むことを特徴
とする、集積回路システム。
【００２４】（５） 第（３）項記載の装置において、
前記ヴァイアを通って前記第１の表面に伸びている前記
第１のメタライズ層は、前記第１の表面と前記アース面
とを電気的に接続していることを特徴とする、集積回路
システム。
【００２５】（６） 第（４）項記載の装置において、
前記ヴァイアを通って前記第１の表面に伸びている前記
第１のメタライズ層は、前記第１の表面と前記アース面
とを電気的に接続していることを特徴とする、集積回路
システム。
【００２６】（７） 第（１）項記載の装置において、
前記電気的絶縁層内に配置されてパターニングされた導
電層を更に含み、該導電層は前記第１の表面上に配置さ
れている前記第１のメタライズ層とは分離されていて、
２個の前記ヴァイア内に配置されている前記第１のメタ
ライズ層の一部に電気的に接続されていることを特徴と
する、集積回路システム。
【００２７】（８） 第（２）項記載の装置において、
前記電気的絶縁層内に配置されてパターニングされた導
電層を更に含み、該導電層は前記第１の表面上に配置さ
れている前記第１のメタライズ層とは分離されていて、
２個の前記ヴァイア内に配置されている前記第１のメタ
ライズ層の一部に電気的に接続されていることを特徴と
する、集積回路システム。
【００２８】（９） 第（３）項記載の装置において、
前記電気的絶縁層内に配置されてパターニングされた導
電層を更に含み、該導電層は前記第１の表面上に配置さ
れている前記第１のメタライズ層とは分離されていて、
２個の前記ヴァイア内に配置されている前記第１のメタ
ライズ層の一部に電気的に接続されていることを特徴と
する、集積回路システム。
【００２９】（１０） 第（４）項記載の装置におい
て、前記電気的絶縁層内に配置されてパターニングされ
た導電層を更に含み、該導電層は前記第１の表面上に配
置されている前記第１のメタライズ層とは分離されてい
て、２個の前記ヴァイア内に配置されている前記第１の
メタライズ層の一部に電気的に接続されていることを特
徴とする、集積回路システム。
【００３０】（１１） 第（１）項記載の装置におい
て、少なくとも１個の空胴を有するハウジングを更に含
み、該空胴の中に前記集積回路と、前記第１の表面上に
配置されかつ固定されている前記電気的絶縁層と、前記
第１のメタライズ層とが収納され、該ハウジングの表面
には前記空胴まで伸びているメタライズ層を有し、該メ
タライズ層は前記第１のメタライズ層と共にアース平面
を形成することを特徴とする、集積回路システム。
【００３１】（１２） 第（２）項記載の装置におい
て、少なくとも１個の空胴を有するハウジングを更に含
み、該空胴の中に前記集積回路と、前記第１の表面上に
配置されかつ固定されている前記電気的絶縁層と、前記
第１のメタライズ層と、前記第２のメタライズ層とが収
納され、該ハウジングの表面には前記空胴まで伸びてい
るメタライズ層を有し、該メタライズ層は前記第１のメ
タライズ層と共にアース平面を形成することを特徴とす
る、集積回路システム。
【００３２】（１３） 第（１１）項記載の装置におい
て、前記集積回路の上に受動素子を有する多層回路を更
に含むことを特徴とする、集積回路システム。
【００３３】（１４） 第（１２）項記載の装置におい
て、前記集積回路の上に受動素子を有する多層回路を更
に含むことを特徴とする、集積回路システム。
【００３４】（１５） （ア）その表面まで伸びている
能動素子を有し、一部分がつくられている集積回路ウェ
ハを供給するステップと、（イ）前記第１の表面上に保
持され、前記第１の表面まで貫通するヴァイアを有する
電気的絶縁層を形成するステップと、（ウ）前記電気的
絶縁層上に配置され、前記ヴァイアを通って前記第１の
表面まで伸びる第１のメタライズ層を形成するステップ
と、（エ）前記第１の表面と対面する第２の表面から前
記第１の表面に向かって、前記集積回路ウェハの一部を
除去するステップと、（オ）前記集積回路の製造を完成
させるステップと、を含むことを特徴とする、集積回路
システムの製造方法。
【００３５】（１６） 第（１５）項記載の方法におい
て、前記集積回路ウェハの一部を除去した後、前記集積
回路の前記第２の表面上に第２のメタライズ層を形成す
るステップを更に含むことを特徴とする、集積回路シス
テムの製造方法。
【００３６】（１７） 第（１５）項記載の方法におい
て、前記第１の金属化層はアース平面と、該アース平面
から電気的に絶縁されたパッドとを含むことを特徴とす
る、集積回路システムの製造方法。
【００３７】（１８） 第（１６）項記載の方法におい
て、前記第１のメタライズ層はアース平面と、該アース
平面から電気的に絶縁されたパッドとを含むことを特徴
とする、集積回路システムの製造方法。
【００３８】（１９） 第（１５）項記載の方法におい
て、前記電気的絶縁層内に配置された導電層を更に含
み、該導電層は前記第１の表面上に配置されている前記
第１のメタライズ層とは分離されていて、２個の前記ヴ
ァイア内に配置されている前記第１のメタライズ層の一
部に電気的に接続されていることを特徴とする、集積回
路システムの製造方法。
【００３９】（２０） 第（１６）項記載の方法におい
て、前記電気的絶縁層内に配置された導電層を更に含
み、該導電層は前記第１の表面上に配置されている前記
第１のメタライズ層とは分離されていて、２個の前記ブ
ァイア内に配置されている前記第１のメタライズ層の一
部に電気的に接続されていることを特徴とする、集積回
路システムの製造方法。
【００４０】（２１） 第（１７）項記載の方法におい
て、前記電気的絶縁層内に配置された導電層を更に含
み、該導電層は前記第１の表面上に配置されている前記
第１のメタライズ層とは分離されていて、２個の前記ヴ
ァイア内に配置されている前記第１のメタライズ層の一
部に電気的に接続されていることを特徴とする、集積回
路システムの製造方法。
【００４１】（２２） 第（１８）項記載の方法におい
て、前記電気的絶縁層内に配置された導電層を更に含
み、該導電層は前記第１の表面上に配置されている前記
第１のメタライズ層とは分離されていて、２個の前記ヴ
ァイア内に配置されている前記第１のメタライズ層の一
部に電気的に接続されていることを特徴とする、集積回
路システムの製造方法。
【００４２】（２３） 本発明によりキャップ付きのＭ
ＭＩＣとその製造方法とが開示される。半導体ウェハの
表面にポリマ層をかぶせて、ポリマ層の中にウェハ層の
表面まで達するヴァイアを形成する。それからポリマ層
の露出した表面をメタライジングし、あらかじめ決めた
パターンにエッチングして、ポリマ層の上に金属パター
ンを形成する。このパターンはヴァイアを通ってウェハ
の表面まで達する。ポリマ層の上にはメタライズパッド
も設ける。パッドはそれぞれメタライズ層の他の部分と
は電気的に絶縁されている。次にウェハの背面を研磨し
て、背面のメタライズとその他の所望の処理を標準的な
やり方で行って、ウェハ上に独立した複数のＭＭＩＣを
完成させる。それから標準的な方法でＭＭＩＣをさいこ
ろ状に切断する。ＭＭＩＣはセラミック製または金属製
のハウジングの中に保持することができる。ハウジング
は複数個の空胴を有し、各空胴内にＭＭＩＣを１個また
は複数収納する。もしハウジングがセラミック製であれ
ば、めっきなどによってハウジングの表面にアース平面
を形成する（もしハウジングが導電性であれば、ハウジ
ング自身がアース平面となることができる。）このアー
ス平面はＭＭＩＣのメタライズ部分に接続され、ハウジ
ングの上面に沿って連続的なアース平面が形成される。
ただし、ＭＭＩＣの表面のパッドはアース平面から電気
的に絶縁されている。アース平面層の上に多層回路を形
成して、その上にカプラー、フィルタ、伝送線などの受
動素子を搭載することができる。これらの素子は多層回
路層内のヴァイアを通って、ＭＭＩＣのパッドに接続さ
れる。
【図面の簡単な説明】
【図１】本発明によりつくられるＭＭＩＣの構造を工程
の順に示したもので、ａはウェハの断面図、ｂは一部分
が加工されたウェハの断面図、ｃは更に部分的に加工さ
れたウェハの平面図、ｄは更に工程が進んだときのＭＭ
ＩＣの断面図、ｅは更に工程が進んだときのＭＭＩＣの
断面図。
【図２】本発明により完成されたＭＭＩＣの断面図。
【図３】空洞の中に本発明のＭＭＩＣを複数個収納した
ハウジングの断面図。
【図４】図３に示したハウジングの上に、ハウジング内
のＭＭＩＣと相互接続する、受動素子を含む層を設けた
ものの断面図。
【符号の説明】
１ ウェハ ３ ウェハの表面 ５ ポリマ層 ７ ヴァイア ９ 金属パターン層（メタライズ層） １１ パッド １５ クロスオーバ ２１ ハウジング ２３ 空胴 ２５ ＭＭＩＣ ２７ アース平面 ２９ ポリイミド層

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 （ア）その第１の表面まで伸びている能
    動素子を有する集積回路と、 （イ）前記第１の表面上に配置されかつ固定されてい
    て、前記第１の表面まで貫通しているヴァイアを有する
    電気的絶縁層と、 （ウ）前記電気的絶縁層上に配置されて、前記ヴァイア
    を通って前記第１の表面まで伸びている第１のメタライ
    ズ層と、 を含むことを特徴とする、集積回路システム。
  2. 【請求項２】 （ア）その表面まで伸びている能動素子
    を有し、一部分がつくられている集積回路ウェハを供給
    するステップと、 （イ）前記第１の表面上に保持され、前記第１の表面ま
    で貫通するヴァイアを有する電気的絶縁層を形成するス
    テップと、 （ウ）前記電気的絶縁層上に配置され、前記ヴァイアを
    通って前記第１の表面まで伸びる第１のメタライズ層を
    形成するステップと、 （エ）前記第１の表面と対面する第２の表面から前記第
    １の表面に向かって、前記集積回路ウェハの一部を除去
    するステップと、 （オ）前記集積回路の製造を完成させるステップと、 を含むことを特徴とする、集積回路システムの製造方
    法。
JP6210357A 1993-07-30 1994-08-01 集積回路システムとその製造方法 Pending JPH07312374A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7932179B2 (en) 2007-07-27 2011-04-26 Micron Technology, Inc. Method for fabricating semiconductor device having backside redistribution layers

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376574A (en) * 1993-07-30 1994-12-27 Texas Instruments Incorporated Capped modular microwave integrated circuit and method of making same
US6054372A (en) * 1995-04-03 2000-04-25 Aptek Industries, Inc. Stress-free silicon wafer and a die or chip made therefrom
US5874782A (en) * 1995-08-24 1999-02-23 International Business Machines Corporation Wafer with elevated contact structures
US5903046A (en) * 1996-02-20 1999-05-11 Micron Technology, Inc. Integrated circuit device having cyanate ester buffer coat
US5652173A (en) * 1996-05-09 1997-07-29 Philips Electronics North America Corporation Monolithic microwave circuit with thick conductors
US5637521A (en) * 1996-06-14 1997-06-10 The United States Of America As Represented By The Secretary Of The Army Method of fabricating an air-filled waveguide on a semiconductor body
US5861341A (en) * 1996-07-15 1999-01-19 Raytheon Company Plated nickel-gold/dielectric interface for passivated MMICs
US6054378A (en) * 1998-06-25 2000-04-25 Vlsi Technology, Inc. Method for encapsulating a metal via in damascene
US6001673A (en) * 1999-02-11 1999-12-14 Ericsson Inc. Methods for packaging integrated circuit devices including cavities adjacent active regions
US6383920B1 (en) 2001-01-10 2002-05-07 International Business Machines Corporation Process of enclosing via for improved reliability in dual damascene interconnects
US6465367B1 (en) 2001-01-29 2002-10-15 Taiwan Semiconductor Manufacturing Company Lossless co-planar wave guide in CMOS process
FR2839581B1 (fr) * 2002-05-07 2005-07-01 St Microelectronics Sa Circuit electronique comprenant un condensateur et au moins un composant semiconducteur, et procede de conception d'un tel circuit
CN103824781B (zh) * 2013-12-10 2017-04-19 中国电子科技集团公司第四十一研究所 一种热膨胀系数适配微波毫米波模块集成结构制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4492717A (en) * 1981-07-27 1985-01-08 International Business Machines Corporation Method for forming a planarized integrated circuit
JPS5892270A (ja) * 1981-11-27 1983-06-01 Mitsubishi Electric Corp ＧａＡｓマイクロ波モノリシツク集積回路装置
JPS59229829A (ja) * 1983-05-23 1984-12-24 Rohm Co Ltd 半導体装置の製造方法
JPS6273758A (ja) * 1985-09-27 1987-04-04 Toshiba Corp マイクロ波モノリシツク集積回路
JPH01257355A (ja) * 1987-12-14 1989-10-13 Mitsubishi Electric Corp マイクロ波モノリシックｉｃ
FR2631488B1 (fr) * 1988-05-10 1990-07-27 Thomson Hybrides Microondes Circuit integre hyperfrequence de type planar, comportant au moins un composant mesa, et son procede de fabrication
US5162258A (en) * 1988-10-17 1992-11-10 Lemnios Zachary J Three metal personalization of application specific monolithic microwave integrated circuit
US5182233A (en) * 1989-08-02 1993-01-26 Kabushiki Kaisha Toshiba Compound semiconductor pellet, and method for dicing compound semiconductor wafer
US5151769A (en) * 1991-04-04 1992-09-29 General Electric Company Optically patterned RF shield for an integrated circuit chip for analog and/or digital operation at microwave frequencies
US5171712A (en) * 1991-12-20 1992-12-15 Vlsi Technology, Inc. Method of constructing termination electrodes on yielded semiconductor die by visibly aligning the die pads through a transparent substrate
US5376574A (en) * 1993-07-30 1994-12-27 Texas Instruments Incorporated Capped modular microwave integrated circuit and method of making same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7932179B2 (en) 2007-07-27 2011-04-26 Micron Technology, Inc. Method for fabricating semiconductor device having backside redistribution layers

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US5571740A (en) 1996-11-05
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