JPH07312392A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体記憶装置（ＤＲＡＭ）のメモリセルの
面積を低減し、集積度を向上させることを目的とする。 【構成】 メモリセルが、ｎ−ｃｈトランジスタ１７と
下側キャパシタ１９とから構成される第１のメモリセル
と、ｐ−ｃｈトランジスタ１８と上側キャパシタ２０と
から構成される第２のメモリセルとからなり、第１のメ
モリセル及び第２のメモリセルは、共通のワード線２、
ビット線８に接続されている。ワード線２の電位が電源
電圧以上のときキャパシタ１９について読み出し書き込
みがなされ、接地電圧以下のときキャパシタ２０につい
て読み出し書き込みがなされる。ワード線２、ビット線
８が共通となる分、メモリセルの面積が少なくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＤＲＡＭ等の半導記
憶装置に関するものである。

【０００２】

【従来の技術】図２２に従来の半導体記憶装置（ＤＲＡ
Ｍ）の構成を示す。同図（ａ）において、５２は入力さ
れた行アドレス信号をバッファリングする行アドレスバ
ッファ、５３ａは行アドレス信号をデコードする行デコ
ーダ、５４は入力された列アドレス信号をバッファリン
グする列アドレスバッファ、５５は列アドレス信号をデ
コードする列デコーダ、５６ａはメモリセルに対して書
き込み・読み出しを行うセンスアンプ、５７は多数のメ
モリセルからなるメモリアレイである。なお、図中
「Ａ」は選択されている１つのメモリセルを意味し、メ
モリアレイ５７中の２、８はメモリセルＡを選択するた
めのワード線、ビット線である。ＤＲＡＭ５１は、以上
の行アドレスバッファ５２、行デコーダ５３ａ、列アド
レスバッファ５４、列デコーダ５５、センスアンプ５６
ａ、メモリアレイ５７から構成されている。

【０００３】また、図２２（ｂ）に１つのメモリセルの
構成を示す。同図（ｂ）において、２は行デコーダ５３
ａにより選択されて特定行のメモリセルのトランジスタ
をオン／オフするワード線、８はメモリセルのトランジ
スタとセンスアンプ５６ａとを接続するビット線、１７
及び１９ａはメモリセルを構成するｎ−ｃｈトランジス
タ及びキャパシタである。

【０００４】図２３は、従来のＤＲＡＭ５１のメモリセ
ルの構造を示す図であり、同図において、１はｐ型の不
純物が拡散されたシリコン基板、２は導電性を持たせる
ために通常の不純物が拡散された多結晶シリコンからな
るワード線、４は同じく通常の不純物が拡散された多結
晶シリコンからなるキャパシタ１９ａのストレージノー
ド、５はキャパシタ１９ａの誘電体膜、６は同じく通常
の不純物が拡散された多結晶シリコンからなるキャパシ
タ１９ａのセルプレート、８はタングステン（Ｗ）ポリ
サイドからなるビット線、１０は素子分離酸化膜、１１
はｎ型の不純物が拡散されたビット線８の基板コンタク
ト用のｎ型拡散層、１２はｎ型の不純物が拡散されたス
トレージノード４の基板コンタクト用のｎ型拡散層、２
１、２２は絶縁のための酸化膜である。なお、ワード線
２うちｎ型拡散層１１、１２の間にある部分はゲート電
極を構成し、ｎ型拡散層１１、１２はトランジスタ１７
の出力電極を構成する。

【０００５】次に、動作について説明する。行アドレス
入力及び列アドレス入力が与えられると、行デコーダ５
３ａ及び列デコーダ５５がこれらアドレス信号をデコー
ドし、メモリアレイ５７を構成する多数のメモリセルの
中から１つのメモリセルＡを選択する。すなわち、行デ
コーダ５３ａの出力によりワード線２が選択され、対応
するトランジスタ１７がオンする。読み出し動作のとき
は、キャパシタ１９ａに蓄積された、記憶されたデータ
に対応した電荷が、トランジスタ１７を通ってビット線
８に現れる。センスアンプ５６ａがこの電荷の移動に伴
うビット線８の電位の変化をセンスしてデータ「０」
「１」を区別する。そして、列デコーダ５５の指定に基
づきセンスアンプ５６ａは一列のデータのなかから所定
のデータ選択し、図示しない入出力回路を介して外部に
出力する。

【０００６】一方、書き込み動作のときは、センスアン
プ５６ａは、列デコーダ５５の指定に基づき１つのビッ
ト線８を選択し、図示しない入出力回路から入力された
記憶すべきデータに対応して、トランジスタ１７を介し
てキャパシタ１９ａに電荷を蓄える。

【０００７】ここで、データを記憶するキャパシタ１９
ａは、図２３に示すストレージノード４、キャパシタ誘
電体膜５及びセルプレート６からなる。

【０００８】

【発明が解決しようとする課題】従来の半導体記憶装置
には、次のような問題があった。まず、第１に、半導体
記憶装置（ＤＲＡＭ）のキャパシタ１９ａ、トランジス
タ１７からなるメモリセルの構造は２次元的であるの
で、微細加工を行い集積度を向上させる場合、キャパシ
タ１９ａの面積の確保が困難になり、必要な面積を確保
しようとすると集積度向上の障害になっていた。また、
第２に、メモリセルの増加に伴いメモリセルに接続され
るワード線２、ビット線８も増加するから、これらの面
積の確保も障害になり、集積度向上が困難になってい
た。

【０００９】この発明は上記のような問題点を解消する
ためになされたもので、メモリセルの集積度を向上させ
ること、及びワード線、ビット線の増加を抑制できる半
導体記憶装置を得ることを目的とする。

【００１０】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、出力電極がビット線に接続されるとともに制
御電極がワード線に接続された第１導電型のトランジス
タ、上記第１導電型のトランジスタの他の出力電極に接
続された第１のキャパシタ、出力電極が上記ビット線に
接続されるとともに制御電極が上記ワード線に接続され
た第２導電型のトランジスタ及び上記第２導電型のトラ
ンジスタの他の出力電極に接続された第２のキャパシタ
からなるメモリセルを複数備えるメモリアレイと、上記
第１のキャパシタからデータを読み出すとき、あるいは
データを書き込むときに上記ワード線に第１の電圧を印
加し、上記第２のキャパシタからデータを読み出すと
き、あるいはデータを書き込むときに上記ワード線に第
２の電圧を印加する行デコーダと、上記ビット線の電圧
変化に基づきメモリセルに記憶されたデータを読み出し
て読出信号を出力するとともに、上記ビット線に上記メ
モリセルへの書き込み信号を出力するセンスアンプと、
上記センスアンプを制御する列デコーダとを備えたもの
である。

【００１１】請求項２に係る半導体記憶装置は、上記第
１導電型のトランジスタ又は上記第２導電型のトランジ
スタのうちの少なくとも一方を、薄膜トランジスタによ
り構成したものである。

【００１２】請求項３に係る半導体記憶装置は、上記第
１のキャパシタ及び上記第２のキャパシタを、互いに重
ねられて構成された溝型キャパシタにより構成したもの
である。

【００１３】請求項４に係る半導体記憶装置は、上記第
１のキャパシタ及び上記第２のキャパシタを、積層型キ
ャパシタにより構成したものである。

【００１４】請求項５に係る半導体記憶装置の製造方法
は、第１のキャパシタのセルプレートに重ねてストレー
ジノードを形成して第２のキャパシタを形成する工程
と、第１導電型のトランジスタの制御電極上に重ねて酸
化膜を堆積し、さらに半導体薄膜を堆積し、上記半導体
薄膜上に不純物を拡散させて第２導電型のトランジスタ
を形成する工程と、重ねて形成された絶縁層に上記第１
導電型のトランジスタの出力電極及び上記第２導電型の
トランジスタの出力電極が露出するようにコンタクトホ
ールを形成した後、導電材料を堆積し、ビット線を形成
する工程とを備えたものである。

【００１５】請求項６に係る半導体記憶装置の製造方法
は、第１導電型のトランジスタ及び第２の導電型のトラ
ンジスタを形成する工程と、上記第１導電型のトランジ
スタに重ねて第１のキャパシタのストレージノードを形
成する工程と、上記第２導電型のトランジスタに重ねて
第２のキャパシタのストレージノードを形成する工程
と、上記第１のキャパシタのストレージノード及び上記
第２のキャパシタのストレージノードに重ねて誘電体膜
を形成する工程と、その後、導電材料を堆積して上記第
１のキャパシタ及び上記第２のキャパシタのセルプレー
トを形成する工程とを備えたものである。

【００１６】

【作用】請求項１の発明においては、出力電極がビット
線に接続されるとともに制御電極がワード線に接続され
た第１導電型のトランジスタ、上記第１導電型のトラン
ジスタの他の出力電極に接続された第１のキャパシタ、
出力電極が上記ビット線に接続されるとともに制御電極
が上記ワード線に接続された第２導電型のトランジスタ
及び上記第２導電型のトランジスタの他の出力電極に接
続された第２のキャパシタからなるメモリセルを複数備
えるメモリアレイがデータを記憶し、行デコーダが上記
第１のキャパシタからデータを読み出すとき、あるいは
データを書き込むときに上記ワード線に第１の電圧を印
加し、上記第２のキャパシタからデータを読み出すと
き、あるいはデータを書き込むときに上記ワード線に第
２の電圧を印加し、センスアンプが上記ビット線の電圧
変化に基づきメモリセルに記憶されたデータを読み出し
て読出信号を出力するとともに、上記ビット線に上記メ
モリセルへの書き込み信号を出力し、列デコーダが上記
センスアンプを制御する。

【００１７】請求項２の発明においては、薄膜トランジ
スタを用いることにより、上記第１導電型のトランジス
タと上記第２導電型のトランジスタとが重ねられた構造
になる。

【００１８】請求項３の発明においては、溝型キャパシ
タを用いることにより、上記第１のキャパシタと上記第
２のキャパシタとが重ねられた構造になる。

【００１９】請求項４の発明においては、積層型キャパ
シタを用いることにより、上記第１のキャパシタと上記
第２のキャパシタの構造が簡単になる。

【００２０】請求項５の発明においては、第１のキャパ
シタのセルプレートに重ねてストレージノードを形成し
て第２のキャパシタを形成し、第１導電型のトランジス
タの制御電極上に重ねて酸化膜を堆積し、さらに半導体
薄膜を堆積し、上記半導体薄膜上に不純物を拡散させて
第２導電型のトランジスタを形成し、重ねて形成された
絶縁層に上記第１導電型のトランジスタの出力電極及び
上記第２導電型のトランジスタの出力電極が露出するよ
うにコンタクトホールを形成した後、導電材料を堆積
し、ビット線を形成する。

【００２１】請求項６の発明においては、第１導電型の
トランジスタ及び第２の導電型のトランジスタを形成
し、上記第１導電型のトランジスタに重ねて第１のキャ
パシタのストレージノードを形成し、上記第２導電型の
トランジスタに重ねて第２のキャパシタのストレージノ
ードを形成し、上記第１のキャパシタのストレージノー
ド及び上記第２のキャパシタのストレージノードに重ね
て誘電体膜を形成し、その後、導電材料を堆積して上記
第１のキャパシタ及び上記第２のキャパシタのセルプレ
ートを形成する。

【００２２】

【実施例】

実施例１．図１に、この発明に係る一実施例の半導体記
憶装置（ＤＲＡＭ）の構成を示す。同図（ａ）におい
て、５２は入力された行アドレス信号をバッファリング
する行アドレスバッファ、５３は行アドレス信号をデコ
ードし、特定の行を選択する行デコーダ、５４は入力さ
れた列アドレス信号をバッファリングする列アドレスバ
ッファ、５５は列アドレス信号をデコードし、特定の列
を選択する列デコーダ、５６はメモリセルに対して書き
込み・読み出しを行うセンスアンプ、５７は多数のメモ
リセルからなるメモリアレイである。なお、図中「Ａ」
は選択されている１つのメモリセルを意味する。ＤＲＡ
Ｍ５１は、以上の行アドレスバッファ５２、行デコーダ
５３、列アドレスバッファ５４、列デコーダ５５、セン
スアンプ５６、メモリアレイ５７から構成されている。

【００２３】また、図１（ｂ）にメモリセル５７の１つ
のメモリセルの構成を示す。同図（ｂ）において、２は
行デコーダ５３により選択されてメモリセルのトランジ
スタをオン／オフするワード線、８はメモリセルのトラ
ンジスタとセンスアンプ５６ａとを接続するビット線、
１７及び１９はワード線２により駆動されるとともに出
力がビット線８に接続されて第１のメモリセルを構成す
るｎ−ｃｈトランジスタ及び下側キャパシタ、１８及び
２０はワード線２により駆動されるとともに出力がビッ
ト線８に接続されて第２のメモリセルを構成する薄膜ト
ランジスタ（ＴＦＴ）であるｐ−ｃｈトランジスタ及び
上側キャパシタである。

【００２４】図１（ｂ）のメモリセルは、２つのトラン
ジスタ１７、１８と２つのキャパシタ１９、２０との組
み合わせによりなる点で、従来のメモリセルと異なる。
そして、これらよりなる第１のメモリセル、第２のメモ
リセルが、いずれも１つのワード線２、１つのビット線
８に接続されている。すなわち、メモリセルＡには従来
例の場合と異なり、２ビットのデータが蓄えられる。そ
して、１つのワード線２、ビット線８により２ビットの
データの読み出し・書き込みを行うため、行デコーダ５
３及びセンスアンプ５６は、後述するように、従来のも
のと異なる動作を行う。

【００２５】また、図２は、図１に示すメモリアレイ５
７の一部であるメモリセルの構造を示す図であり、同図
において、１はｐ型の不純物が拡散されたシリコン基
板、２はメモリセルを構成するｎ−ｃｈトランジスタ１
７及びｐ−ｃｈトランジスタ（ＴＦＴ）１８をオン／オ
フするワード線、３はｎ型の不純物が拡散されたアモル
ファスシリコン、４はｎ型の不純物が拡散された拡散層
からなる下側キャパシタ１９のストレージノード、５ａ
はストレージノード４と導電性を持たせるための不純物
が拡散された多結晶シリコンからなるセルプレート６と
を絶縁し、下側キャパシタ１９を形成する誘電体膜、５
ｂはｐ型の不純物が拡散された多結晶シリコンからなる
上側キャパシタ２０のストレージノード７とセルプレー
ト６とを絶縁し、上側キャパシタ２０を形成する誘電体
膜である。なお、ストレージノード４の一端はｎ−ｃｈ
トランジスタの１つの出力電極として機能し、ストレー
ジノード７の一端はｐ−ｃｈトランジスタの１つの出力
電極として機能する。

【００２６】８はタングステン（Ｗ）シリサイドからな
るビット線、１０は素子分離酸化膜、１１はｎ型の不純
物が拡散されたビット線８の基板コンタクト用のｎ型拡
散層、１３はアモルファスシリコン３の両側に形成され
たｐ型拡散層、１８はアモルファスシリコン３及びｐ型
拡散層１３によりなるｐ−ｃｈトランジスタ（ＴＦ
Ｔ）、２２は層間絶縁のための酸化膜である。なお、ｐ
型拡散層１３の間及びストレージノード４とｎ型拡散層
１１との間のワード線２は、ｎ−ｃｈトランジスタ１７
及びｐ−ｃｈトランジスタ１８のゲート電極として機能
する。この図２に示す下側キャパシタ１９及び上側キャ
パシタ２０は、いわゆる溝型キャパシタである。

【００２７】次に動作について説明する。回路中のワー
ド線２の初期電圧は、トランジスタ１７、１８の両方を
オフするため、電源電圧の半分の電圧とする。すなわ
ち、初期電圧はメモリセルに対してアクセスしないとき
の電圧を意味する。

【００２８】まず、書き込み動作について説明する。下
側のキャパシタ１９に「１」を書き込む場合、行デコー
ダ５３は、ワード線２に電源電圧以上の電圧、例えば、
Ｖ_CC＋Ｖ_THを印加してｎ−ｃｈトランジスタ１７をオン
にする。このときｐ−ｃｈトランジスタ（ＴＦＴ）１８
はオフである。そして、センスアンプ５６が、ビット線
８の電位を０Ｖにすることにより下側キャパシタ１９の
電荷を放電させる。また「０」を書き込む場合、センス
アンプ５６が、ビット線８の電位を電源電圧Ｖ_CCにする
ことにより下側キャパシタ１９に電荷を蓄える。

【００２９】一方、上側のキャパシタ２０に「１」を書
き込む場合、行デコーダ５３は、ワード線２にＯＶ以下
の電圧、例えば、０Ｖ（接地電位）−Ｖ_THを印加してｐ
−ｃｈトランジスタ（ＴＦＴ）１８をオンにする。この
とき、ｎ−ｃｈトランジスタ１７はオフである。そし
て、センスアンプ５６が、ビット線８の電位を０Ｖにす
ることにより下側キャパシタ１９の電荷を放電させる。
また「０」を書き込む場合、センスアンプ５６が、ビッ
ト線８の電位を電源電圧にすることにより下側キャパシ
タ１９に電荷を蓄える。

【００３０】次に、下側のキャパシタ１９のデータの読
み出しを行う場合、行デコーダ５３は、ワード線２に電
源電圧以上の電圧を印加してｎ−ｃｈトランジスタ１７
をオンにする。このときｐ−ｃｈトランジスタ（ＴＦ
Ｔ）１８はオフである。そして、センスアンプ５６が、
このときのビット線８と下側キャパシタ１９との間の電
荷移動によるビット線８の電位の変化をセンスし、デー
タを読み取る。

【００３１】一方、下側のキャパシタ２０のデータの読
み出しを行う場合、行デコーダ５３は、ワード線２にＯ
Ｖ以下の電圧を印加してｐ−ｃｈトランジスタ（ＴＦ
Ｔ）１８をオンにする。このとき、ｎ−ｃｈトランジス
タ１７はオフである。そして、センスアンプ５６が、こ
のときのビット線８と下側キャパシタ１９との間の電荷
移動によるビット線８の電位の変化をセンスし、データ
を読み取る。

【００３２】このように１本のワード線２に電源電圧以
上の電圧を印加するか、０Ｖ以下の電圧を印加するかに
よって、ｎ−ｃｈトランジスタ１７又はｐ−ｃｈトラン
ジスタ１８のいずれかを選択して動作させることができ
て、２つのキャパシタ１９，２０それぞれについてデー
タの書き込み・読み出しを独立して行うことができる。
このため、同じ数のメモリセルをもつメモリアレイで比
較した場合、従来の半導体記憶装置の半分のワード線数
ですみ、それらのための面積が少なくてすむので集積度
が向上する。

【００３３】また、この実施例１では、図２に示すよう
にｐ−ｃｈトランジスタ１８にＴＦＴを用いているの
で、ｎ−ｃｈトランジスタ１７とｐ−ｃｈトランジスタ
１８とを重ねて形成できて１つのワード線２によりゲー
ト電極を形成できるので、それぞれのトランジスタにゲ
ート電極を形成する必要がなく、そのためワード線の面
積は増加せず、一層集積度が向上する。

【００３４】次に、この実施例１による半導体記憶装置
の製造方法を図３乃至図８に基づいて説明する。

【００３５】まず、ｐ型のシリコン基板１の表面に素子
分離酸化膜１０を形成した後、シリコン基板１にトレン
チを形成する。そのトレンチに、ｎ型不純物が拡散され
た拡散層を形成してストレージノード４を形成する。次
いで図示しない誘電体膜、図示しない多結晶シリコンを
堆積し、写真製版、エッチング技術を用いてパターニン
グすることにより、下側キャパシタ１９の誘電体膜５ａ
及びセルプレート６を形成する（図３）。

【００３６】次に、図示しない誘電体膜、図示しないｐ
型の不純物が拡散された多結晶シリコンを堆積し、写真
製版、エッチング技術を用いてパターニングすることに
より、上側キャパシタ２０の誘電体膜５ｂ及びストレー
ジノード７を形成する。さらに、素子分離酸化膜１０上
のセルプレート６上に素子分離酸化膜１０と同様の方法
により、セルプレート６とワード線２間を絶縁する層間
絶縁膜１４を形成する（図４）。

【００３７】次に、図示しないゲート酸化膜及び多結晶
シリコン膜を堆積し、写真製版、エッチング技術を用い
てパターニングすることにより、ワード線２を形成す
る。このワード線２は、ｎ−ｃｈトランジスタ１７、ｐ
−ｃｈトランジスタ１８いずれに対してもゲート電極と
なるから、ｎ型拡散層１１及びｎ型拡散層１２の間であ
って、後述の工程で形成される２つのｐ型拡散層１３の
間に形成される。そして、イオン注入技術によりｎ型拡
散層１１，１２を形成する。ｎ型拡散層１２はストレー
ジノード４と接触して形成され、これと一体となる。そ
して、図示しない酸化膜を全面に堆積し平坦化後、ワー
ド線が露出するまで全面に異方性エッチングを行う。さ
らに、ｐ−ｃｈトランジスタ（ＴＦＴ）１８用のゲート
酸化膜１５を全面に堆積後、写真製版、エッチング技術
を用いてパターニングすることによりｐ−ｃｈトランジ
スタ（ＴＦＴ）１８の出力端子と上側キャパシタ２０の
ストレージノード８とを電気的に接触させるためのコン
タクトホールｈを形成する（図５）。

【００３８】次に、図示しない、ｎ型の不純物が拡散さ
れたアモルファスシリコン層を堆積し、写真製版、エッ
チング技術を用いてパターニングすることによりアモル
ファスシリコン３を形成する。そして、イオン注入技術
によりアモルファスシリコン３の所定の部分にｐ型の不
純物を拡散し、ｐ−ｃｈトランジスタ（ＴＦＴ）１８の
ソース領域及びドレイン領域となる２つのｐ型拡散層１
３を形成する。このとき、ｐ型拡散層１３の一方は、前
の工程（図５）で設けたコンタクトホールｈを通ってス
トレージノード７と電気的に接触する（図６）。

【００３９】次に、ワード線２とビット線８とを絶縁す
るための層間絶縁膜１６を形成した後、ビット線８とｎ
型拡散層１１とを接触させるためのコンタクトホール９
を、写真製版、エッチング技術を用いて形成する。この
コンタクトホール９は、ｎ−ｃｈトランジスタ１７のｎ
型拡散層１１を露出させるだけではなく、ｐ−ｃｈトラ
ンジスタ（ＴＦＴ）１８のｐ型拡散層１３が露出するよ
うに形成される（図７）。これは、ワード線２をｎ−ｃ
ｈトランジスタ１７の出力端子、ｐ−ｃｈトランジスタ
１８の出力端子いずれにも接続する必要があるためであ
る。

【００４０】次に、タングステンシリサイドを堆積して
パターニングすることによりビット線８を形成する。タ
ングステンシリサイドは、前工程で設けたコンタクトホ
ール９の内部にも堆積するので、ビット線８は、ｎ−ｃ
ｈトランジスタ１７の出力電極であるｎ型拡散層１１及
びｐ−ｃｈトランジスタ１８の出力電極であるｐ型拡散
層１３と接続される（図８）。

【００４１】以上のように、この実施例１の半導体記憶
装置及びその製造方法によれば、１つのメモリセルを、
図１（ｂ）に示すように２組のトランジスタ、キャパシ
タとから構成したので２ビットのデータを記憶すること
ができ、これに伴い１つのワード線で２ビットのデータ
の書き込み・読み出しを行うことができる。よって、同
じ記憶容量のメモリアレイで比較すると、従来の半分の
数のワード線で足りてワード線を形成する面積が半分で
すむので、集積度が向上する。

【００４２】また、２つの溝型キャパシタを上下に重ね
て形成したので、１つのキャパシタの面積に２つのキャ
パシタを形成することができて、メモリ容量が倍になる
にもかかわらずキャパシタの形成に必要な面積は従来と
同じ面積ですむので、集積度が向上する。

【００４３】実施例２．上記実施例１は、溝型キャパシ
タを用いたこの発明の半導体装置（ＤＲＡＭ）に関する
ものであったが、溝型キャパシタに代えて積層型キャパ
シタを用いるようにしてもよい。

【００４４】以下、この実施例２について説明する。図
９はこの実施例２によるＤＲＡＭのメモリセルの平面図
であり、図１０〜１３は同じく断面図である。図１０
は、図９の平面図におけるＡ−Ａ’の矢視断面図であ
り、ｎ−ｃｈトランジスタ１７及び下側キャパシタ１９
からなる第１のメモリセルを示す。図１１は、同じくＢ
−Ｂ’矢視断面図であり、ｐ−ｃｈトランジスタ１８及
び上側キャパシタ２０からなる第２のメモリセルを示
す。図１２は、同じくＣ−Ｃ’矢視断面図であり、ｎ−
ｃｈトランジスタ１７及びｐ−ｃｈトランジスタ１８と
ビット線８との接続部分を示している。図１３は、同じ
くＤ−Ｄ’矢視断面図であり、ｎ−ｃｈトランジスタ１
７と下側キャパシタ１９のストレージノード４との接
続、及びｐ−ｃｈトランジスタ１８と上側キャパシタ２
０のストレージノード７との接続を示している。

【００４５】図９〜図１３において、４１〜４３は酸化
膜である。図１と同一符号は、同一または相当する部分
を示している。図９〜図１３の半導体記憶装置は、いわ
ゆる積層型キャパシタを用い、かつ、埋め込みビット線
構造を用いたものである。かかる構成をもつ実施例２の
ＤＲＡＭの動作は、実施例１の場合と同様であるのでそ
の説明を省略する。

【００４６】次に、この実施例２の半導体記憶装置の製
造方法を、図１４〜図２１に基づいて説明する。図１４
〜図１８は、この実施例２に係る製造方法の各工程ごと
に、半導体記憶装置の平面図と断面図を表した図であ
る。また、図１９〜図２１は、図１８に示す工程の後の
工程についての断面図である。

【００４７】先ず、シリコン基板１の表面に素子分離酸
化膜１０を形成する。そして、図示しないゲート酸化膜
を堆積した後、ワード線２を形成するためのポリシリコ
ン膜を堆積し、通常の写真製版、エッチング技術を用い
て所定のパターンにパターニングすることによりワード
線２を形成する。その後、イオン注入技術を用いてｎ型
の不純物拡散層１１及び１２を形成する。次いで、酸化
膜４１を全面に堆積した後、平坦化し、さらに、全面に
ついてワード線２が露出するまで異方性エッチングを行
う（図１４）。なお、説明の便宜上、平面図において示
す構成は、それらの上下関係にかかわらず実線で表して
いる（以下同じ）。また、平面図においてｎ−ｃｈトラ
ンジスタ１７が形成される部分を凸型図形で示してい
る。

【００４８】次に、ＴＦＴ用のゲート酸化膜１５を全面
に堆積後、ＴＦＴ用の基板となるｎ型の不純物が拡散さ
れたアモルファスシリコンを堆積する。そして、通常の
写真製版、エッチング技術を用いて所定の形状にパター
ニングすることにより、ｐ−ｃｈトランジスタ１８用の
アモルファスシリコン３を形成する。次いで、イオン注
入技術によりｐ−ｃｈトランジスタ１８のソース領域及
びドレイン領域となるｐ型の不純物が拡散されたｐ型拡
散層１３を形成する（図１５）。

【００４９】次に、ｐ−ｃｈトランジスタ１８とビット
線８との間を絶縁するための層間絶縁膜としての酸化膜
４２を形成する。そして、ｎ−ｃｈトランジスタ１７の
ドレイン１１及びｐ−ｃｈトランジスタ１８のドレイン
１３をビット線８に接続するために、通常の写真製版、
エッチング技術を用いて、ＴＦＴが形成されたアモルフ
ァスシリコン３のｐ型拡散層１３とシリコン基板１のｎ
型拡散層１１とに接するようにコンタクト孔９ａを形成
する。次に、コンタクト孔９ａの内部を含む全面に図示
しないタングステンシリサイド層を堆積した後、所定の
パターニングを行いビット線８を形成する（図１６）。

【００５０】次に、ビット線８と上側キャパシタ１９、
下側キャパシタ２０とを絶縁するための層間絶縁膜とし
ての酸化膜４３を堆積後、シリコン基板基板１のｎ−ｃ
ｈトランジスタ１７のｎ型拡散層１２と下側キャパシタ
１９のストレージノード４とを接続するために、コンタ
クト孔９ｂを通常の写真製版、エッチング技術を用いて
形成する。そして、ｎ型の不純物が拡散された多結晶シ
リコンを堆積した後、通常の写真製版、エッチング技術
を用いて不要な部分を除去することにより下側キャパシ
タ１９のストレージノード４を形成する（図１７）。

【００５１】次に、窒化膜２２、これに重ねて酸化膜２
３を堆積し、アモルファスシリコン３に形成されるｐ−
ｃｈトランジスタ１８の出力電極であるｐ型拡散層１３
と、このＴＦＴトランジスタ１８によってアクセスされ
る上側キャパシタ２０のストレージノード７とのコンタ
クト孔９ｃを通常の写真製版、エッチング技術を用いて
形成する。そして、ｐ型の不純物が拡散された多結晶シ
リコンを堆積して、通常の写真製版、エッチング技術を
用いて所定のパターンに形成することにより、ｐ−ｃｈ
トランジスタ２０によってアクセスされる上側キャパシ
タ２０のストレージノード７を形成する（図１８）。

【００５２】次に、酸化膜２３を、ウエットエッチング
で除去する（図１９）。次に、窒化膜２２を、ウエット
エッチングで除去する（図２０）。ストレージノード４
及び７が露出している図２０の状態で、次に、キャパシ
タの誘電体膜５を形成し、さらに重ねて多結晶シリコン
を堆積することによりセルプレート６を形成する（図２
２）。

【００５３】以上の工程により、積層型のキャパシタに
より構成されるＤＲＡＭを製造することができる。この
実施例２によれば、溝型キャパシタを用いた場合と同様
に集積度が向上するとともに、溝型のキャパシタを用い
る場合よりも構造が簡単になる。

【００５４】

【発明の効果】以上のように、請求項１の発明によれ
ば、出力電極がビット線に接続されるとともに制御電極
がワード線に接続された第１導電型のトランジスタ、上
記第１導電型のトランジスタの他の出力電極に接続され
た第１のキャパシタ、出力電極が上記ビット線に接続さ
れるとともに制御電極が上記ワード線に接続された第２
導電型のトランジスタ及び上記第２導電型のトランジス
タの他の出力電極に接続された第２のキャパシタからな
るメモリセルを複数備えるメモリアレイと、上記第１の
キャパシタからデータを読み出すとき、あるいはデータ
を書き込むときに上記ワード線に第１の電圧を印加し、
上記第２のキャパシタからデータを読み出すとき、ある
いはデータを書き込むときに上記ワード線に第２の電圧
を印加する行デコーダと、上記ビット線の電圧変化に基
づきメモリセルに記憶されたデータを読み出して読出信
号を出力するとともに、上記ビット線に上記メモリセル
への書き込み信号を出力するセンスアンプと、上記セン
スアンプを制御する列デコーダとを備えたので、メモリ
セルにアクセスするためのワード線、ビット線の面積を
減らすことができて半導体記憶装置の集積度を向上させ
ることができる。

【００５５】また、請求項２の発明によれば、上記第１
導電型のトランジスタ又は上記第２導電型のトランジス
タのうちの少なくとも一方が、薄膜トランジスタにより
構成されているので、メモリセルのトランジスタの面積
を減らすことができて、半導体記憶装置の集積度を、さ
らに向上させることができる。

【００５６】また、請求項３及び請求項５の発明によれ
ば、上記第１のキャパシタ及び上記第２のキャパシタ
が、互いに重ねられて構成された溝型キャパシタよりな
るので、メモリセルのキャパシタの面積を減らすことが
できて、半導体記憶装置の集積度を、さらに向上させる
ことができる。

【００５７】また、請求項４及び請求項６の発明によれ
ば、上記第１のキャパシタ及び上記第２のキャパシタ
が、積層型キャパシタよりなるので、簡単な構造で半導
体記憶装置の集積度を向上させることができる。

【図面の簡単な説明】

【図１】 この発明の実施例１に係る半導体記憶装置の
構成を示すブロック図である。

【図２】 この発明の実施例１に係る半導体記憶装置の
メモリセルの構造を示す断面図である。

【図３】 この発明の実施例１に係る半導体記憶装置の
製造方法を説明するための断面図である。

【図４】 この発明の実施例１に係る半導体記憶装置の
製造方法を説明するための断面図である。

【図５】 この発明の実施例１に係る半導体記憶装置の
製造方法を説明するための断面図である。

【図６】 この発明の実施例１に係る半導体記憶装置の
製造方法を説明するための断面図である。

【図７】 この発明の実施例１に係る半導体記憶装置の
製造方法を説明するための断面図である。

【図８】 この発明の実施例１に係る半導体記憶装置の
製造方法を説明するための断面図である。

【図９】 この発明の実施例２に係る半導体記憶装置の
メモリセルの構造を示す断面図である。

【図１０】 この発明の実施例２に係る半導体記憶装置
の構成を示す断面図である。

【図１１】 この発明の実施例２に係る半導体記憶装置
の構成を示す断面図である。

【図１２】 この発明の実施例２に係る半導体記憶装置
の構成を示す断面図である。

【図１３】 この発明の実施例２に係る半導体記憶装置
の構成を示す断面図である。

【図１４】 この発明の実施例２に係る半導体記憶装置
の製造方法を説明するための平面図及び断面図である。

【図１５】 この発明の実施例２に係る半導体記憶装置
の製造方法を説明するための平面図及び断面図である。

【図１６】 この発明の実施例２に係る半導体記憶装置
の製造方法を説明するための平面図及び断面図である。

【図１７】 この発明の実施例２に係る半導体記憶装置
の製造方法を説明するための平面図及び断面図である。

【図１８】 この発明の実施例２に係る半導体記憶装置
の製造方法を説明するための平面図及び断面図である。

【図１９】 この発明の実施例２に係る半導体記憶装置
の製造方法を説明するための断面図である。

【図２０】 この発明の実施例２に係る半導体記憶装置
の製造方法を説明するための断面図である。

【図２１】 この発明の実施例２に係る半導体記憶装置
の製造方法を説明するための断面図である。

【図２２】 従来の半導体記憶装置の構成を示すブロッ
ク図である。

【図２３】 従来の半導体記憶装置のメモリセルの構造
の断面図である。

【符号の説明】

１ シリコン基板、２ ワード線、３ アモルファスシ
リコン、４ ストレージノード、５ 誘電体膜、６ セ
ルプレート、７ ストレージノード、８ ビット線、９
コンタクトホール、１０ 素子分離酸化膜、１１，１
２ ｎ型拡散層、１３ ｐ型拡散層、１４ 層間絶縁
膜、１５ ゲート酸化膜、１６ 層間絶縁膜、１７ ｎ
−ｃｈトランジスタ、１８ ｐ−ｃｈトランジスタ、１
９ 下側キャパシタ、２０ 上側キャパシタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 出力電極がビット線に接続されるととも
   に制御電極がワード線に接続された第１導電型のトラン
   ジスタ、上記第１導電型のトランジスタの他の出力電極
   に接続された第１のキャパシタ、出力電極が上記ビット
   線に接続されるとともに制御電極が上記ワード線に接続
   された第２導電型のトランジスタ及び上記第２導電型の
   トランジスタの他の出力電極に接続された第２のキャパ
   シタからなるメモリセルを複数備えるメモリアレイと、
   上記第１のキャパシタからデータを読み出すとき、ある
   いはデータを書き込むときに上記ワード線に第１の電圧
   を印加し、上記第２のキャパシタからデータを読み出す
   とき、あるいはデータを書き込むときに上記ワード線に
   第２の電圧を印加する行デコーダと、上記ビット線の電
   圧変化に基づきメモリセルに記憶されたデータを読み出
   して読出信号を出力するとともに、上記ビット線に上記
   メモリセルへの書き込み信号を出力するセンスアンプ
   と、上記センスアンプを制御する列デコーダとを備えた
   半導体記憶装置。
2. 【請求項２】 上記第１導電型のトランジスタ又は上記
   第２導電型のトランジスタのうちの少なくとも一方が、
   薄膜トランジスタにより構成されていることを特徴とす
   る請求項１記載の半導体記憶装置。
3. 【請求項３】 上記第１のキャパシタ及び上記第２のキ
   ャパシタが、互いに重ねられて構成された溝型キャパシ
   タよりなることを特徴とする請求項１又は請求項２記載
   の半導体記憶装置。
4. 【請求項４】 上記第１のキャパシタ及び上記第２のキ
   ャパシタが、積層型キャパシタよりなることを特徴とす
   る請求項１又は請求項２記載の半導体記憶装置。
5. 【請求項５】 第１のキャパシタのセルプレートに重ね
   てストレージノードを形成して第２のキャパシタを形成
   する工程と、第１導電型のトランジスタの制御電極上に
   重ねて酸化膜を堆積し、さらに半導体薄膜を堆積し、上
   記半導体薄膜上に不純物を拡散させて第２導電型のトラ
   ンジスタを形成する工程と、重ねて形成された絶縁層に
   上記第１導電型のトランジスタの出力電極及び上記第２
   導電型のトランジスタの出力電極が露出するようにコン
   タクトホールを形成した後、導電材料を堆積し、ビット
   線を形成する工程とを備えた半導体記憶装置の製造方
   法。
6. 【請求項６】 第１導電型のトランジスタ及び第２の導
   電型のトランジスタを形成する工程と、上記第１導電型
   のトランジスタに重ねて第１のキャパシタのストレージ
   ノードを形成する工程と、上記第２導電型のトランジス
   タに重ねて第２のキャパシタのストレージノードを形成
   する工程と、上記第１のキャパシタのストレージノード
   及び上記第２のキャパシタのストレージノードに重ねて
   誘電体膜を形成する工程と、その後、導電材料を堆積し
   て上記第１のキャパシタ及び上記第２のキャパシタのセ
   ルプレートを形成する工程とを備えた半導体記憶装置の
   製造方法。