JPH0731481B2 - レジスタ及びデータ出力装置 - Google Patents
レジスタ及びデータ出力装置Info
- Publication number
- JPH0731481B2 JPH0731481B2 JP59024591A JP2459184A JPH0731481B2 JP H0731481 B2 JPH0731481 B2 JP H0731481B2 JP 59024591 A JP59024591 A JP 59024591A JP 2459184 A JP2459184 A JP 2459184A JP H0731481 B2 JPH0731481 B2 JP H0731481B2
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- JP
- Japan
- Prior art keywords
- signal
- enable signal
- driver
- input
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Links
- 230000005540 biological transmission Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
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- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は、複数のフリップ・フロップで構成されるレジ
スタに関し、特に、前記レジスタにデータを格納させる
クロックを制御するイネーブル伝達回路に関する。前記
レジスタを有する例として、ドット・マトリクス型の液
晶表示体用ドライバをはじめ、螢光表示用ドライバ，サ
ーマル・プリンタ用ドライバ等のように線順次駆動する
ドライバがある。
スタに関し、特に、前記レジスタにデータを格納させる
クロックを制御するイネーブル伝達回路に関する。前記
レジスタを有する例として、ドット・マトリクス型の液
晶表示体用ドライバをはじめ、螢光表示用ドライバ，サ
ーマル・プリンタ用ドライバ等のように線順次駆動する
ドライバがある。
従来のドット・マトリクス型液晶表示装置では、第１図
に示すように、コントローラが中央演算処理ユニット
（以下CPUと言う）よりコマンド，データ等を受けと
り、縦続接続されたドライバにデータを送るシステム構
成が知られている。このドライバ４は、第２図の回路接
続図に示されるように、シリアルデータを転送するシフ
ト・レジスタと、シフトされたデータを保持するラッチ
回路と、そのラッチされたデータを電圧変換するレベル
・シフタ回路と、データ・セレクタ回路と、イネーブル
伝達回路を１チップ化したものである。第２図の５がイ
ネーブル伝達回路で、第２図の６がｍ個のフリップ・フ
ロップ（以下FFと言う）で構成されたシフト・レジスタ
である。このイネーブル信号の利用方法としては、大容
量表示のパネルに多数のドライバICを用いるときに、全
てのドライバICを動作させずに消費電流を低減させるこ
とができ、特開昭56−144490号、特開昭58−85996号等
が知られている。イネーブル信号はこのレジスタを有す
るドライバを動作させるか休止させるかを決定する信号
であり、システム構成に応じて、ドライバをコントロー
ルするドライバコントローラから供給される信号であ
る。イネーブル信号はイネーブル信号入力（以下EIと言
う）端子より入力され、イネーブル・クロック（以下EC
Lと言う）によって、FF12にセットされ、バッファ14を
介してイネーブル信号出力（以下EOと言う）端子より出
力される。FF12にイネーブル信号がセットされた時だけ
シフト・クロック（以下XCLと言う）がシフト・レジス
タ６に選択的に与えられ、バス上のデータがデータ信号
入力（以下DIと言う）端子よりシフト・レジスタ６に取
り込まれる。シフト・レジスタ６にあらかじめ決められ
た数のデータが入力されると、信号ECLによってイネー
ブル信号がEO端子より出力され、次段ドライバへ伝達さ
れ、次段ドライバが同様の動作をくり返す。このように
して、イネーブル信号が１段目からｎ段目まで伝達され
る間にバス上のデータも１段目から順にｎ段目までシフ
ト・レジスタの中に取り込まれていく。シフト・レジス
タの出力データ９はラッチパルスLPによりラッチが保持
し、レベル・シフタ、出力段を経て画像として表示され
る。
に示すように、コントローラが中央演算処理ユニット
（以下CPUと言う）よりコマンド，データ等を受けと
り、縦続接続されたドライバにデータを送るシステム構
成が知られている。このドライバ４は、第２図の回路接
続図に示されるように、シリアルデータを転送するシフ
ト・レジスタと、シフトされたデータを保持するラッチ
回路と、そのラッチされたデータを電圧変換するレベル
・シフタ回路と、データ・セレクタ回路と、イネーブル
伝達回路を１チップ化したものである。第２図の５がイ
ネーブル伝達回路で、第２図の６がｍ個のフリップ・フ
ロップ（以下FFと言う）で構成されたシフト・レジスタ
である。このイネーブル信号の利用方法としては、大容
量表示のパネルに多数のドライバICを用いるときに、全
てのドライバICを動作させずに消費電流を低減させるこ
とができ、特開昭56−144490号、特開昭58−85996号等
が知られている。イネーブル信号はこのレジスタを有す
るドライバを動作させるか休止させるかを決定する信号
であり、システム構成に応じて、ドライバをコントロー
ルするドライバコントローラから供給される信号であ
る。イネーブル信号はイネーブル信号入力（以下EIと言
う）端子より入力され、イネーブル・クロック（以下EC
Lと言う）によって、FF12にセットされ、バッファ14を
介してイネーブル信号出力（以下EOと言う）端子より出
力される。FF12にイネーブル信号がセットされた時だけ
シフト・クロック（以下XCLと言う）がシフト・レジス
タ６に選択的に与えられ、バス上のデータがデータ信号
入力（以下DIと言う）端子よりシフト・レジスタ６に取
り込まれる。シフト・レジスタ６にあらかじめ決められ
た数のデータが入力されると、信号ECLによってイネー
ブル信号がEO端子より出力され、次段ドライバへ伝達さ
れ、次段ドライバが同様の動作をくり返す。このように
して、イネーブル信号が１段目からｎ段目まで伝達され
る間にバス上のデータも１段目から順にｎ段目までシフ
ト・レジスタの中に取り込まれていく。シフト・レジス
タの出力データ９はラッチパルスLPによりラッチが保持
し、レベル・シフタ、出力段を経て画像として表示され
る。
従来方式を用いて、ｎ個縦続接続されたドライバにおい
て、有効画面（ドライバｎ個）より小さい表示画面（ド
ライバｋ個,k＜ｎ）を表示すると、信号ECLは１ライン
当りｋ個のパルスがコントローラよりドライバへ送られ
る。表示転送データが１ライン目を終る時、イネーブル
信号はｋ段目ドライバに保持され、シフト・レジスタの
データはラッチパルスLPによってラッチに取り込まれ、
出力される。２ライン目が始まるときは、１段目ドライ
バのシフト・レジスタと同時にｋ＋１段目のドライバの
シフト・レジスタにイネーブル信号が保持され、それぞ
れのドライバのシフト・レジスタにデータが取り込まれ
る。従ってその時の表示は第３図に示すように、本来空
白であるはずのｋ＋１段目以降のドライバに対応する画
面上に、誤った表示がされてしまう。このように、従来
のイネーブル伝達回路によるシフト・レジスタのデータ
転送方式では、有効画面より小さな表示画面を表示する
ときに、誤った表示がされてしまうという問題点があっ
た。
て、有効画面（ドライバｎ個）より小さい表示画面（ド
ライバｋ個,k＜ｎ）を表示すると、信号ECLは１ライン
当りｋ個のパルスがコントローラよりドライバへ送られ
る。表示転送データが１ライン目を終る時、イネーブル
信号はｋ段目ドライバに保持され、シフト・レジスタの
データはラッチパルスLPによってラッチに取り込まれ、
出力される。２ライン目が始まるときは、１段目ドライ
バのシフト・レジスタと同時にｋ＋１段目のドライバの
シフト・レジスタにイネーブル信号が保持され、それぞ
れのドライバのシフト・レジスタにデータが取り込まれ
る。従ってその時の表示は第３図に示すように、本来空
白であるはずのｋ＋１段目以降のドライバに対応する画
面上に、誤った表示がされてしまう。このように、従来
のイネーブル伝達回路によるシフト・レジスタのデータ
転送方式では、有効画面より小さな表示画面を表示する
ときに、誤った表示がされてしまうという問題点があっ
た。
誤った表示を防止する為には、１ライン表示する毎にイ
ネーブル伝達回路をリセットすればよい。しかし、リセ
ットをかける為のリセット信号を入力することは、信号
の本数を増し、実装を困難にする。さらに、リセット・
シーケンスが必要となり動作タイミングも複雑となり、
コストアップをまねいてしまう。
ネーブル伝達回路をリセットすればよい。しかし、リセ
ットをかける為のリセット信号を入力することは、信号
の本数を増し、実装を困難にする。さらに、リセット・
シーケンスが必要となり動作タイミングも複雑となり、
コストアップをまねいてしまう。
本発明はこのような問題点を解決するもので、その目的
とするところは、ｎ個縦続接続したドライバにおいて、
有効画面（ドライバｎ個）より小さい表示画面（ドライ
バｋ個分,k＜ｎ）を表示した場合、表示エラーがなく、
さらに表示画面の大きさに合わせたデータを送るだけで
表示画面のリフレッシュを可能にしたドライバに適用可
能なレジスタを提供することである。
とするところは、ｎ個縦続接続したドライバにおいて、
有効画面（ドライバｎ個）より小さい表示画面（ドライ
バｋ個分,k＜ｎ）を表示した場合、表示エラーがなく、
さらに表示画面の大きさに合わせたデータを送るだけで
表示画面のリフレッシュを可能にしたドライバに適用可
能なレジスタを提供することである。
本発明のレジスタ及びそれを用いたドライバを備えたデ
ータ出力装置は、特にイネーブル伝達回路において、イ
ネーブル信号をセットする時に、イネーブル信号出力が
論理“0"（ノンアクティブ）を出力することを特徴とす
る。これによって、このレジスタを内蔵したドライバを
ｎ個縦続接続したデータ出力装置を採用したシステムに
おいては、イネーブル信号が１段目のドライバにセット
されるのと同時に、制御信号（ラッチパルス）によって
論理“0"にされたイネーブル信号出力が２段目以降のド
ライバにセットされる。つまり、２段目以降のドライバ
がリセットされる。
ータ出力装置は、特にイネーブル伝達回路において、イ
ネーブル信号をセットする時に、イネーブル信号出力が
論理“0"（ノンアクティブ）を出力することを特徴とす
る。これによって、このレジスタを内蔵したドライバを
ｎ個縦続接続したデータ出力装置を採用したシステムに
おいては、イネーブル信号が１段目のドライバにセット
されるのと同時に、制御信号（ラッチパルス）によって
論理“0"にされたイネーブル信号出力が２段目以降のド
ライバにセットされる。つまり、２段目以降のドライバ
がリセットされる。
本発明を実施例を示す添付図面を参照して詳細に説明す
る。
る。
第５図に本発明のレジスタの一実施例の回路接続図を示
し、本発明について説明する。第５図の10は、マスター
・スレーブ型FFで、シフト・レジスタを成し、ｍ個のシ
フト・レジスタを構成している。12はマスター・スレー
ブ型のFFで、EI端子より入力されるイネーブル信号を信
号ECLの立下りエッジでラッチする。ラッチされた信号1
9は、一つが信号XCLとNAND論理がとられ、イネーブル状
態の時だけFF10にシフト・クロックが供給され、DI端子
からのデータがFF10に取り込まれる。信号19のもう一つ
は、AND回路20で、ラッチ・パルス入力信号（以下LPと
言う）をインバータ18を介してAND論理がとられ、EO端
子より出力される。この回路の動作は、第６図にタイミ
ング図が示されている。LPが論理“0"の期間TLP0では、
EO出力の論理は、FF12のＱ出力19と同じ論理となる。一
方、LPが論理“1"の期間TLP1では、EO出力は、19の論理
状態によらず、論理“0"となり、イネーブル信号を伝達
しなくなることを示している。
し、本発明について説明する。第５図の10は、マスター
・スレーブ型FFで、シフト・レジスタを成し、ｍ個のシ
フト・レジスタを構成している。12はマスター・スレー
ブ型のFFで、EI端子より入力されるイネーブル信号を信
号ECLの立下りエッジでラッチする。ラッチされた信号1
9は、一つが信号XCLとNAND論理がとられ、イネーブル状
態の時だけFF10にシフト・クロックが供給され、DI端子
からのデータがFF10に取り込まれる。信号19のもう一つ
は、AND回路20で、ラッチ・パルス入力信号（以下LPと
言う）をインバータ18を介してAND論理がとられ、EO端
子より出力される。この回路の動作は、第６図にタイミ
ング図が示されている。LPが論理“0"の期間TLP0では、
EO出力の論理は、FF12のＱ出力19と同じ論理となる。一
方、LPが論理“1"の期間TLP1では、EO出力は、19の論理
状態によらず、論理“0"となり、イネーブル信号を伝達
しなくなることを示している。
次に、本発明のレジスタを採用したドライバをｎ個縦続
接続した場合の動作を第４図から第７図までを用いて説
明する。第７図のLP,DI,XCL,ECLの各信号は、ｎ個縦続
接続された各ドライバに共通の信号である。第７図EI−
１は１段目ドライバのEI入力信号であり、第７図19−１
は１段目ドライバにおいて第５図の19の信号に相当す
る。第７図EO−１は１段目ドライバにおいてEO出力信号
であり、これは２段目ドライバにおいてEI入力信号とな
る。EO−２は２段目ドライバにおいてEO出力信号であ
り、３段目ドライバにおいてEI入力信号となる。同様に
して、EO−３は、３段目ドライバにおけるEO出力信号
で、４段目ドライバにおいてEI入力信号となり、EO−ｎ
はｎ段目ドライバにおけるEO出力信号である。第７図21
−１は１段目ドライバにおいてシフト・クロックが、第
５図におけるNAND回路13によって、FF10に選択的に与え
られることを示している。同様にして、第７図21−２は
２段目ドライバにおいて、21−３は３段目ドライバにお
いて、21−ｎはｎ段目ドライバにおいて、シフト・クロ
ックが選択的に与えられることを示している。そして第
５図インバータ18とAND回路20による回路は、信号LPが
論理“1"の期間TLPは信号EOをロウレベル（論理“0"）
に固定する。これによってｎ個縦続接続されたドライバ
において、各ドライバの出力EOはロウレベルになり、１
段目のドライバ以外のEIにロウが入力される。このとき
１段目のドライバのみがEIにハイレベル（論理“1"）の
信号が入力され、各ドライバのイネーブル信号保持回路
であるフリップフロップにイネーブル信号の値が保持さ
れる。もちろん、イネーブル信号のレベルはシステムの
設計者によって規定されるものであり、機能するレベル
がハイかロウかは問わない。この様にイネーブル信号は
リセットされ、従来問題となるはずの３段目以降のドラ
イバにイネーブル信号は取り込まれず、誤った表示はさ
れない。
接続した場合の動作を第４図から第７図までを用いて説
明する。第７図のLP,DI,XCL,ECLの各信号は、ｎ個縦続
接続された各ドライバに共通の信号である。第７図EI−
１は１段目ドライバのEI入力信号であり、第７図19−１
は１段目ドライバにおいて第５図の19の信号に相当す
る。第７図EO−１は１段目ドライバにおいてEO出力信号
であり、これは２段目ドライバにおいてEI入力信号とな
る。EO−２は２段目ドライバにおいてEO出力信号であ
り、３段目ドライバにおいてEI入力信号となる。同様に
して、EO−３は、３段目ドライバにおけるEO出力信号
で、４段目ドライバにおいてEI入力信号となり、EO−ｎ
はｎ段目ドライバにおけるEO出力信号である。第７図21
−１は１段目ドライバにおいてシフト・クロックが、第
５図におけるNAND回路13によって、FF10に選択的に与え
られることを示している。同様にして、第７図21−２は
２段目ドライバにおいて、21−３は３段目ドライバにお
いて、21−ｎはｎ段目ドライバにおいて、シフト・クロ
ックが選択的に与えられることを示している。そして第
５図インバータ18とAND回路20による回路は、信号LPが
論理“1"の期間TLPは信号EOをロウレベル（論理“0"）
に固定する。これによってｎ個縦続接続されたドライバ
において、各ドライバの出力EOはロウレベルになり、１
段目のドライバ以外のEIにロウが入力される。このとき
１段目のドライバのみがEIにハイレベル（論理“1"）の
信号が入力され、各ドライバのイネーブル信号保持回路
であるフリップフロップにイネーブル信号の値が保持さ
れる。もちろん、イネーブル信号のレベルはシステムの
設計者によって規定されるものであり、機能するレベル
がハイかロウかは問わない。この様にイネーブル信号は
リセットされ、従来問題となるはずの３段目以降のドラ
イバにイネーブル信号は取り込まれず、誤った表示はさ
れない。
このように、本発明によれば、ｎ個縦続接続されたドラ
イバにおいて、イネーブル信号は、１段目ドライバにセ
ットされると同時に、特別なリセット信号なしに、２段
目ドライバからｎ段目ドライバまでリセットされる。こ
れによって、有効画面（ドライバｎ個）より小さな表示
画面（ドライバｋ個,k＜ｎ）を表示しても、第４図に示
すように、表示エラーもなく、表示画面の大きさに合わ
せたデータを送るだけで表示画面がリフレッシュするこ
とができる。実施例の中で説明したラッチパルスが制御
信号であり、シフト・レジスタのデータをラッチに保持
する時のラッチパルスであると同時に、次段のドライバ
へのイネーブル信号の伝達を制御する制御信号となる。
また、コントローラの制御によりラッチパルスLPを制御
すれば、大きな画面の一部分だけを容易に書き換えるこ
とも可能となる。
イバにおいて、イネーブル信号は、１段目ドライバにセ
ットされると同時に、特別なリセット信号なしに、２段
目ドライバからｎ段目ドライバまでリセットされる。こ
れによって、有効画面（ドライバｎ個）より小さな表示
画面（ドライバｋ個,k＜ｎ）を表示しても、第４図に示
すように、表示エラーもなく、表示画面の大きさに合わ
せたデータを送るだけで表示画面がリフレッシュするこ
とができる。実施例の中で説明したラッチパルスが制御
信号であり、シフト・レジスタのデータをラッチに保持
する時のラッチパルスであると同時に、次段のドライバ
へのイネーブル信号の伝達を制御する制御信号となる。
また、コントローラの制御によりラッチパルスLPを制御
すれば、大きな画面の一部分だけを容易に書き換えるこ
とも可能となる。
本発明によるレジスタを内蔵したドライバをｎ個縦続接
続したシステムにおいて、イネーブル信号が、特別なリ
セット信号又はリセット・シーケンスなしに、上位側１
段目ドライバにセットされると同時に下位側ドライバで
はリセットされ、これによって、イネーブル信号が同時
に複数のドライバにセットされることが防止される為、
表示画面は、コントローラからドライバへ表示画面の大
きさに合わせたデータを送るだけでリフレッシュでき
る。更に、表示画面の大きさを、CPUのソフトウエアで
任意に変更しても、ドライバ，パネル等のハードウエア
の変更を必要としない。また、表示画面の大きさの変更
が簡単にできることで、コントローラのブランク処理が
簡単になり、コントローラの動作周波数を低くすること
ができ、消費電力も低くすることができる。しかも、イ
ネーブル信号リセット用の新たな信号を必要としないの
で、従来の表示装置に対しても、本発明を用いたドライ
バに変えるだけでブランク処理ができる。
続したシステムにおいて、イネーブル信号が、特別なリ
セット信号又はリセット・シーケンスなしに、上位側１
段目ドライバにセットされると同時に下位側ドライバで
はリセットされ、これによって、イネーブル信号が同時
に複数のドライバにセットされることが防止される為、
表示画面は、コントローラからドライバへ表示画面の大
きさに合わせたデータを送るだけでリフレッシュでき
る。更に、表示画面の大きさを、CPUのソフトウエアで
任意に変更しても、ドライバ，パネル等のハードウエア
の変更を必要としない。また、表示画面の大きさの変更
が簡単にできることで、コントローラのブランク処理が
簡単になり、コントローラの動作周波数を低くすること
ができ、消費電力も低くすることができる。しかも、イ
ネーブル信号リセット用の新たな信号を必要としないの
で、従来の表示装置に対しても、本発明を用いたドライ
バに変えるだけでブランク処理ができる。
更に、具体的には、通常は表示画面の大きさを有効画面
の大きさと等しくして使用し、使用を中断した場合、又
は、あらかじめ決められた時間が経過した後に、表示画
面の大きさを小さくして、第４図に示すように時計表示
にしたり、電圧印加状態や、動作状態を表わすインジケ
ータ等の表示にして使用する場合に有効である。これら
は、CPUのソフトウエアで任意に変更でき、しかも、消
費電力も少なくすることができる。
の大きさと等しくして使用し、使用を中断した場合、又
は、あらかじめ決められた時間が経過した後に、表示画
面の大きさを小さくして、第４図に示すように時計表示
にしたり、電圧印加状態や、動作状態を表わすインジケ
ータ等の表示にして使用する場合に有効である。これら
は、CPUのソフトウエアで任意に変更でき、しかも、消
費電力も少なくすることができる。
なお、本発明の説明では、シフト・レジスタへのデータ
入力信号は１本のバスから入力する方法としたが、２
本,4本等の複数のパラレル・バスから入力してもよい。
入力信号は１本のバスから入力する方法としたが、２
本,4本等の複数のパラレル・バスから入力してもよい。
なお、本発明によるレジスタは、液晶表示体用ドライバ
だけでなく、線順次駆動が可能なデータ出力装置に適用
可能である。
だけでなく、線順次駆動が可能なデータ出力装置に適用
可能である。
第１図は従来のシフト・レジスタを用いたドライバICで
液晶表示体を駆動する場合の接続図。 第２図は第１図４に示されるドライバICの回路接続図。 第３図は第２図ドライバをｎ個縦続接続した有効画面
（ドライバｎ個）において、小さい表示画面（ドライバ
ｋ個,k＜ｎ）とした表示例。 第４図は第５図ドライバをｎ個縦続接続した有効画面
（ドライバｎ個）において、小さい表示画面（ドライバ
ｋ個,k＜ｎ）とした表示例。 第５図は本発明に基づく一実施例を示す回路接続図。 第６図は第５図のタイミング図である。 第７図は第５図ドライバをｎ個縦続接続した場合のタイ
ミング図である。 １……大きさｌ×ｍ・ｎドットのドット・マトリクス・
パネル ２……Ｙドライバ（又はコモン・ドライバとも言う） ３……コントローラ ４……Ｘドライバ（又はセグメント・ドライバとも言
う） ５……イネーブル伝達回路部 ６……ｍ段シフト・レジスタ部 10……マスター・スレーブ型FF 11……インバータ 12……マスター・スレーブ型FF 13……NAND回路 14……バッファ回路 17……イネーブル伝達回路部 18……インバータ 20……AND回路
液晶表示体を駆動する場合の接続図。 第２図は第１図４に示されるドライバICの回路接続図。 第３図は第２図ドライバをｎ個縦続接続した有効画面
（ドライバｎ個）において、小さい表示画面（ドライバ
ｋ個,k＜ｎ）とした表示例。 第４図は第５図ドライバをｎ個縦続接続した有効画面
（ドライバｎ個）において、小さい表示画面（ドライバ
ｋ個,k＜ｎ）とした表示例。 第５図は本発明に基づく一実施例を示す回路接続図。 第６図は第５図のタイミング図である。 第７図は第５図ドライバをｎ個縦続接続した場合のタイ
ミング図である。 １……大きさｌ×ｍ・ｎドットのドット・マトリクス・
パネル ２……Ｙドライバ（又はコモン・ドライバとも言う） ３……コントローラ ４……Ｘドライバ（又はセグメント・ドライバとも言
う） ５……イネーブル伝達回路部 ６……ｍ段シフト・レジスタ部 10……マスター・スレーブ型FF 11……インバータ 12……マスター・スレーブ型FF 13……NAND回路 14……バッファ回路 17……イネーブル伝達回路部 18……インバータ 20……AND回路
Claims (2)
- 【請求項１】クロック信号が入力されるクロック信号入
力端子と、入力されたシリアルデータを前記クロック信
号に応じて順次取り込み、取り込まれた前記シリアルデ
ータを制御信号に応じてパラレルデータとして格納する
保持手段とを備えたレジスタにおいて、 イネーブル信号が入力されるイネーブル信号入力端子
と、前記イネーブル信号を保持するイネーブル信号保持
手段と、前記イネーブル信号保持手段の出力信号を前記
レジスタとは別のレジスタへ出力するためのイネーブル
信号出力端子と、前記イネーブル信号保持手段の前記出
力信号によって、前記クロック信号を前記保持手段に供
給するか否かを決定する第１の論理手段と、前記制御信
号に基づき、前記イネーブル信号の前記出力信号を前記
イネーブル信号出力端子に出力するか否かを決定する第
２の論理手段とを有することを特徴とするレジスタ。 - 【請求項２】クロックの入力されるクロック入力端子
と、入力されたシリアルデータを前記クロックに応じて
順次取り込み、取り込まれた前記シリアルデータを制御
信号に応じてパラレルデータとして格納する保持手段を
各々有し、前記パラレルデータを出力するドライバを複
数個備えてなるデータ出力装置において、 前記ドライバは、イネーブル信号が入力される入力端子
と、前記イネーブル信号に基づき、前記保持手段への前
記クロックの供給を制御する第１の論理手段と、前記ド
ライバ間の前記イネーブル信号の伝達を制御するために
前記データ出力装置外部から与えられる制御信号に基づ
き、入力前記イネーブル信号を次段の前記ドライバの前
記入力端子に接続されたイネーブル信号出力端子へ出力
する第２の論理手段とを有することを特徴とするデータ
出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024591A JPH0731481B2 (ja) | 1984-02-13 | 1984-02-13 | レジスタ及びデータ出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024591A JPH0731481B2 (ja) | 1984-02-13 | 1984-02-13 | レジスタ及びデータ出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170099A JPS60170099A (ja) | 1985-09-03 |
| JPH0731481B2 true JPH0731481B2 (ja) | 1995-04-10 |
Family
ID=12142396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59024591A Expired - Lifetime JPH0731481B2 (ja) | 1984-02-13 | 1984-02-13 | レジスタ及びデータ出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731481B2 (ja) |
-
1984
- 1984-02-13 JP JP59024591A patent/JPH0731481B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60170099A (ja) | 1985-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |